KR20060014576A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 16
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 45
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 230000035945 sensitivity Effects 0.000 abstract description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 Si-에피층을 식각하여 하부의 매립 절연막을 노출시키며 일측의 LDD 영역에서 타측의 LDD 영역까지 서로 평행하게 연장되는 개구부를 하나 이상 형성하여 게이트 전극이 Si-에피층의 표면을 둘러싸도록 함으로써 (i) 소자의 전류 구동력을 증가시키고, (ii) Si-에피층을 종래 기술보다 더 두껍게 형성하는 것이 가능하게 하며, (iii) Si-에피층의 두께에 따른 소자 특성 변화의 민감도를 감소시키고, (iv) 종래 기술에 비하여 더 짧은 채널을 형성하더라도 숏-채널 효과를 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 레이아웃도.
도 2는 도 1의 I-I' 및 II-II'을 따라 절단한 반도체 소자의 단면도.
도 3a 내지 도 3f는 도 2의 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 레이아웃도.
도 5는 도 4의 I-I' 및 II-II'을 따라 절단한 반도체 소자의 단면도.
도 6a 내지 도 6h는 본 발명에 따른 도 5의 반도체 소자의 제조 방법을 도시한 단면도들.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 레이아웃도.
도 8은 도 7의 I-I' 및 II-II'을 따라 절단한 반도체 소자의 단면도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립 절연막을 노출시키도록 그 상부의 Si-에피층을 식각한 후 게이트 전극이 Si-에피층의 표면을 둘러싸도록 함으로써 소자의 전류 구동력을 향상시키고 숏-채널 효과를 개선시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1 및 도 2는 각각 종래 기술에 따른 반도체 소자의 레이아웃도 및 도 1의 I-I' 및 II-II'을 따라 절단한 반도체 소자의 단면도이다.
반도체 기판(10)에는 활성 영역을 정의하는 소자 분리막(25)이 구비되어 있으며, 상기 활성 영역의 반도체 기판 표면에는 매립 절연막(50)이 구비되어 있다. 또한, 매립 절연막(50) 상부에는 Si-에피층(20)이 구비되며, Si-에피층(20) 내에는 채널 영역(미도시) 및 LDD 영역(40)이 구비된다. 상기 채널 영역 상부에는 게이트 산화막 패턴(30a), 게이트 전극(35a) 및 하드마스크 절연막 패턴(37a)의 적층 구조가 구비되어 있다. 상기 적층 구조의 측벽에는 게이트 스페이서(45)가 구비되며 게이트 스페이서(45) 양측의 활성 영역에는 소스/드레인 영역(55)이 구비된다.
도 3a 내지 도 3f는 도 2의 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2의 I-I' 및 II-II'을 따른 절단면을 도시한 것이다.
도 3a를 참조하면, 반도체 기판(10) 상부에 SiGe-에피층(15), Si-에피층(20)을 순차적으로 형성한다. 다음에는, 반도체 기판(10)에 활성 영역을 정의하는 소자 분리막(25)을 형성한다.
도 3b를 참조하면, Si-에피층(20)에 불순물을 주입하여 채널 영역(미도시)을 형성하고 전체 표면 상부에 게이트 절연막(30), 게이트용 도전층(35) 및 하드마스크 절연막(37)을 순차적으로 형성한다.
도 3c를 참조하면, 게이트 절연막(30), 게이트용 도전층(35) 및 하드마스크 절연막(37)을 패터닝하여 게이트 절연막 패턴(30a), 게이트 전극(35a) 및 하드마스크 절연막 패턴(37a)의 게이트 적층 구조를 형성한다. 그 다음에, 게이트 전극(35a) 양측의 Si-에피층(20)에 불순물을 주입하여 LDD 영역(40)을 형성한다.
도 3d를 참조하면, 상기 게이트 적층 구조의 측벽에 측벽 스페이서(45)를 형성한다. 다음에는, 측벽 스페이서(45) 양측의 Si-에피층(20), SiGe-에피층(15) 및 소정 두께의 반도체 기판(10)을 식각하여 제거함으로써 LDD 영역(40), SiGe-에피층(15)의 측벽 및 반도체 기판(10)의 측벽 및 표면을 노출시킨다.
도 3e를 참조하면, 게이트 전극(35a) 하부의 SiGe-에피층(15)을 습식 식각 공정으로 제거하여 SiGe-에피층(15)의 하부, 즉 LDD 영역(40) 및 상기 채널 영역 하부에 공간을 형성한다.
도 3f를 참조하면, SiGe-에피층(15)이 제거된 게이트 전극 하부의 공간 및 노출된 Si-에피층(20) 및 반도체 기판(10)의 표면에 절연막을 형성한 후 습식각하여 SiGe-에피층(15)이 제거된 게이트 전극 하부의 공간을 매립하는 매립 절연막(50)을 형성한다.
도 3g를 참조하면, Si-에피층(20), SiGe-에피층(15) 및 소정 두께의 반도체 기판(10)이 제거된 측벽 스페이서 양측(190)의 활성 영역에 실리콘층(55)을 성장시킨 후 불순물을 주입하여 실리콘층(55)에 소스 및 드레인 영역(미도시)을 형성한다.
상기 종래 기술에 따른 반도체 소자 및 그 제조 방법은 게이트 전극이 Si-에피층에 형성된 채널 영역 상부에만 위치하게 되어 단채널 효과가 커지게 되는데 이 를 해결하기 위해서는 채널 영역의 두께를 감소시켜야 한다. 그런데, 채널 영역의 두께가 MOSFET의 특성을 결정하게 되므로 채널 영역의 두께가 얇을수록 소자의 특성이 크게 변한다는 문제점이 있다.
상기 문제점을 해결하기 위하여, Si-에피층을 식각하여 하부의 매립 절연막을 노출시키며 일측의 LDD 영역에서 타측의 LDD 영역까지 연장되는 개구부를 하나 이상 형성하여 게이트 전극이 채널 영역의 표면을 둘러싸도록 함으로써 소자의 전류 구동력을 향상시키고 숏-채널 효과를 개선시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은
(a) 반도체 기판 상부에 SiGe-에피층, Si-에피층을 순차적으로 형성하는 단계와, (b) 상기 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (c) 상기 Si-에피층에 불순물을 주입하여 채널 영역을 형성하는 단계와, (d) 하기 LDD 영역의 측벽을 노출시키도록 상기 Si-에피층 및 소정 두께의 상기 SiGe-에피층을 식각하여 일측의 LDD 영역에서 타측의 LDD 영역까지 연장되는 개구부를 형성하는 단계와, (e) 상기 개구부를 통하여 노출된 SiGe-에피층 하부의 반도체 기판에 채널 스톱 이온 주입 영역을 형성하는 하는 단계와, (f) 상기 개구부의 저부 및 측벽을 포함하는 전체 표면 상부에 게이트 절연막, 게이트용 도전층 및 하드마스크 절연막을 형성하고 패터닝하여 게이트 절연막 패턴, 게이트 전극 및 하드마스 크 절연막 패턴의 적층 구조를 형성하는 단계와, (g) 상기 게이트 전극 양측의 Si-에피층에 LDD 영역을 형성하는 단계와, (h) 상기 적층구조의의 측벽에 측벽 스페이서를 형성하는 단계와, (i) 상기 측벽 스페이서 양측의 Si-에피층, SiGe-에피층 및 소정 두께의 반도체 기판을 식각하여 제거하는 단계와, (j) 상기 Si-에피층 하부의 SiGe-에피층을 제거하여 공간을 형성하는 단계와, (k) 상기 공간을 매립하는 매립 절연막을 형성하는 단계와, (l) 상기 측벽 스페이서 양측의 활성 영역에 실리콘층을 형성하는 단계 및 (m) 상기 실리콘층에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는
소자 분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성 영역의 반도체 기판 표면에 구비된 채널 스톱 이온 주입 영역과, 상기 반도체 기판 표면에 구비된 매립 절연막과, 상기 매립 절연막의 소정 부분을 노출시키도록 상기 매립 절연막 상부에 구비되되, 상기 노출되는 부분은 하기 일측의 LDD 영역으로부터 타측의 LDD 영역까지 연장되는 Si-에피층과, 상기 Si-에피층 내에 구비된 채널 영역 및 상기 채널 영역과 인접한 LDD 영역과, 상기 Si-에피층에 의해 노출되는 매립 절연막 표면 및 상기 Si-에피층을 적어도 도포하는 게이트 절연막 패턴, 게이트 전극 및 하드마스크 절연막 패턴의 적층구조와, 상기 적층 구조의 측벽에 구비된 측벽 스페이서 및 상기 게이트 스페이서 양측의 활성 영역에 상기 LDD 영여과 인접하도록 구비된 소스 및 드레인 영역을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기 로 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 레이아웃도이며, 도 5는 도 4의 I-I' 및 II-II'을 따라 절단한 제1 실시예에 따른 반도체 소자의 단면도이다.
도 4 및 도 5를 참조하면, 반도체 기판(100)에는 활성 영역을 정의하는 소자 분리막(130)이 구비되어 있으며, 상기 활성 영역의 반도체 기판(100) 표면에는 채널 스톱 이온 주입 영역(150)이 구비되어 있다. 반도체 기판(100) 표면에는 매립 절연막(200)과 Si-에피층(120)이 구비되어 있다. Si-에피층(120) 내에는 채널 영역(미도시) 및 채널 영역에 인접한 LDD 영역(180)이 구비되어 있다. 여기서, Si-에피층(120)은 매립 절연막(200)의 소정 부분을 노출시키는데, 상기 노출되는 부분은 일측의 LDD 영역(180)으로부터 타측의 LDD 영역(180)까지 연장된다.
게이트 절연막 패턴(160a), 게이트 전극(170a) 및 하드마스크 절연막 패턴(175a)의 게이트 적층 구조는 Si-에피층(120)에 의해 노출되는 매립 절연막(200) 표면 및 Si-에피층(120)을 적어도 도포한다. 즉, 게이트 전극(170a)은 상기 채널 영역을 완전히 둘러싼다.
상기 게이트 적층 구조의 측벽에는 측벽 스페이서(190)가 구비되며, 측벽 스페이서(190) 양측의 활성 영역에 LDD 영역(180)과 인접하도록 소스 및 드레인 영역(210)이 구비된다.
도 6a 내지 도 6h는 본 발명에 따른 도 5의 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 4의 I-I' 및 II-II'을 따른 절단면을 도시한 것이다.
도 6a를 참조하면, 반도체 기판(100) 상부에 SiGe-에피층(110), Si-에피층(120)을 순차적으로 형성한다. 다음에는, 반도체 기판(100)에 활성 영역을 정의하는 소자 분리막(130)을 형성한다.
도 6b를 참조하면, 반도체 기판 상부에 버퍼 산화막(미도시)을 형성하고 Si-에피층(120)에 불순물을 주입하여 채널 영역(미도시)을 형성한다. 여기서 버퍼 산화막 대신 버퍼 산화막 및 버퍼 질화막의 적층 구조를 형성한 후 불순물을 주립할 수도 있다. 다음에는, 상기 채널 영역 상부의 버퍼 산화막(또는 버퍼 산화막 및 버퍼 질화막의 적층 구조)과 Si-에피층(120) 및 소정 두께의 SiGe-에피층(110)을 부분적으로 제거하여 SiGe-에피층(110)을 노출시키는 개구부(140)를 형성한다. 여기서, 개구부(140)는 후속 공정에서 형성되는 LDD 영역의 측벽을 노출시키도록 일측의 LDD 영역에서 타측의 LDD 영역까지, 즉 게이트 전극의 폭만큼 연장되도록 형성한다. 또한, 도시되지는 않았으나, 개구부(140)를 통하여 노출된 SiGe-에피층(110)을 반도체 기판(100)이 노출될 때까지 추가적으로 식각하거나 반도체 기판(100)이 노출된 후 소정 두께의 반도체 기판(100)을 더 식각할 수도 있다.
다음에는, 개구부(140)를 통하여 노출된 SiGe-에피층(110) 하부의 반도체 기판(100)에 채널 스톱 이온 주입 영역(150)을 형성한 후 버퍼 산화막(또는 버퍼 산화막 및 버퍼 질화막의 적층구조)을 제거한다. 다음에는 소정 두께의 소자 분리막(130)을 식각하여 리세스한다.
도 6c 및 도 6d를 참조하면, 개구부(140)의 저부 및 측벽을 포함하는 전체 표면 상부에 게이트 절연막(160), 게이트용 도전층(170) 및 CVD 절연막으로 이루어 진 하드마스크 절연막(175)을 순차적으로 형성하고 패터닝하여 게이트 절연막(160a) 및 게이트 전극(170a)의 게이트 적층 구조를 형성한다. 도 6b의 식각 공정에서 SiGe-에피층(110)을 추가적으로 식각하여 반도체 기판(100)을 노출시킨 경우에는 게이트용 절연막(160)은 개구부 저부의 반도체 기판(100)의 표면과 SiGe-에피층(110)의 측벽까지 도포하도록 형성하고 SiGe-에피층(110) 및 소정 두께의 반도체 기판(100)까지 식각한 경우에는 개구부(140) 저부의 반도체 기판(100)의 표면 및 측벽과 SiGe-에피층(110)의 측벽까지 도포하도록 형성한다.
그 다음에, 게이트 전극(170a) 양측의 활성 영역에 불순물을 주입하여 상기 채널 영역에 인접한 LDD 영역(180)을 형성한다.
도 6e를 참조하면, 상기 게이트 적층구조의 측벽에 측벽 스페이서(190)를 형성한다. 다음에는, 측벽 스페이서(190) 양측 활성 영역의 Si-에피층(120), SiGe-에피층(110) 및 소정 두께의 반도체 기판(100)을 식각하여 제거함으로써 Si-에피층(120), SiGe-에피층(110)의 측벽 및 반도체 기판(100)의 표면 및 측벽을 노출시킨다.
도 6f를 참조하면, 게이트 전극(170a) 하부의 SiGe-에피층(110)을 바람직하게는 습식 식각 공정으로 제거하여 게이트 전극(170a) 하부에 공간(a)을 형성한다.
도 6g를 참조하면, SiGe-에피층(110)이 제거된 게이트 전극 하부의 공간(a) 및 노출된 Si-에피층(120) 및 반도체 기판(100)의 표면에 절연막(미도시)을 형성한 후 습식각하여 SiGe-에피층(110)이 제거된 게이트 전극 하부의 공간(a)을 매립하는 매립 절연막(200)을 형성한다. 여기서, 절연막은 산화막, 질화산화막, 산화막/질화 막/산화막의 ONO 절연막 또는 하프늄산화막(HfO2)으로 형성하는 것이 바람직하다.
도 6h를 참조하면, Si-에피층(120), SiGe-에피층(110) 및 소정 두께의 반도체 기판(100)이 제거된 측벽 스페이서 양측(190)의 활성 영역에 실리콘층(210)을 성장시킨 후 불순물을 주입하여 실리콘층(210)에 소스 및 드레인 영역을 형성한다. 실리콘층은 Si-성장층, 폴리실리콘층 또는 Si-성장층/폴리실리콘층의 적층 구조로 형성하는 것이 바람직하다.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 레이아웃도이며, 도 8은 도 7의 I-I' 및 II-II'을 따라 절단한 제 2 실시예에 따른 반도체 소자의 단면도이다.
도 7 및 도 8을 참조하면, 먼저 도 6a의 공정을 진행한다. 그 다음에 채널 영역 상부의 Si-에피층(120) 및 소정 두께의 Si-Ge층(110)을 부분적으로 제거하여 개구부(미도시)를 형성한다. 여기서, 상기 개구부는 제1 실시예와 달리 두개 이상 형성하며, 제1 실시예와 동일하게 후속 공정에서 형성되는 일측의 LDD(180) 영역으로부터 타측의 LDD 영역(180)까지 연장되며 서로 평행하게 배열되도록 형성한다. 다음에는, 개구부(140) 하부의 반도체 기판(100)에 채널 스톱 이온 주입 영역(150)을 형성한다. 개구부가 두개 이상이므로 채널 스톱 이온 주입 영역(150)도 두개 이상 형성한다.
다음에는, 도 6c 및 도 6h의 공정을 수행하여 본 발명의 제2 실시예에 따른 반도체 소자를 완성한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 Si-에피층에 형성된 채널 영역을 식각하여 하부의 매립 절연막을 노출시키며 일측의 LDD 영역에서 타측의 LDD 영역까지 서로 평행하게 연장되는 개구부를 하나 이상 형성하여 게이트 전극이 Si-에피층의 표면을 둘러싸도록 함으로써 (i) 소자의 전류 구동력을 증가시키고, (ii) Si-에피층을 종래 기술보다 더 두껍게 형성하는 것이 가능하게 하며, (iii) Si-에피층의 두께에 따른 소자 특성 변화의 민감도를 감소시키고, (iv) 종래 기술에 비하여 더 짧은 채널을 형성하더라도 숏-채널 효과를 억제할 수 있는 효과가 있다.
Claims (10)
- (a) 반도체 기판 상부에 SiGe-에피층, Si-에피층을 순차적으로 형성하는 단계;(b) 상기 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;(c) 상기 Si-에피층에 불순물을 주입하여 채널 영역을 형성하는 단계;(d) 하기 LDD 영역의 측벽을 노출시키도록 상기 Si-에피층 및 소정 두께의 상기 SiGe-에피층을 식각하여 일측의 LDD 영역에서 타측의 LDD 영역까지 연장되는 개구부를 형성하는 단계;(e) 상기 개구부를 통하여 노출된 SiGe-에피층 하부의 반도체 기판에 채널 스톱 이온 주입 영역을 형성하는 하는 단계;(f) 상기 개구부의 저부 및 측벽을 포함하는 전체 표면 상부에 게이트 절연막, 게이트용 도전층 및 하드마스크 절연막을 형성하고 패터닝하여 게이트 절연막 패턴, 게이트 전극 및 하드마스크 절연막 패턴의 적층 구조를 형성하는 단계;(g) 상기 게이트 전극 양측의 Si-에피층에 LDD 영역을 형성하는 단계;(h) 상기 적층구조의의 측벽에 측벽 스페이서를 형성하는 단계;(i) 상기 측벽 스페이서 양측의 Si-에피층, SiGe-에피층 및 소정 두께의 반도체 기판을 식각하여 제거하는 단계;(j) 상기 Si-에피층 하부의 SiGe-에피층을 제거하여 공간을 형성하는 단계;(k) 상기 공간을 매립하는 매립 절연막을 형성하는 단계;(l) 상기 측벽 스페이서 양측의 활성 영역에 실리콘층을 형성하는 단계; 및(m) 상기 실리콘층에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (d) 단계는 상기 LDD 영역 사이에서 연장되며 서로 평행하게 배열되는 개구부를 두개 이상 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (c) 단계 전에 상기 반도체 기판 상부에 버퍼 산화막 또는 버퍼 산화막/버퍼 질화막의 적층 구조를 형성하고 (e) 단계를 수행한 후 상기 버퍼 산화막 또는 버퍼 산화막/버퍼 질화막의 적층 구조를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 게이트 절연막은 산화막, 질화산화막, 산화막/질화막/산화막의 ONO 절 연막 및 하프늄산화막(HfO2) 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 및 제5항 중 어느 한 항에 있어서,상기 실리콘층은 Si-성장층, 폴리실리콘층 및 Si-성장층/폴리실리콘층의 적층 구조 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (d) 단계는 상기 개구부를 통하여 노출된 SiGe-에피층을 식각하여 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항 및 제6항 중 어느 한 항에 있어서,상기 (d) 단계는 상기 개구부를 통하여 노출된 SiGe-에피층을 식각한 후 반도체 기판의 표면을 소정 두께 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 소자 분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판;상기 활성 영역의 반도체 기판 표면에 구비된 채널 스톱 이온 주입 영역;상기 반도체 기판 표면에 구비된 매립 절연막;상기 매립 절연막의 소정 부분을 노출시키도록 상기 매립 절연막 상부에 구비되되, 상기 노출되는 부분은 하기 일측의 LDD 영역으로부터 타측의 LDD 영역까지 연장되는 Si-에피층;상기 Si-에피층 내에 구비된 채널 영역 및 상기 채널 영역과 인접한 LDD 영역;상기 Si-에피층에 의해 노출되는 매립 절연막 표면 및 상기 Si-에피층을 적어도 도포하는 게이트 절연막 패턴, 게이트 전극 및 하드마스크 절연막 패턴의 적층구조;상기 적층 구조의 측벽에 구비된 측벽 스페이서; 및상기 게이트 스페이서 양측의 활성 영역에 상기 LDD 영여과 인접하도록 구비된 소스 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제8항에 있어서,상기 Si-에피층에 의해 노출되는 부분을 하나 이상 더 포함하며 상기 노출되는 부분은 서로 평행하게 상기 일측의 LDD 영역으로부터 타측의 LDD 영역까지 연장되도록 배열되는 것을 특징으로 하는 반도체 소자.
- 제8항에 있어서,상기 소스 및 드레인 영역은 불순물이 주입된 Si-성장층, 폴리실리콘층 및 Si-성장층/폴리실리콘층의 적층 구조인 것을 특징으로 하는 반도체 소자.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040063167A KR100673108B1 (ko) | 2004-08-11 | 2004-08-11 | 반도체 소자 및 그 제조 방법 |
| US10/998,818 US7148115B2 (en) | 2004-08-11 | 2004-11-30 | Semiconductor device and method for forming the same |
| TW093137687A TWI251295B (en) | 2004-08-11 | 2004-12-07 | Semiconductor device and method for forming the same |
| JP2004367799A JP4810089B2 (ja) | 2004-08-11 | 2004-12-20 | 半導体素子の製造方法 |
| US11/517,422 US7683406B2 (en) | 2004-08-11 | 2006-09-08 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040063167A KR100673108B1 (ko) | 2004-08-11 | 2004-08-11 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060014576A true KR20060014576A (ko) | 2006-02-16 |
| KR100673108B1 KR100673108B1 (ko) | 2007-01-22 |
Family
ID=35800487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040063167A KR100673108B1 (ko) | 2004-08-11 | 2004-08-11 | 반도체 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7148115B2 (ko) |
| JP (1) | JP4810089B2 (ko) |
| KR (1) | KR100673108B1 (ko) |
| TW (1) | TWI251295B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610465B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669556B1 (ko) * | 2004-12-08 | 2007-01-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP4849504B2 (ja) * | 2005-03-29 | 2012-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置、その製造方法、出力回路および電子機器 |
| FR2897471A1 (fr) * | 2006-02-10 | 2007-08-17 | St Microelectronics Sa | Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat |
| JP5055846B2 (ja) * | 2006-06-09 | 2012-10-24 | ソニー株式会社 | 半導体装置およびその製造方法 |
| KR100745885B1 (ko) * | 2006-07-28 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| CN102376769B (zh) * | 2010-08-18 | 2013-06-26 | 中国科学院微电子研究所 | 超薄体晶体管及其制作方法 |
| US8723272B2 (en) | 2011-10-04 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
| KR102236049B1 (ko) | 2014-07-07 | 2021-04-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276662A (ja) * | 1991-03-05 | 1992-10-01 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH05343679A (ja) * | 1992-06-10 | 1993-12-24 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP2638578B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ電界効果トランジスタ |
| JP2850861B2 (ja) | 1996-07-15 | 1999-01-27 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100271790B1 (ko) * | 1997-12-20 | 2000-11-15 | 김영환 | 반도체장치및그의제조방법 |
| JP2002009170A (ja) | 2000-06-22 | 2002-01-11 | Asahi Kasei Microsystems Kk | アナログ回路及びその製造方法 |
| US6476448B2 (en) | 2001-01-12 | 2002-11-05 | United Microelectronics Corp. | Front stage process of a fully depleted silicon-on-insulator device and a structure thereof |
| JP4546021B2 (ja) * | 2002-10-02 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型電界効果型トランジスタ及び半導体装置 |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
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-
2004
- 2004-08-11 KR KR1020040063167A patent/KR100673108B1/ko not_active IP Right Cessation
- 2004-11-30 US US10/998,818 patent/US7148115B2/en not_active Expired - Fee Related
- 2004-12-07 TW TW093137687A patent/TWI251295B/zh not_active IP Right Cessation
- 2004-12-20 JP JP2004367799A patent/JP4810089B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-08 US US11/517,422 patent/US7683406B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610465B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI251295B (en) | 2006-03-11 |
| TW200607041A (en) | 2006-02-16 |
| JP4810089B2 (ja) | 2011-11-09 |
| KR100673108B1 (ko) | 2007-01-22 |
| JP2006054411A (ja) | 2006-02-23 |
| US20070001198A1 (en) | 2007-01-04 |
| US20060035417A1 (en) | 2006-02-16 |
| US7683406B2 (en) | 2010-03-23 |
| US7148115B2 (en) | 2006-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 7 |
|
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