KR20050031136A - 리세스 게이트 트랜지스터 구조 및 형성방법 - Google Patents
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Abstract
본 발명에서는 리세스 게이트를 형성하는 제1 게이트 도전막과 제2 게이트 도전막의 접촉면적을 최대한 증가시켜 반도체 소자의 속도 지연을 최소화 또는 저감할 수 있는 리세스 게이트 트랜지스터의 구조 및 그에 따른 형성방법이 개시된다. 소자분리막에 의하여 정의된 활성영역 및 비활성영역을 갖는 상기 리세스 게이트 트랜지스터의 구조는, 상기 활성영역의 일부에 형성된 리세스; 상기 리세스 내에 형성된 게이트 절연막; 상기 게이트 절연막이 형성된 리세스 측벽을 따라 일정 두께로 형성된 제1 게이트 도전막과, 상기 리세스의 내부에서 상기 제1 게이트 도전막으로 둘러싸이고, 상기 리세스에서 연장되어 상기 활성영역의 상부 표면으로부터 일정 높이를 갖는 제2 게이트 도전막을 포함하여 이루어진 게이트; 및 상기 게이트를 사이에 두고 상기 활성영역에 서로 대향적으로 형성된 소오스 및 드레인 영역으로 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 게이트가 리세스형으로 형성된 리세스 게이트 트랜지스터의 구조 및 그에 따른 형성방법에 관한 것이다.
반도체 소자에 관한 기술은 반도체 사용자들의 적극적인 요구와 반도체 생산업자들의 끊임없는 노력으로 인하여 전세계적으로 눈부신 성장을 거듭하고, 계속적인 발전을 이루고 있다. 또한, 반도체 생산업자들은 여기에 만족하지 않고 반도체 소자들이 더욱 미세화, 고집적화 및 대용량화되기 위하여 노력하는 한편, 보다 안정적이고 원활한 동작이 수행되면서 더욱 고속화되도록 연구개발에 박차를 가하고 있다. 그에 따라 제한된 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되면서 게이트 사이의 간격이 점차 줄어들어 단채널 효과(short channel effect)가 발생되고, 누설전류가 발생되는 등의 여러 문제들이 노출되고 있다.
따라서, 이러한 문제들을 해결하기 위하여, 기판 평면에 형성된 게이트 전극을 갖는 통상의 트랜지스터와 달리, 기판에 형성된 리세스의 측벽과 바닥면에 게이트 절연막을 형성한 후 리세스 내에 폴리실리콘 등의 도전막을 채운 형태의 게이트 구조를 갖는 리세스 게이트 트랜지스터가 본 분야에서 공지되어 있다.
이하에서는 종래기술에 따른 리세스 게이트의 형성방법이 첨부된 도면들을 참조하여 설명된다.
도 1 내지 도 4는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 이를 참조하여 간략히 살펴보면 다음과 같다.
도 1을 참조하면, p형 반도체 기판(100)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(102)이 형성되고, 상기 반도체 기판에 p형 불순물을 이온주입함으로써 웰 영역(104)이 형성된다. 이어서, 상기 소자분리막(102)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(106)이 형성된 후, 상기 활성영역에 n형 불순물을 이온주입함으로써 불순물 도입층(108)이 형성된다.
도 2를 참조하면, 상기 도 1의 결과물에 산화막(110) 및 폴리실리콘막(112)이 형성된 후, 사진 및 식각공정을 진행하여 상기 활성영역의 일부에 리세스가 형성된다. 이어서, 상기 폴리실리콘막(112)은 식각공정을 통해 제거된다.
도 3을 참조하면, 상기 리세스내에 게이트 산화막(113)이 형성된 후, 상기 게이트 산화막이 형성된 리세스의 내부가 충분히 채워지도록 폴리실리콘막(114)이 형성된다. 이어서, 상기 폴리실리콘막(114) 상에 텅스텐막(116) 및 캡핑막(118)이 순차적으로 형성된다.
도 4를 참조하면, 상기 도 3의 결과물에 사진공정 및 식각공정을 진행함에 의해 게이트 스택이 형성된 후, 상기 게이트 스택의 측벽에 게이트 스페이서(120)가 형성되도록 한다. 이어서, 상기 게이트 스택을 이온주입 마스크로 이용하여 상기 불순물 도입층(108)에 n형 불순물 이온을 주입함에 의해 소오스/드레인 영역이 형성됨으로써 종래의 기술에 의한 리세스 게이트 트랜지스터가 얻어진다.
이와 같이 종래의 기술에 의하면, 게이트를 리세스형으로 형성하고, 상기 게이트를 폴리실리콘 및 텅스텐 재질의 이중막으로 형성하는 경우, 폴리실리콘막의 상부에만 텅스텐막이 형성됨으로써 폴리실리콘막과 텅스텐막 사이의 접촉면적이 좁게 형성된다. 따라서, 폴리실리콘막 및 텅스텐막의 접촉부분에 발생되는 계면저항에 의하여 리세스 게이트 트랜지스터의 작동시 속도가 지연되거나 소자 불량이 유발되는 문제가 발생된다.
따라서, 본 발명의 목적은 리세스 게이트를 형성하는 제1 게이트 도전막과 제2 게이트 도전막의 접촉면적을 최대한 증가시켜 이중막의 접촉부분에서 발생되는 계면저항을 최소화 또는 저감할 수 있는 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 제1 게이트 도전막과 제2 게이트 도전막의 접촉부분에서 발생되는 계면저항을 최소화 또는 저감하여 리세스 게이트 트랜지스터의 속도 지연 및 트랜지스터의 특성 저하를 방지할 수 있는 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터 구조는, 소자분리막에 의하여 정의된 활성영역 및 비활성영역을 갖는 리세스 게이트 트랜지스터의 구조에 있어서: 상기 활성영역의 일부에 형성된 리세스; 상기 리세스 내에 형성된 게이트 절연막; 상기 게이트 절연막이 형성된 리세스 측벽을 따라 일정 두께로 형성된 제1 게이트 도전막과, 상기 리세스의 내부에서 상기 제1 게이트 도전막으로 둘러싸이고, 상기 리세스에서 연장되어 상기 활성영역의 상부 표면으로부터 일정 높이를 갖는 제2 게이트 도전막을 포함하여 이루어진 게이트; 및 상기 게이트를 사이에 두고 상기 활성영역에 서로 대향적으로 형성된 소오스 및 드레인 영역으로 이루어짐을 특징으로 한다.
상기의 목적을 달성하기 기술적 과제를 해결하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터 형성방법은, 반도체 기판의 소정 영역에 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역의 일부에 리세스를 형성하는 단계; 상기 리세스 측벽에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 리세스의 측벽에 일정 두께의 제1 게이트 도전막을 형성하는 단계;미충진된 상기 리세스의 내부에 제2 게이트 도전막을 채워 게이트를 형성하는 단계; 및 상기 게이트를 사이에 두고 상기 활성영역에 서로 대향적으로 이격 형성된 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 5 내지 도 9는 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 5를 참조하면, p형 반도체 기판(200)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(202)이 형성되고, 상기 p형 반도체 기판(200)의 표면에 p형 불순물, 예컨대 붕소(B) 이온을 400KeV 에너지 및 1.0 × 1013 내지 2.0 ×1013 ion atoms/㎠ 정도의 농도로 주입한 후, 소정의 열공정을 실시함으로써 p형의 웰 영역(204)이 형성된다. 상기 소자분리막(402)은 STI 등의 소자 분리방법으로 형성되고, SOG(Spin On Glass), USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate) 및 유동성 산화막(Flowable Oxide) 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 또한, 상기 소자분리막(202)은 2500Å 내지 3000Å의 깊이로 형성되는 것이 바람직하며, p형의 웰 영역이 형성된 후에 형성될 수도 있다.
이어서, 상기 소자분리막(202)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(206)이 형성된다. 상기 문턱전압 조절영역(206)은 리세스 게이트 트랜지스터의 문턱전압을 0.7V 내지 1.5V로 조절하기 위하여 소자분리막에 의해서 정의된 활성영역에 p형 불순물을 주입함으로써 형성된다. 예컨대 소자분리막에 의해서 정의된 활성영역에 붕소(B) 또는 불화붕소(BF2) 이온을 30KeV 내지 50KeV 에너지 및 8.0 × 1012 내지 1.0 × 1013 ion atoms/㎠ 정도의 농도로 주입하여 문턱전압 조절영역(206)이 형성될 수 있다. 이 경우, 상기 문턱전압 조절영역(206)은 1500Å 내지 2000Å 정도의 깊이로 형성되는 것이 바람직하다.
다음으로, 상기 소자분리막(202)을 이온주입 마스크로 이용하여 n형 불순물, 예컨대 인(P), 비소(As) 등을 15KeV 내지 20KeV의 에너지 및 1.0 × 1012 내지 2.0 × 1013 ion atoms/㎠의 농도로 주입함으로써 불순물 도입층(208)이 형성된다. 이 경우, 상기 불순물 도입층(208)은 일정 깊이, 예컨대 1000Å 내지 1500Å의 깊이로 형성될 수 있고, 상기 문턱전압 조절영역(206)의 깊이보다 얕게 형성되는 것이 바람직하다.
도 6을 참조하면, 도 5와 같은 결과물이 형성된 기판의 전면에 절연막(209) 및 폴리실리콘막(211)이 형성된 후, 리세스 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(도면 미도시)이 상기 폴리실리콘막(412) 상에 형성된다. 상기 절연막(209)은 기판의 표면에 열산화 공정을 진행하여 형성되고, 700℃ 내지 800℃의 온도에서 형성된 MTO(Medium Temperature Oxide) 재질의 산화막으로 형성되는 것이 바람직하다. 또한, 상기 절연막(410)은 100Å 내지 200Å의 두께로 형성되고, 상기 폴리실리콘막(412)은 1000Å 정도의 두께로 형성되는 것이 바람직하다.
이어서, 상기 포토레지스트 패턴을 이용하여 상기 폴리실리콘막(211)을 식각하고, 상기 식각된 폴리실리콘막을 식각마스크로 이용하여 상기 절연막(209) 및 불순물 도입층(208)을 순차적으로 식각함에 의해 활성영역 상에 리세스가 형성된다. 상기 리세스의 깊이와 길이는 다양한 디자인 룰에 따라 달라질 수 있으나, 1500Å 정도의 깊이와 700Å 내지 900Å 정도의 길이로 형성되는 것이 바람직하다. 이 후, 상기 포토레지스트 패턴은 에싱공정을 통해 제거되고, 상기 폴리실리콘막(209)은 식각공정을 통해 제거된다.
도 7을 참조하면, 상기 리세스 내에 게이트 절연막(213)이 형성된 후, 상기 게이트 절연막이 형성된 리세스의 측벽을 포함하는 기판의 전면에 일정 두께의 제1 게이트 도전막(210)이 형성된다. 상기 게이트 절연막(213)은 산화막 재질로서 40Å 내지 60Å 정도의 두께를 가지도록 형성되고, 950℃와 20분 정도의 건조 산소 속에서 리세스의 바닥면을 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다. 상기 제1 게이트 도전막(210)은 폴리실리콘 재질로 형성되고, 상기 리세스의 내부에 일정 길이의 빈 공간이 존재하도록 150Å 내지 250Å 정도의 두께로 형성되는 것이 바람직하다. 또한, 상기 제1 게이트 도전막(210)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있다.
도 8을 참조하면, 도 7과 같은 결과물이 형성된 기판의 전면에 제2 게이트 도전막(212) 및 캡핑막(214)이 순차적으로 형성된다. 상기 제2 게이트 도전막(212)은 메탈인 텅스텐 재의 도전막으로 형성되며, 상기 리세스의 미충진 부분이 충분히 채워지고 상기 리세스에서 연장되어 상기 활성영역의 상부 표면으로부터 300Å 정도의 두께를 가지도록 형성된다. 상기 제2 게이트 도전막(212)은 상기의 통상적인 증착방법을 사용하여 형성될 수 있으며, 상기 캡핑막(214)은 실리콘 질화막 재질로서 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 형성될 수 있다.
도 9를 참조하면, 도 8과 같은 결과물 상에 사진공정 및 식각공정을 진행하여 상기 제2 게이트 도전막(212) 상부에 캡핑막(214)을 갖는 게이트 스택이 형성된 후, 상기 게이트 스택의 측벽에 게이트 스페이서(216)가 형성된다.
이어서, 상기 게이트 스페이서(216)를 이온주입 마스크로 이용하여 n형의 불순물, 예컨대 인(P), 비소(As) 등을 20KeV 내지 30KeV의 에너지 및 1.0 × 1013 내지 1.0 × 1015 ion atoms/㎠의 농도로 주입하여 상기 불순물 도입층(208)의 일부에 상기 불순물 도입층 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(220)이 형성됨으로써 마침내 본 발명에 따른 리세스 게이트 트랜지스터가 얻어진다. 또한, 상기 게이트 스페이서(216)를 형성하기 전에, 상기 게이트 스택을 이온주입 마스크로 이용하여 고농도 n+형 소오스/드레인 영역 형성시 보다 상대적으로 저농도의 n형 불순물을 낮은 에너지로 상기 불순물 도입층(208)에 이온주입하여 저농도 n형 소오스/드레인 영역(218)을 형성한 후, 상기 저농도 n형 소오스/드레인 영역(218)의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(220)이 형성될 수 있다. 이 경우, LDD 구조의 소오스/드레인 영역이 형성된다.
종래의 기술에 의하면, 상술한 바와 같이 게이트를 폴리실리콘 및 텅스텐 재질의 이중막으로 형성함에 있어 폴리실리콘막의 상부에만 텅스텐막이 형성됨으로써 폴리실리콘막과 텅스텐막 사이에 계면저항이 발생하고, 이러한 계면저항의 원인으로 리세스 게이트 트랜지스터의 작동시 속도가 지연되는 문제가 발생된다.
반면, 본 발명에 의하면, 상기 도 9의 결과물을 통해 알 수 있는 바와 같이, 게이트를 리세스형으로 형성하고, 제1 게이트 도전막(210) 및 제2 게이트 도전막(212)의 이중막으로 형성함에 있어 폴리실리콘 재질의 제1 게이트 도전막(210)이 텅스텐 재질의 제2 게이트 도전막(212)을 둘러싸는 구조를 갖는다. 따라서, 상기 제1 게이트 도전막(210)과 제2 게이트 도전막(212)의 접촉면적을 최대한 증가시킬 수 있으며, 상기 제1 게이트 도전막(210)과 제2 게이트 도전막(212)의 접촉면적을 최대한 증가시킴에 의해 이중막의 접촉부분에서 발생되는 계면저항을 최소화 또는 저감하여 리세스 게이트 트랜지스터의 속도 저하 및 소자 불량을 방지할 수 있는 본 발명의 특징이 여기에 있다.
상술한 바와 같이, 본 발명은 리세스 게이트를 형성하는 제1 게이트 도전막과 제2 게이트 도전막의 접촉면적을 최대한 증가시켜 이중막의 접촉부분에서 발생되는 계면저항을 최소화 또는 저감하는 효과를 갖는다.
또한, 상기 제1 게이트 도전막과 제2 게이트 도전막의 접촉면적을 최대한 증가시킴에 의해 이중막의 접촉부분에서 발생되는 계면저항을 최소화 또는 저감하여 리세스 게이트 트랜지스터의 속도 저하 및 소자 불량을 방지하는 효과를 갖는다.
본 발명에 따른 리세스 게이트 트랜지스터 구조 및 형성방법은 상기 실시예에 의한 설계방식에 한정되지 않고 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
도 1 내지 도 4는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
<도면의 주요부분들에 대한 참조 부호들의 설명>
200 : 반도체 기판 202 : 소자분리막
204 : 웰 영역 206 : 문턱전압 조절영역
208 : 불순물 도입층 210 : 제1 게이트 도전막
212 : 제2 게이트 도전막 213 : 게이트 절연막
214 : 캡핑막 216 : 게이트 스페이서
218 : 저농도 소오스/드레인 영역
220 : 고농도 소오스/드레인 영역
Claims (7)
- 소자분리막에 의하여 정의된 활성영역 및 비활성영역을 갖는 리세스 게이트 트랜지스터의 구조에 있어서:상기 활성영역의 일부에 형성된 리세스;상기 리세스 내에 형성된 게이트 절연막;상기 게이트 절연막이 형성된 리세스 측벽을 따라 일정 두께로 형성된 제1 게이트 도전막과, 상기 리세스의 내부에서 상기 제1 게이트 도전막으로 둘러싸이고, 상기 리세스에서 연장되어 상기 활성영역의 상부 표면으로부터 일정 높이를 갖는 제2 게이트 도전막을 포함하여 이루어진 게이트; 및상기 게이트를 사이에 두고 상기 활성영역에 서로 대향적으로 형성된 소오스 및 드레인 영역으로 이루어짐을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 제 1항에 있어서,상기 제1 게이트 도전막은 150Å 내지 250Å의 두께를 가지는 것을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 제 1항에 있어서,상기 제1 게이트 도전막은 폴리실리콘 재질로 이루어짐을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 제 1항에 있어서,상기 리세스의 내부에 형성된 제2 게이트 도전막은 250Å 내지 350Å의 두께를 가지는 것을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 제 1항에 있어서,상기 제2 게이트 도전막은 텅스텐 재질로 이루어짐을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 제1 항에 있어서,상기 트랜지스터는 상기 게이트의 상부에 형성된 캡핑막과; 상기 게이트 및 상기 캡핑막의 측벽에 형성된 게이트 스페이서를 더 구비함을 특징으로 하는 리세스 게이트 트랜지스터의 구조.
- 반도체 기판의 소정 영역에 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역의 일부에 리세스를 형성하는 단계;상기 리세스 측벽에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 리세스의 측벽에 일정 두께의 제1 게이트 도전막을 형성하는 단계;미충진된 상기 리세스의 내부에 제2 게이트 도전막을 채워 게이트를 형성하는 단계; 및상기 게이트를 사이에 두고 상기 활성영역에 서로 대향적으로 이격 형성된 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685678B1 (ko) * | 2005-03-29 | 2007-02-26 | 주식회사 하이닉스반도체 | 리세스채널어레이 트랜지스터 및 그의 제조 방법 |
| KR100714314B1 (ko) * | 2005-06-30 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100838398B1 (ko) * | 2007-04-09 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조방법 |
| CN115954383A (zh) * | 2023-03-14 | 2023-04-11 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
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2003
- 2003-09-29 KR KR1020030067275A patent/KR20050031136A/ko not_active Application Discontinuation
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