TWI579969B - 半導體裝置結構及其形成方法 - Google Patents

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張哲誠
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劉又誠
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Description

半導體裝置結構及其形成方法
本揭露係關於半導體裝置結構及其形成方法。
半導體積體電路(IC)產業歷經了快速成長，積體電路材料及設計上的進步已產生了數代的積體電路，每一代皆具有體積更小且更精密的電路。然而，這些進步亦增加了處理及製造積體電路的複雜度。
在積體電路發展的進程上，功能密度(即，每一晶片之內連線裝置的數量)逐漸增加的同時，幾何尺寸(即，利用製程步驟可以產生之最小元件(或線))逐漸縮小。此微縮化(scaling down)製程通常可提供增加產率及降低相關成本之優點。
然而，由於特徵尺寸持續地縮小，使得製程步驟變得更加難以操作。因此，形成尺寸越來越小又可靠的半導體裝置相當具有挑戰性。
在一些實施例中，提供一種半導體裝置結構。此半導體裝置結構包括：基底及位於基底上方的介電層，其中，介電層具有溝槽；以及位於溝槽中的導線，其中，導線具有第一端部及第二端部，第一端部面向基底，第二端部背對基底， 且第一端部的第一寬度大於第二端部的第二寬度。
在一些實施例中，提供一種半導體裝置結構。此半導體裝置結構包括：基底及位於基底上方的介電層，其中，介電層具有溝槽；溝槽具有第一部分及位於第一部分上方的第二部分，且第一部分的第一寬度大於第二部分的第二寬度；以及填充於溝槽的導線。
在一些實施例中，提供一種半導體裝置結構的形成方法。此方法包括：在基底上方形成介電層；在介電層中形成第一溝槽，其中，第一溝槽具有第一部分及位於第一部分上方的第二部分，且第一部分的第一寬度大於第二部分的第二寬度；以及在第一溝槽內填充導電材料。
100‧‧‧半導體裝置結構
110‧‧‧基底
111‧‧‧隔離結構
120‧‧‧介電層
122‧‧‧溝槽
122a‧‧‧內壁
122b‧‧‧底面
132‧‧‧阻障層
134‧‧‧晶種層
136‧‧‧導線
140‧‧‧介電層
150‧‧‧黏合層
160‧‧‧介電層
162‧‧‧溝槽
162a‧‧‧溝槽162的第一部分
162b‧‧‧溝槽162的第二部分
162c‧‧‧溝槽162的內壁
162d‧‧‧溝槽162的底面
164‧‧‧溝槽
164a‧‧‧溝槽164的第一部分
164b‧‧‧溝槽164的第二部分
164c‧‧‧溝槽164的內壁
164d‧‧‧溝槽164的內壁
R1‧‧‧內壁164c的凹槽
R2‧‧‧內壁164d的凹槽
164e‧‧‧凹槽R1的內壁
164f‧‧‧凹槽R2的內壁
164g‧‧‧溝槽164的底面
166‧‧‧導通孔
166a‧‧‧導通孔166的內壁
168‧‧‧上表面
170‧‧‧蝕刻停止層
180‧‧‧罩幕層
182‧‧‧開口
190‧‧‧硬罩幕層
192‧‧‧溝槽
194‧‧‧溝槽
210‧‧‧覆蓋層
212‧‧‧開口
220‧‧‧中間層
230‧‧‧光阻層
232‧‧‧開口
242‧‧‧阻障層
244‧‧‧晶種層
246‧‧‧導電層
252‧‧‧導線
252a‧‧‧導線252的上表面
252b‧‧‧導線252的第一端部
252c‧‧‧導線252的第二端部
254‧‧‧導線
254a‧‧‧導線254的上表面
254b‧‧‧導線254的第一端部
254c‧‧‧導線254的第二端部
260‧‧‧導電通孔結構
410‧‧‧介電層
P1‧‧‧第一端部254b的上部
P2‧‧‧第一端部254b的下部
S1‧‧‧第一端部254b的側壁
W1‧‧‧第一部分162a的寬度
W2‧‧‧第二部分162b的寬度
W3‧‧‧第一部分164a的寬度
W4‧‧‧第二部分164b的寬度
W5‧‧‧第一端部252b的寬度
W6‧‧‧第二端部252c的寬度
W7‧‧‧第一端部254b的寬度
W8‧‧‧第二端部254c的寬度
W9‧‧‧導電通孔結構260的寬度
W10‧‧‧上部P1的寬度
W11‧‧‧下部P2的寬度
Wv‧‧‧導通孔166的寬度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據工業中的標準實行，以下許多元件並未按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。
第1A-1H圖係在一些實施例中，形成半導體裝置結構100的各個階段之剖面圖。
第2A-2C圖係在一些實施例中，分別為第1A-1B及1H圖的結構之俯視圖。
第3圖係在一些實施例中，半導體裝置結構的剖面圖。
第4圖係在一些實施例中，半導體裝置結構的剖面圖。
以下提供許多不同的實施方法或是例子來實行各 種實施例之不同特徵。以下描述具體的元件及其排列的例子以闡述本揭露。當然這些僅是例子且不該以此限定本揭露的範圍。例如，在描述中提及第一個元件形成一第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其他元件形成於第一個與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些關係詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。應當理解，可於方法進行前、進行中及/或進行後提供額外的操作，且在其它的實施利中，所述的一些操作可被取代或刪除。
第1A-1H圖係在一些實施例中，形成半導體裝置結構100的各個階段之剖面圖。第2A-2C圖係在一些實施例中，分別為第1A-1B及1H圖的結構之俯視圖。第1A-1B及1H圖係在一些實施例中，分別為第2A-2C圖中，沿著截線1A-1A’、1B-1B’及1H-1H’所繪之結構的剖面圖。
如第1A圖所示，在一些實施例中，提供基底110。 基底110可為諸如矽晶圓的半導體晶圓。另外或額外，基底110可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。
元素半導體材料的實例可以是但不限於矽晶體、多晶矽、非晶矽、鍺及/或鑽石。化合物半導體的實例可以是但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體材料的實例可以是但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
如第1A圖所示，在一些實施例中，在半導體基底110中形成隔離結構111。在一些實施例中，隔離結構111環繞著半導體基底110的裝置區。在一些實施例中，隔離結構111係配置以界定及電性隔離形成於半導體基底110之中的各個裝置元件(未示出)。
裝置元件的實例可包括但不限於電晶體、二極體及/或其它合適的元件。電晶體的實例可包括但不限於金氧半場效電晶體(MOSFET)、互補式金氧(CMOS)電晶體、雙極接面電晶體(BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFETs/NFETs)或其它。實行各種製程以形成裝置元件，例如：沉積、蝕刻、植入、微影、退火及/或其它適用的製程。
如第1A圖所示，在一些實施例中，在基底110及隔離結構111上方形成介電層120。在一些實施例中，介電層120包括介電材料。介電材料的實例可包括但不限於氧化物、SiO2、硼磷矽酸鹽玻璃(BPSG)、旋塗式玻璃(SOG)、未摻雜矽 酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、高密度電漿(HDP)氧化物或電漿增強TEOS(PETEOS)。
介電層120可包括由諸如低介電常數或極低介電常數(ELK)材料的多種介電材料所製成之多層。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其它適用的製程來形成介電層120。
如第1A圖所示，在一些實施例中，在介電層120中形成溝槽122。在一些實施例中，利用微影製程及蝕刻製程形成溝槽122。如第1A圖所示，在一些實施例中，在溝槽122中形成阻障層132。在一些實施例中，阻障層132共形地(conformally)覆蓋溝槽122的內壁122a及底面122b。在一些實施例中，阻障層132係配置以防止在溝槽122中形成的金屬材料擴散至介電層120之中。阻障層132包括鉭或其它合適的材料。在一些實施例中，係利用物理氣相沉積製程來形成阻障層132。
如第1A圖所示，在一些實施例中，在阻障層132上方形成晶種層134。晶種層134包括銅(Cu)及錳(Mn)或其它合適的材料。在一些實施例中，利用物理氣相沉積製程來形成晶種層134。如第1A圖所示，在溝槽122中及在晶種層134上方形成導線136。導線136包括鋁(Al)、銅(Cu)或其它合適的材料。在一些實施例中，利用電鍍製程來形成導線136。
如第1A圖所示，在一些實施例中，在介電層120、阻障層132、晶種層134及導線136上方形成介電層140。在一些實施例中，介電層140係配置以防止導線136的金屬材料擴散至形成於其上方的介電層中。
在一些實施例中，介電層140包括介電材料。介電層140包括碳化矽、氮化矽或其它合適的介電材料。在一些實施例中，介電層120及140由不同材料所製成。介電層140可包括由不同介電材料所製成的多層。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其它適用的製程來形成介電層140。
如第1A圖所示，在一些實施例中，在介電層140上方形成黏合層(adhesive layer)150。黏合層150係配置以將介電層140黏合至位於其上方的另一介電層。黏合層150包括四乙氧基矽烷(TEOS)或其它合適的材料。在一些其它實施例中，不形成黏合層150。
如第1A圖所示，在一些實施例中，在黏合層150上方形成介電層160。在一些實施例中，介電層160及140由不同材料所製成，從而使得介電層160及140在隨後的蝕刻製程中可具有蝕刻選擇性。在一些實施例中，介電層160及140與黏合層150由不同材料所製成。
在一些實施例中，介電層160包括介電材料。介電材料的實例可包括但不限於氧化物、SiO2、硼磷矽酸鹽玻璃(BPSG)、旋塗式玻璃(SOG)、未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、高密度電漿(HDP)氧化物或電漿增強TEOS(PETEOS)。
介電層160可包括由諸如低介電常數或極低介電常數(ELK)材料的多種介電材料所製成之多層。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉 塗佈或其它適用的製程來形成介電層160。
如第1A圖所示，在一些實施例中，在介電層160上方形成蝕刻停止層170。蝕刻停止層170包括氮化矽、氧化矽或其它合適的材料。在一些實施例中，利用化學氣相沉積製程來形成蝕刻停止層170。
如第1A圖所示，在一些實施例中，在蝕刻停止層170上方形成罩幕層180。在一些實施例中，罩幕層180包括諸如氧化矽的氧化物。在一些實施例中，罩幕層180包括氮化矽、氮化鈦、其它適用的材料或其組合。在一些實施例中，利用化學氣相沉積製程來形成罩幕層180。
如第1A圖及第2A圖所示，在一些實施例中，在罩幕層180上方形成硬罩幕層190。在一些實施例中，硬罩幕層190具有溝槽192及194。在一些實施例中，溝槽192及194暴露部分罩幕層180。
用於硬罩幕層190的材料之實例包括但不限於氧化矽、氮化矽(例如：Si3N4)、SiON、SiC、SiOC或其組合。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其它適用的製程來形成硬罩幕層190。在一些實施例中，罩幕層180及硬罩幕層190由不同材料所製成，從而使得罩幕層180及硬罩幕層190在隨後的蝕刻製程中可具有蝕刻選擇性。
如第1B圖及第2B圖所示，在一些實施例中，覆蓋層210形成於硬罩幕層190上方並填充溝槽192及194。覆蓋層210由聚合物材料或其它合適的材料所製成。藉由塗佈製程、 CVD製程或其它合適的製程來形成覆蓋層210。
如第1B圖及第2B圖所示，在一些實施例中，在覆蓋層210上方形成中間層220。在一些實施例中，中間層220由含矽材料(例如：含矽聚合物材料)所製成。在一些實施例中，罩幕層180、硬罩幕層190、覆蓋層210及中間層220由不同材料所製成，從而使得它們在隨後實行的蝕刻製程中可具有蝕刻選擇性。藉由塗佈製程、CVD製程或其它合適的製程來形成中間層220。
如第1B圖及第2B圖所示，在一些實施例中，在中間層220上方形成光阻層230。在一些實施例中，光阻層230具有開口232，開口232暴露部分中間層220。在一些實施例中，光阻層230由光阻材料所製成。例如：藉由塗佈製程及光阻製程來形成光阻層230。
如第1C圖所示，在一些實施例中，透過開口232移除位於開口232下方的部分中間層220及部分覆蓋層210。在一些實施例中，在移除製程之後，形成了穿過中間層220及部分覆蓋層210的開口212。在一些實施例中，開口212連接至開口232且暴露部分罩幕層180。在一些實施例中，開口212位於溝槽194之中。在一些實施例中，移除製程包括乾蝕刻製程。
如第1D圖所示，在一些實施例中，移除中間層220及光阻層230。在一些實施例中，移除製程包括乾蝕刻製程或濕蝕刻製程。接著，在一些實施例中，透過開口212移除部分罩幕層180。在一些實施例中，在移除製程之後，於罩幕層180中形成開口182，且開口182暴露部分蝕刻停止層170。
在一些實施例中，移除製程包括乾蝕刻製程。在一些實施例中，乾蝕刻製程包括電漿蝕刻製程。在一些實施例中，在約1毫托爾(mTorr)至100毫托爾的壓力下，使用約100W至1500W的功率來實行電漿蝕刻製程。在一些實施例中，在約10℃至約70℃的溫度下實行電漿蝕刻製程。在一些實施例中，電漿蝕刻製程使用包括CF4、H2、N2、C4H8、O2及/或CH2F2的氣體。
如第1E圖所示，在一些實施例中，移除覆蓋層210。在一些實施例中，移除製程包括乾蝕刻製程。在一些實施例中，乾蝕刻製程包括電漿蝕刻製程。在一些實施例中，在約1毫托爾(mTorr)至100毫托爾的壓力下，使用約100W至1500W的功率來實行電漿蝕刻製程。在一些實施例中，在約10℃至約70℃的溫度下實行電漿蝕刻製程。在一些實施例中，電漿蝕刻製程使用包括CO2、C4H8、CF4、O2、N2及/或Ar的氣體。
如第1F圖所示，在一些實施例中，實行蝕刻製程以移除位於溝槽192下方的部分罩幕層180、部分蝕刻停止層170、部分介電層160、部分黏合層150及部分介電層140。
在一些實施例中，在蝕刻製程之後，於介電層160中形成溝槽162、164及導通孔(via hole)166。在一些實施例中，導通孔166也穿過黏合層150及介電層140。在一些實施例中，導通孔166位於溝槽164下方並連接至溝槽164。在一些實施例中，導通孔166暴露部分導線136。
在一些實施例中，溝槽162具有第一部分162a及位 於第一部分162a上方的第二部分162b。在一些實施例中，第一部分162a的寬度W1大於第二部分162b的寬度W2。同樣地，在一些實施例中，溝槽164具有第一部分164a及位於第一部分164a上方的第二部分164b。
在一些實施例中，第一部分164a的寬度W3大於第二部分164b的寬度W4。在一些實施例中，二部分164b的寬度W4大於導通孔166的寬度Wv。在一些實施例中，第一部分162a及164a鄰近基底110，且第二部分162b及164b鄰近介電層160的上表面168。
在一些實施例中，溝槽164具有相對於彼此的內壁164c及164d。在一些實施例中，內壁164c具有面向第一部分164a的凹槽R1。在一些實施例中，內壁164d具有面向第一部分164a的凹槽R2。在一些實施例中，凹槽R1與R2相對於彼此。在一些實施例中，第一部分164a位於凹槽R1與R2之間。在一些實施例中，凹槽R1及R2分別具有內壁164e及164f。在一些實施例中，內壁164e及164f為曲面內壁。
在一些實施例中，蝕刻製程包括乾蝕刻製程。在一些實施例中，乾蝕刻製程包括電漿蝕刻製程。在一些實施例中，在約1毫托爾(mTorr)至100毫托爾的壓力下，並使用約100W至1500W的功率來實行電漿蝕刻製程。在一些實施例中，在約10℃至約70℃的溫度下實行電漿蝕刻製程。在一些實施例中，電漿蝕刻製程使用包括CO2、C4H8、CF4、O2、N2及/或Ar的氣體。
如第1G圖所示，在一些實施例中，在溝槽162、164 及導通孔166中形成阻障層242。在一些實施例中，阻障層242共形地覆蓋溝槽162、164及導通孔166的內壁162c、164c、164d及166a、溝槽162及164的底面162d及164g。
在一些實施例中，阻障層242係配置以防止在溝槽162、164及導通孔166中形成的金屬材料擴散至介電層140、160及黏合層150之中。阻障層242包括鉭或其它合適的材料。在一些實施例中，利用物理氣相沉積製程來形成阻障層242。
如第1G圖所示，在一些實施例中，在阻障層242上方形成晶種層244。晶種層244包括銅(Cu)及錳(Mn)或其它合適的材料。在一些實施例中，利用物理氣相沉積製程來形成晶種層244。
如第1G圖所示，在一些實施例中，在溝槽162、164及導通孔166之中，以及在晶種層244上方形成導電層246。導電層246包括諸如鋁(Al)、銅(Cu)或其它合適材料的導電材料。在一些實施例中，利用電鍍製程來形成導電層246。
如第1H圖及第2C圖所示，在一些實施例中，移除位於162、164及導通孔166外部的阻障層242、晶種層244及導電層246、罩幕層180及硬罩幕層190。在一些實施例中，移除製程包括諸如化學機械研磨製程的平坦化製程。
在一些實施例中，殘留在溝槽162中的導電層246形成導線252。在一些實施例中，殘留在溝槽164中的導電層246形成導線254。在一些實施例中，導線252的上表面252a、導線254的上表面254a及介電層160的上表面168彼此共平面。
在一些實施例中，導線252具有第一端部252b及第 二端部252c。在一些實施例中，第一端部252b面向基底110，該第二端部252c背對基底110。在一些實施例中，第一端部252b的寬度W5大於第二端部252c的寬度W6。
在一些實施例中，導線254具有第一端部254b及第二端部254c。在一些實施例中，第一端部254b面向基底110，該第二端部254c背對基底110。在一些實施例中，第一端部254b的寬度W7大於第二端部254c的寬度W8。在一些實施例中，第一端部254b具有側壁S1。在一些實施例中，側壁S1為曲面側壁。
在一些實施例中，第一端部254b具有上部P1及下部P2。在一些實施例中，且上部P1的寬度W10往朝向基底110的方向A增大。在一些實施例中，上部P1的寬度W10往方向A持續地增大。在一些實施例中，下部P2的寬度W11往朝向基底110的方向A減小。
在一些實施例中，殘留在導通孔166中的導電層246形成導電通孔結構(conductive via structure)260。在一些實施例中，導電通孔結構260為一體結構(integral structure)。在一些實施例中，導線254位於介電層160之中及導電通孔結構260上方。在一些實施例中，導線254及導電通孔結構260組成一體結構。
在一些實施例中，導電通孔結構260穿過介電層140並穿入導線254下方的介電層160之中。在一些實施例中，導電通孔結構260更穿過黏合層150。
在一些實施例中，導電通孔結構260連接至第一端部254b。在一些實施例中，第二端部254c的寬度W8大於導電 通孔結構260的寬度W9。在一些實施例中，導線136位於導電通孔結構260下方並連接至導電通孔結構260。
根據上述描述，第一端部254b的寬度W7大於第二端部254c的寬度W8。即，導線254具有擴大的端部(即，第一端部254b)。因此，增加了將具有擴大的端部254b之導線254連接至導電通孔結構260的可能性。其結果提高了產率。此外，擴大的端部254b能夠減小導線254的片電阻(sheet resistence)。
在一些實施例中，寬度W7與寬度W8之間的差距在約2nm至10nm的範圍。在一些實施例中，寬度W7與寬度W8的比例在約1.1至1.4的範圍。
如第1F圖及第1H圖所示，在一些實施例中，內壁164e及164f為曲面內壁，且側壁S1為平坦內壁(如第3圖所示)。如第3圖所示，在一些實施例中，第一端部254b的寬度W往朝向基底110的方向A增大。在一些實施例中，整個第一端部254b的寬度W往朝向基底110的方向A增大。
請參照第1H圖，在一些實施例中，在相同的介電層160中形成導線252、254及導電通孔結構260。在一些其它實施例中，在一些實施例中，在不同的介電層410及160中形成導線252、254及導電通孔結構260(如第4圖所示)。如第4圖所示，在一些實施例中，導電通孔結構260穿過介電層160、黏合層150及介電層140。
在一些實施例中，提供半導體裝置結構及其形成方法。此形成半導體裝置結構的方法形成了具有擴大的端部之導線。因此，增加了將具有擴大的端部之導線連接至其下方之 導電結構的可能性。其結果提高了產量。此外，擴大的端部能夠減小導線的片電阻。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包括基底。半導體裝置結構包括位於基底上方的介電層。介電層具有溝槽。半導體裝置結構包括位於該溝槽中的導線。導線具有第一端部及第二端部。第一端部面向基底。第二端部背對基底。第一端部的第一寬度大於第二端部的第二寬度。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包括基底。半導體裝置結構包括位於基底上方的介電層。介電層具有溝槽。溝槽具有第一部分及位於第一部分上方的第二部分，且第一部分的第一寬度大於第二部分的第二寬度。半導體裝置結構包括填充於溝槽的導線。
在一些實施例中，提供一種半導體裝置結構的形成方法。此方法包括在基底上方形成介電層。此方法包括在介電層中形成第一溝槽。第一溝槽具有第一部分及位於第一部分上方的第二部分，且第一部分的第一寬度大於第二部分的第二寬度。此方法包括在第一溝槽內填充導電材料。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳了解本揭露之各個方面。本技術領域中具有通常知識者應可理解，他們可以很容易地以本揭露為基礎來設計或修飾其它製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者亦應該了解這些相等的結構並不會背離本揭 露的發明精神及範圍。本揭露可以作各種改變、置換、修改而不會背離本揭露的發明精神及範圍。
100‧‧‧半導體裝置結構
110‧‧‧基底
111‧‧‧隔離結構
120‧‧‧介電層
132‧‧‧阻障層
134‧‧‧晶種層
136‧‧‧導線
140‧‧‧介電層
150‧‧‧黏合層
160‧‧‧介電層
162‧‧‧溝槽
164‧‧‧溝槽
166‧‧‧導通孔
168‧‧‧介電層160的上表面
242‧‧‧阻障層
244‧‧‧晶種層
252‧‧‧導線
252a‧‧‧導線252的上表面
252b‧‧‧導線252的第一端部
252c‧‧‧導線252的第二端部
254‧‧‧導線
254a‧‧‧導線254的上表面
254b‧‧‧導線254的第一端部
254c‧‧‧導線254的第二端部
260‧‧‧導電通孔結構
P1‧‧‧第一端部254b的上部
P2‧‧‧第一端部254b的下部
S1‧‧‧第一端部254b的側壁
W5‧‧‧第一端部252b的寬度
W6‧‧‧第二端部252c的寬度
W7‧‧‧第一端部254b的寬度
W8‧‧‧第二端部254c的寬度
W9‧‧‧導電通孔結構260的寬度
W10‧‧‧上部P1的寬度
W11‧‧‧下部P2的寬度

Claims (9)

  1. 一種半導體裝置結構，包括：一基底；一介電層，位於該基底上方，其中，該介電層具有一溝槽；一導線，位於該溝槽中，其中，該導線具有一第一端部及一第二端部，該第一端部面向該基底，該第二端部背對該基底，且該第一端部的一第一寬度大於該第二端部的一第二寬度；以及一導電通孔結構，穿入位於該導線下方的該介電層並連接至該第一端部。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中，該第二端部的該第二寬度大於該導電通孔結構的一第三寬度。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中，該第一端部具有一曲面側壁。
  4. 如申請專利範圍第3項所述之半導體裝置結構，其中，該第一端部具有一上部及一下部，且該上部的一第三寬度往朝向該基底的方向增大。
  5. 如申請專利範圍第4項所述之半導體裝置結構，其中，該上部的該第三寬度往朝向該基底的方向持續地增大。
  6. 如申請專利範圍第4項所述之半導體裝置結構，其中，該下部的一第四寬度往朝向該基底的方向減小。
  7. 如申請專利範圍第1項所述之半導體裝置結構，其中，該第一端部具有一平坦側壁。
  8. 一種半導體裝置結構的形成方法，包括：形成一介電層於一基底上方；形成一第一溝槽於該介電層之中；其中，該第一溝槽具有一第一部分及位於該第一部分上方的一第二部分，且該第一部分的一第一寬度大於該第二部分的一第二寬度；填充一導電材料於該第一溝槽之中；在形成該第一溝槽期間，形成一導通孔於該溝槽下方的該介電層中，其中，該導通孔連接至該溝槽；以及在填充該導電材料至該第一溝槽期間，填充該導電材料至該導通孔中。
  9. 如申請專利範圍第8項所述之半導體裝置結構的形成方法，其中，該第二部分的該第二寬度大於該導通孔的一第三寬度。
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