CN220627797U - 电子器件 - Google Patents

Abstract

本申请的实施例公开了一种电子器件，其包括：第一晶片，其具有第一线路层和从第一晶片的背侧露出第一线路层的第一空腔；部分地设置于第一空腔内并连接至露出的第一线路层的第一导电元件；以及设置于第一晶片的周围的第二导电元件，第二导电元件的一端通过第一导电元件电连接第一线路层，其中，第一导电元件和第二导电元件在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。上述技术方案，通过在第一晶片中具有从第一晶片的背侧露出第一线路层的第一空腔，并且使部分地设置于第一空腔内的第一导电元件连接至第一线路层，至少可以兼顾背侧供电的第一晶片的薄化、刚性以及减少信号传输损耗。

Description

电子器件

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种电子器件。

背景技术

在晶片的背侧供电(backside power)设计中，需要从晶片的背侧减薄硅基材(silicon base)以使后续制作的导电元件，例如硅穿孔(TSV，例如，微硅穿孔(μTSV))，与晶片前侧的线路层连接，特别是与供电网络(power delivery network)连接。参考图1左侧所示，在将晶片100(如果未进行锯切，则晶片100也可以为晶圆)进行组装以制作硅穿孔之前，首先对晶片100进行研磨制程，通过使用研磨垫102从晶片100的背侧100b减薄硅基材。在研磨制程完成之后，晶片100厚度从D1减小至D2，D1远远大于D2，即，晶片100背侧100b处的硅基材的大部分厚度被研磨掉。硅基材作为晶片100的支撑件(supporter)，在减薄之后，硅基材已不足以支撑晶片100，这降低了晶片100可被处理(handle)的能力，从而在后续进行组装以制作硅穿孔过程中难以处理晶片100。在这种情况下，会产生多种技术问题，例如，晶片100(或晶圆)破裂(crack)或断开(broken)，如图1右侧的箭头109所示。导致这些问题的最主要原因是减薄的晶片100受转移过程影响。例如，在后续组装制造期间，减薄的晶片100在转移过程中，不可避免地会受到振动108(vibration)(如图1右侧的波浪线所示)的影响。然而，此时由于减薄的晶片100厚度D2很薄，其难以承受组装制造期间的振动108，从而使得减薄的晶片100具有如图1右侧所示的破裂或断开的技术问题，这降低了良率并且增加了制造成本。

因此，现有技术中通过额外提供加强体(reinforcement)，例如可以通过使晶片背侧处的硅基材保留一定的厚度作为加强体来增强晶片刚性，从而提高晶片的可被处理的能力。对于信号和供电从晶片单侧进出的晶片而言，加强体只需设置在晶片的非输入/输出(I/O)端，就不会影响信号(例如，不会增加损耗)。而对于信号和供电分别从晶片不同侧(例如，前侧(front side)和背侧(back side))进出的晶片而言，在利用加强体增强晶片刚性的情况下，硅穿孔需要穿过背侧的加强体，这不仅增加了信号或供电传输路径(这取决于加强体设置在晶片的前侧或背侧)，而且还给后续制作制程带来困扰。例如，在后续从晶片背侧制造硅穿孔过程中，在蚀刻加强体以形成用于硅穿孔的开口的过程中，由于加强体(例如硅基材)很厚并且硬度较高，需要复杂的制程来形成用于硅穿孔的开口，并且使得形成的电子器件信号损耗增加。就目前封装件越来越薄的趋势而言，晶片薄化是首当其冲的。因此，如何兼顾背侧供电晶片的薄化、刚性以及减少信号传输损耗，这是未来需要克服的一个问题。

实用新型内容

针对以上问题，本申请提出一种电子器件，至少可以兼顾背侧供电晶片的薄化、刚性以及减少信号传输损耗。

本申请的技术方案是这样实现的：

根据本申请的一个方面，提供了一种电子器件，其包括：第一晶片，具有第一线路层和从第一晶片的背侧露出第一线路层的第一空腔；第一导电元件，部分地设置于第一空腔内并连接至露出的第一线路层；以及第二导电元件，设置于第一晶片的周围，第二导电元件的一端通过第一导电元件电连接第一线路层，其中，第一导电元件和第二导电元件在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。

在一些实施例中，电子器件还包括第一介电层，第一介电层具有设置于第一空腔内的部分，第一导电元件穿过第一介电层的部分连接至第一线路层。

在一些实施例中，电子器件还包括至少部分地设置于第一介电层内的第一电路层，第一电路层电连接第一导电元件和第二导电元件。

在一些实施例中，电子器件还包括第二介电层，第二介电层包覆第一晶片的周侧，第二导电元件穿过第二介电层以电连接至第一导电元件。

在一些实施例中，电子器件还包括至少部分地设置于第一介电层内的第三导电元件，第三导电元件位于第二导电元件上方并且电连接至第二导电元件，其中，第三导电元件与第二导电元件在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。

在一些实施例中，第一导电元件和第三导电元件在各自的纵向方向上向下逐渐变窄，并且第二导电元件在纵向方向上向上逐渐变窄。

在一些实施例中，电子器件还包括：第二晶片，与第一晶片横向间隔开，第二晶片具有第二线路层和从第二晶片的背侧露出第二线路层的第二空腔，其中，第二晶片的厚度不同于第一晶片；以及第四导电元件，设置于第二空腔内并电连接至露出的第二线路层；其中，第四导电元件与第一导电元件的纵向长度不同。

在一些实施例中，第二晶片的厚度小于第一晶片的厚度，并且第四导电元件的纵向长度小于第一导电元件的纵向长度。

在一些实施例中，电子器件还包括设置于第一晶片的与背侧相反一侧并且位于第一晶片下方的第二电路层，第二电路层电连接第二导电元件的另一端和第一晶片。

在一些实施例中，第一晶片具有形成第一空腔的凹陷表面，凹陷表面具有面对第一导电元件的倾斜侧面。

上述技术方案的有益效果包括：通过在第一晶片中具有从第一晶片的背侧露出第一线路层的第一空腔，并且使部分地设置于第一空腔内的第一导电元件或第一键合线连接至第一线路层，至少可以兼顾背侧供电的第一晶片的薄化、刚性以及减少信号传输损耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中从晶片背侧减薄晶片的示意图。

图2是根据本申请的实施例的电子器件的截面示意图。

图3A至图3X是形成图2所示的电子器件多个阶段处的截面示意图。

图4是根据本申请的另一实施例的电子器件的截面示意图。

图5A是根据本申请的另一实施例的电子器件的截面示意图。

图5B是形成图5A所示的电子器件的中间阶段的截面示意图。

图6是根据本申请的另一实施例的电子器件的截面示意图。

图7是根据本申请的另一实施例的电子器件的截面示意图。

图8是根据本申请的另一实施例的电子器件的截面示意图。

图9是根据本申请的另一实施例的电子器件的截面示意图。

图10是根据本申请的另一实施例的电子器件的截面示意图。

图11A和图11B示出了根据本申请的实施例的不同形状载体的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本实用新型。当然这些仅仅是实例并不旨在限定本实用新型。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本实用新型在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

另外，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

根据本申请的实施例，提供了一种电子器件。图2是根据本申请的实施例的电子器件200的截面示意图。参考图2所示，电子器件200包括第一晶片110，第一晶片110具有前侧110a和与前侧110a相对的背侧110b。在图2所示的实施例中，第一晶片110的背侧110b朝上，并且第一晶片110的前侧110a朝下。在一些实施例中，第一晶片110具有位于前侧110a处的第一线路层112和从第一晶片110的背侧110b露出第一线路层112的第一空腔114。进一步，电子器件200还包括第一导电元件116和第二导电元件118，其中，第一导电元件116部分地设置于第一空腔114内并连接至露出的第一线路层112，并且第二导电元件118设置于第一晶片110的周围并且第二导电元件118的一端(例如，图2中所示的上端)通过第一导电元件116电连接第一线路层112。第一导电元件116可以用于向第一晶片110供电。在所示实施例中，第一导电元件116和第二导电元件118在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。在如图2所示的实施例中，第一导电元件116和第二导电元件118的纵向方向为它们的长度方向，即图2中的垂直方向。

本申请的实施例通过使第一晶片110具有从第一晶片110的背侧110b露出第一线路层112的第一空腔114，减薄了第一晶片110的同时还使得第一晶片110具有一定的刚性，并且进一步通过部分地设置于第一空腔114内的第一导电元件116连接至露出的第一线路层112，通过第一导电元件116代替了现有技术中穿过很厚并且硬度较高的加强体(例如硅基材)形成的硅穿孔，从而减少了信号的传输损耗。因此，本申请中的电子器件200通过在第一晶片110中具有从第一晶片110的背侧110b露出第一线路层112的第一空腔114，并且使部分地设置于第一空腔114内的第一导电元件116连接至第一线路层112，至少可以兼顾背侧供电的第一晶片110的薄化、刚性以及减少信号传输损耗。因此，本申请在减薄晶片结构应用中提供了具有良好性能的电子器件。

继续参考图2所示，第一晶片110的背侧110b为凹陷表面。背侧110b包括面对第一导电元件116的倾斜侧面114a，和连接于倾斜侧面114a的底端的底面114b。倾斜侧面114a和底面114b共同限定第一空腔114。倾斜侧面114a与第一晶片110的外侧壁形成角度θ。在一些实施例中，角度θ在5°至85°范围内。在从第一晶片110的前侧110a到背侧110b的方向上，即在图2中从下到上的方向上，倾斜侧面114a逐渐远离第一导电元件116。

在一些实施例，第一晶片110的宽度在几十微米(μm)至几百毫米之间。第一晶片110的最大厚度(倾斜侧面114a的顶端与前侧110a之间的垂直距离)可以在几μm至几百μm之间。第一晶片110的最小厚度(底面114b与前侧110a之间的垂直距离)可以在2μm至200μm之间。

在一些实施例中，电子器件200还包括第二介电层122，第二介电层122包覆第一晶片110的周侧，第二导电元件118穿过第二介电层122以电连接至第一导电元件116。换句话说，第二介电层122包覆第一晶片110和第二导电元件118的外侧壁并且环绕第一晶片110和第二导电元件118。在一些实施例中，第二介电层122具有在20μm至200μm范围内的厚度。

电子器件200还包括第一介电层120，第一介电层120具有设置于第一空腔114内的第一部分120a，第一导电元件116穿过第一介电层120的第一部分120a连接至第一线路层112。在一些实施例中，第一介电层120还具有设置在第一空腔114外部且位于第二介电层122和第一部分120a上方的第二部分120b。第一导电元件116还穿过第一介电层120的第二部分120b。

电子器件200还包括第一电路层126，第一电路层126可以电连接第一导电元件116和第二导电元件118。在一个实施例中，第一电路层126为再分布层(RDL)。第一电路层126可以包括位于第一介电层120的第二部分120b内的第三导电元件124，第三导电元件124位于第二导电元件118上方并且电连接至第二导电元件118。第一电路层126还可以包括在第一介电层120上方横向延伸的线路127，及覆盖在第三导电元件124、线路127和第一介电层120上的第三介电层176。第二导电元件118可以通过第一电路层126的第三导电元件124和线路127电连接至第一导电元件116。

此外，第三导电元件124与第二导电元件118在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。如图2中所示，第一导电元件116和第三导电元件124向下逐渐变窄，并且第二导电元件118向上逐渐变窄。在进一步的实施例中，第二导电元件118的上表面和第三导电元件124的底表面接触，并且接触面可以与第二介电层122的上表面122a齐平。换句话说，第二导电元件118的上表面和第三导电元件124的底表面与第二介电层122的上表面122a彼此齐平。

进一步，电子器件200还可以包括位于第一晶片110的前侧110a下方的第二电路层128，第二电路层128电连接第二导电元件118的另一端(例如，图2中所示的下端)和第一晶片110。在一个实施例中，第二电路层128为再分布层(RDL)。

在图2所示的实施例中，第二电路层128在靠近第一晶片110的一侧可以具有通孔130，第二电路层128通过通孔130电连接至第一晶片110。第二电路层128还可以包括设置在第二介电层122和通孔130下方的第四介电层154，在第二介电层122下方横向延伸的线路157，及另一层通孔156。在一些实施例中，第三介电层176和第四介电层154的厚度分别在5μm至20μm的范围内。

在一些实施例中，电子器件200还可以包括设置于第二电路层128下方的电连接件178，电连接件178可以连接于通孔156。电连接件178通过第二电路层128电连接至第一晶片110。在一些实施例中，电子器件200中的电连接件178的材料可以包括焊料、ACP(Anisotropic Conductive Paste，异方向性导电胶)/ACF(Anisotropic ConductiveFilm，异方向性导电膜)中的一种或多种。

应理解，图2中示出第一电路层126具有一层线路127和一层第三介电层176，但是第一电路层126可以具有更多层的线路127(相邻两层线路127间通过通孔连接)和第三介电层176。类似的，图2中示出第二电路层128具有一层线路157和一层第四介电层154，但是第二电路层128可以具有更多层的线路157(相邻两层线路157间通过通孔连接)和第四介电层154。

在一些实施例中，电子器件200中的第一介电层120、第二介电层122、第三介电层176和第四介电层154的介电材料可以是有机介电材料(例如，聚酰亚胺(PI)、环氧树脂(epoxy)、压克力(acrylic)、ABF(味之素堆积膜)、聚丙烯(PP)、以及模塑料等)和/或无机介电材料(例如，氧化物(例如，SiO_x、SiN_x、或TaO_x)、玻璃、硅、陶瓷等)。在一些实施例中，电子器件200中的第一介电层120、第二介电层122、第三介电层176和第四介电层154的介电材料也可以是有机感光液体材料和/或有机非感光液体材料和/或有机感光干膜材料和/或有机非感光干膜材料。

图3A至图3X示出了根据本申请的实施例的形成电子器件200的各个阶段处的截面示意图。以下参考图3A至图3X对第一晶片100进行组装制造电子器件200的流程进行说明。

首先在图3A中，以前侧110a向上的方式将第一晶片110接合至载体132。载体132可以为晶圆级(Wafer level,WL)载体或面板级(Panel level,PNL)载体。在一些实施例中，第一晶片110可以为经过切割或锯切之后获得的晶片。在一些实施例，载体132可以具有正方形形状(参见图11A)、圆形形状(参见图11B)或任意可接受的形状。尽管图3A的截面图中仅示出了一个第一晶片110，但是可以将多个第一晶片110接合至载体132(参见图11A和图11B)。

第一晶片110的背侧110b朝向载体132，前侧110a远离载体132。第一晶片110包括基材134以及位于第一晶片110前侧110a并嵌入于基材134内的第一线路层112。其中，第一线路层112与背侧110b之间的部分基板134可以用作加强体135，以增强晶片刚性。在一些实施例中，基材134为硅基材(在后面的描述基材134为硅基材的实施例中，也将基材134称为硅基材134)。第一晶片110还包括位于第一线路层112上方的焊盘136，焊盘136可以电连接至(也可以不电连接至)第一线路层112。

之后，参见图3B，在载体132上方形成第二介电层122，第二介电层122包覆在第一晶片110的周侧并覆盖在第一晶片110的前侧110a上方。在一个实施例中，第二介电层122为聚酰胺。可以例如通过层压制程来形成第二介电层122。

接下来，通过例如光刻制程在第一晶片110上方形成如图3C所示的第一通孔开口138。例如，对第二介电层122进行曝光(如图3B中箭头所示)以及显影第二介电层122，以在第一晶片110上方形成如图3C所示的第一通孔开口138。第一通孔开口138穿过第一晶片110上方的第二介电层122以暴露焊盘136。由于第一晶片110上方的第二介电层122的厚度较薄，所以第一通孔开口138的深度较浅。接下来，例如采用激光钻孔制程在第二介电层122中形成第二通孔开口140，如图3D所示。参见图3D，第二通孔开口140与第一晶片110横向相邻并且位于第一晶片110周围。第二通孔开口140延伸穿过第二介电层122以使得载体132暴露。在另一些实施例中，第二通孔开口140部分地穿过第二介电层122，并且第二通孔开口140下方的载体132仍由第二介电层122覆盖(参考图5B)。在所示实施例中，与第一晶片110上方的第二介电层122相比，由于第一晶片110周围的第二介电层122的厚度较厚，所以第二通孔开口140的深度较深。也就是说，第二通孔开口140的深度大于第一通孔开口138的深度。在所示实施例中，第一通孔开口138和第二通孔开口140在垂直方向上纵向地延伸，并且在从第一晶片110的前侧110a到背侧110b的方向上，第一通孔开口138和第二通孔开口140逐渐变窄。

接着，参见图3E，在第二介电层122上方并且在第一通孔开口138和第二通孔开口140中形成第一晶种层142。在一个实施例中，可以通过物理气相沉积(PVD)制程来形成第一晶种层142。在一些实施例中，第一晶种层142具有在0.1μm至1μm之间范围内的厚度。

之后，参见图3F，在第一晶种层142上方形成第一光刻胶144。第一光刻胶144可以通过层压制程等形成，并且可以对第一光刻胶144进行曝光(如图3F中的箭头所示)。然后，对第一光刻胶144进行显影，以根据第一光刻胶144是正性光刻胶还是负性光刻胶来去除第一光刻胶144的曝光部分或者未曝光部分，从而形成如图3G所示的图案化的第一光刻胶144。图案化的第一光刻胶144可以暴露第一通孔开口138和第二通孔开口140(参见图3E)中的第一晶种层142。然后，在第一晶种层142的暴露部分上形成第一导电材料150(参见图3G)。在一些实施例中，第一导电材料150可以包括铜、金、银、铝、钯、铂、镍中的一种或多种以及它们的合金的金属材料。可以使用PVD、电镀、化学镀、印刷或灌封(potting)金属等方法第一导电材料150。

在较浅的第一通孔开口138中，第一导电材料150可以完全填充第一通孔开口138。在较深的第二通孔开口140中，第一导电材料150可以部分地填充第二通孔开口140。第二通孔开口140中的第一导电材料150和第一晶种层142沿着第二通孔开口140的侧壁延伸。

之后，去除第一光刻胶144和第一晶种层142的其上未形成第一导电材料150的部分。可以通过使用可接受的蚀刻制程(诸如湿蚀刻或干蚀刻)去除第一晶种层142的部分。剩余的第一晶种层142和第一导电材料150在第一通孔开口138(参见图3E)中形成如图3H所示的通孔130，在第二通孔开口140(参见图3E)中形成如图3H所示的第二导电元件118，并且还形成在第二介电层122上方横向延伸的线路157。通孔130可以电连接至第一晶片110的焊盘136。

在一些实施例中，在从第一晶片110的前侧110a到背侧110b的方向上，由于第一通孔开口138和第二通孔开口140自上向下逐渐变窄(如图3D所示)，所以形成的通孔130和第二导电元件118也自上向下逐渐变窄。在一个实施例中，第二导电元件118为通孔。在该实施例中，通孔130和第二导电元件118的直径均在2μm至200μm范围内，并且第五导电元件152之间的节距(pitch)和第二导电元件118之间的节距均在4μm至400μm范围内。

接下来，参见图3I，在第二介电层122、通孔130和第二导电元件118上方形成第四介电层154。第四介电层154填充到第二通孔开口140(见图3E)中。在一个实施例中，第四介电层154为聚酰胺，并且可以例如通过层压制程来形成第四介电层154。之后重复图3E至图3H所示的步骤，以类似于在第二介电层122中形成通孔和线路157的方式，形成图3J所示的穿过第四介电层154的通孔156，从而完成第二电路层128。

然后参见图3K，在完成第二电路层128之后，去除载体132。去除载体132之后，暴露了第一晶片110的背侧110b和第二导电元件118。在去除载体132之后，将如图3K所示的结构上下翻转，从而使得第一晶片110的背侧110b朝上，如图3L所示。

在翻转之后，局部减薄第一晶片110背侧110b处的加强体135，以使得第一晶片110的第一线路层112暴露(如图3N所示)。例如，如图3L所示，可以使用湿蚀刻剂146(例如使用KOH溶液)以相对于第二介电层122来蚀刻加强体135，从而使得加强体135被局部减薄。

具体的，图3L至图3N示出了从第一晶片110背侧110b局部减薄加强体135的示意图。如图3L所示，在刚开始局部减薄加强体135时，第二介电层122的上表面122a以及第一晶片110的背侧110b彼此共面。如图3M所示，在局部减薄加强体135至中间阶段时，局部减薄加强体135使得位于加强体135的中心区域处的加强体135被凹进，而保留边缘处的部分加强体135。相应地，该局部减薄在第一晶片110内部形成较浅空腔158(凹进加强体135的中心部分而形成)倾斜侧面。之后接着局部减薄加强体135，如图3N所示，加强体135被进一步凹进，同时边缘处的加强体135的横向厚度被进一步减小。图3M的较浅空腔158被进一步加深并且被横向扩展以形成图3N所示的第一空腔114。图3N示出了完成加强体135的局部减薄以形成第一空腔114时的截面示意图。此时第一晶片110的背侧110b形成为具有倾斜侧面114a和底面114b的凹陷表面。倾斜侧面114a和底面114b限定第一空腔114。第一空腔114露出第一线路层112。

在图3N所示实施例中，加强体135具有顶点向上的三角形形状，并且加强体135的该顶点与第二介电层122的上表面122a齐平。在另一实施例中，加强体135可以具有梯形形状，并且具有与第二介电层122的上表面122a齐平的上表面。进一步，加强体135具有形成第一空腔114的倾斜侧面114a，并且倾斜侧面114a与第一晶片110的外侧壁形成在5°至85°范围内的角度θ。第一晶片110中心区域处的剩余厚度在2μm到200μm范围内。

接下来，接着参考图3O，在第一空腔114中和第二介电层122上方形成第一介电层120。第一介电层120具有设置于第一空腔114内的第一部分120a和设置于第一空腔114外且位于第二介电层122上方的第二部分120b。在一些实施例中，可以以与第二介电层122类似方式和类似的介电材料来形成第一介电层120。在一个实施例中，第一介电层120也为聚酰胺，并且通过层压制程等来形成第一介电层120。

之后，例如通过光刻制程等在第二导电元件118上方形成如图3P所示的第三通孔开口162。第三通孔开口162穿过第一介电层120的第二部分120b以暴露第二导电元件118。在一些实施例中，在图3P所示的截面示意图中，第三通孔开口162还暴露了第二介电层122的上表面122a的部分。由于第二介电层122上方的第一介电层120的第二部分120b的厚度较薄，所以第三通孔开口162的深度较浅。接下来，例如采用激光钻孔制程在第一晶片110上方的第一介电层120中形成第四通孔开口164，如图3Q所示。第四通孔开口164延伸穿过第一介电层120的第一部分120a和第二部分120b，以暴露第一线路层112。在垂直方向上，由于第四通孔开口164穿过第一介电层120的第二部分120b之后继续向下延伸穿过第一部分120a，所以第四通孔开口164的深度大于第三通孔开口162的深度。在所示实施例中，第三通孔开口162和第四通孔开口164在垂直方向上纵向地延伸，并且在从第一晶片110的背侧110b到前侧110a的方向上，第三通孔开口162和第四通孔开口164自上向下逐渐变窄。

参见图3R，在第一介电层120上方并且在第三通孔开口162和第四通孔开口164中形成第二晶种层166。可以以与形成第一晶种层142类似的方式和类似的材料来形成第二晶种层166。第一晶种层166也可以具有在0.1μm至1μm之间范围内的厚度。

之后，参见图3S，在第二晶种层166上方形成第三光刻胶168。第三光刻胶168可以例如通过层压制程形成，并且可以暴露于光以用于图案化。然后，对第三光刻胶168进行显影，以根据第三光刻胶168是正性光刻胶还是负性光刻胶来去除第三光刻胶168的曝光部分或者未曝光部分，从而形成如图3T所示的图案化的第三光刻胶168。图案化的第三光刻胶168可以暴露第三通孔开口162和第四通孔开口164(参见图3Q)中的第二晶种层166。然后，在由图案化的第三光刻胶168暴露的第二晶种层166的部分上形成第二导电材料174，如图3T所示。可以以与形成第一导电材料150类似的方式和类似的材料来形成第二导电材料174。第二导电材料174可以完全填充第三通孔开口162(见图3Q)，并且可以部分填充第四通孔开口164(见图3Q)。

之后，去除第三光刻胶168和第二晶种层166的其上未形成第二导电材料174的部分。可以以与去除第一光刻胶144和第一晶种层142类似的方式来去除第三光刻胶168和第二晶种层166。如图3U所示剩余的第二晶种层166和第二导电材料174在第三通孔开口162(参见图3Q)中形成第三导电元件124，在第四通孔开口164(参见图3Q)中形成第一导电元件116，并且还形成在第一介电层120上方横向延伸的线路127。第三导电元件124和第一导电元件116分别电连接至第二导电元件118和第一线路层112。

在所示的实施例中，第一导电元件116的纵向长度大于第一空腔114的深度。其中，第一导电元件116的纵向长度是指第一导电元件116在第一介电层120的第一部分120a和第二部分120b中延伸的深度，即，等于第一介电层120的上表面到第一线路层112之间的垂直距离。第一空腔114的深度等于第二介电层122的上表面到第一线路层112之间的垂直距离。在一些实施例中，在从第一晶片110的背侧110b到前侧110a的方向上，第三导电元件124和第一导电元件116自上向下逐渐变窄。在一个实施例中，第三导电元件124和第一导电元件116为通孔。在该实施例中，第三导电元件124和第一导电元件116的直径均在2μm至200μm范围内，并且第三导电元件124之间的节距和第一导电元件116之间的节距均在4μm至400μm范围内。

接着参考图3V所示，在形成第三导电元件124和第一导电元件116之后，可以在第一介电层120、第三导电元件124和第一导电元件116上方形成第三介电层176。在所示实施例中，第三介电层176填充到第四通孔开口164(见图3Q)。可以以与形成第四介电层154类似的方式形成第三介电层176，而形成了第一电路层126。在一些其他的实施例中，可以重复图3O至图3U所示的步骤(未示出)以形成具有更多层的第三导电元件124、线路127和第三介电层176的第一电路层126。在一些实施例中，第一电路层126的线路127和第二电路层128的线路157的厚度可以分别在2μm至10μm的范围内。在一些实施例中，第一电路层126的线路127和第二电路层128的线路157的线宽/线距(L/S)可以均在2μm/2μm至10μm/10μm之间的范围内，并且在另一些实施例中，线宽/线距可以均小于2μm/2μm。由于电子器件200具有更细导线的第一电路层126和第二电路层128以及减薄的第一晶片110，从而有利于后续形成的封装件整体的最小化并且降低了成本。

在形成第一电路层126之后，翻转如图3V所示的结构，从而使得第二电路层128朝上，如图3W所示。然后，在第二电路层128的通孔156上方形成电连接件178。在一些实施例中，电连接件178的直径可以在30μm至200μm之间的范围内，并且电连接件178之间的节距可以在50μm至400μm之间的范围内。之后，参考图3X所示，沿着虚线切割图3W所示结构并且翻转切割后的结构以获得电子器件200。在一些实施例中，也可以将电子器件200称为封装件200。如图3X所示的电子器件200与图2中所示的电子器件200相同，因此图2中关于电子器件200的描述同样地适用图3X所示的电子器件200。

如上所述，本申请的实施例通过使第一晶片110的背侧110b局部减薄以形成露出第一线路层112的第一空腔114，同时利用减薄后的第一晶片110具有形成第一空腔114的加强体135来使得第一晶片110具有一定的刚性。并且进一步通过部分地设置于第一空腔114内的第一导电元件116连接至露出的第一线路层112，以向第一晶片110供电，从而减少了信号的传输损耗，可以兼顾背侧供电的第一晶片110的薄化、刚性以及减少信号传输损耗。

在本申请公开的实施例中，在以前侧110a向上的方式接合第一晶片110之后，再从第一晶片110背侧110b局部减薄加强体135来制造背侧供电第一晶片110，不仅可以更容易地制造用于背侧供电第一晶片110的第一导电元件116，而且由于是减薄加强体135，提升了第一晶片110的刚性，因此还降低了转移晶片过程中产生问题(如参考图1所描述的晶片破裂或断开)的风险。

在一些实施例中，可以选择围绕第一导电元件116的第一介电层120的材料，而使得第一介电层120的热膨胀系数(CTE，Coefficient of Thermal Expansion)与第一导电元件116的CTE之间的差值较小。这可以降低CTE失配效应，从而降低了由于CTE失配产生的应力。例如，第一介电层120的CTE与第一导电元件116的CTE之间的差值可以小于13百万分之一/摄氏度(ppm/℃)。

在一些实施例中，第一介电层120可以为有机介电材料，例如是聚酰亚胺(PI)，以降低CTE失配效应。下面以第一介电层120为PI并且第一导电元件116为铜(Cu)作为实例进行说明。在这种情况下，与现有技术中背侧硅穿孔(在硅穿孔为Cu时，CTE约为17ppm/℃)穿过硅基材134(CTE约为4ppm/℃)造成的CTE差值(17ppm/℃-4ppm/℃＝13ppm/℃)相比，第一介电层120的CTE(聚酰亚胺的CTE约为20ppm/℃)和第一导电元件116的CTE(Cu的CTE约为17ppm/℃)差值较小(即两者之间的CTE差值约为3ppm/℃)，这远远低于现有技术中的13ppm/℃。因此，本申请公开的电子器件200可以具有较低的CTE失配效应，从而降低了由于CTE失配产生的应力。另外，具有背侧110b局部减薄的第一晶片110的电子器件200不仅有利于形成的封装件整体最小化，同时还可以避免热量存储在低导热系数的硅基材134中。

图4是根据本申请的不同实施例的电子器件300的截面示意图。电子器件300与图2所示的电子器件200类似，区别在于，省略了第三导电元件124，第二导电元件118直接电连接至线路127。换句话说，第二导电元件118可以穿过第二介电层122和第一介电层120的位于第二介电层122上方的第二部分120b，从而第二导电元件118可以直接连接至第一线路层126中的线路127。由于第二导电元件118完全穿过第二介电层122和第二介电层122上方的第一介电层120的第二部分120b，因此也将第二导电元件118称为穿孔(through via)。

图5A是根据本申请的不同实施例的电子器件400的截面示意图。电子器件400与电子器件200类似，区别在于第三导电元件124依次延伸穿过第一介电层120的第二部分120b并且部分地穿过第二介电层122以与第二导电元件118电连接。也就是说，第二导电元件118和第三导电元件124的接触面可以位于第二介电层122的上下表面之间。在所示实施例中，第二导电元件118和第三导电元件124的接触面高于第一晶片110的第一线路层112。由于第二导电元件118和第三导电元件124均部分地穿过第二介电层122，因此也可以将第二导电元件118和第三导电元件124称为半通孔(half via)。在这个实施例中，通过使第二导电元件118和第三导电元件124的接触面位于第二介电层122的上下表面之间，减小了第二导电元件118的纵向长度，可以提升第二导电元件118的制程良率，并且可以增加一定封装尺寸下的通孔数量。

参见图5B，其示出了在第二导电元件118和第三导电元件124为半通孔的实施例中，在使第一晶片110背侧110b处的加强体135局部减薄但未暴露第一线路层112时的截面示意图。在这个实施例中，不难理解的是，在使加强体135局部减薄过程中，第二导电元件118保持被第二介电层122覆盖。因此，在从第一晶片110的背侧110b蚀刻加强体135期间，第二介电层122可以保护第二导电元件118，从而减小了对第二导电元件118损害。因此可以进一步提升第二导电元件118的制程良率。

图6是根据本申请的不同实施例的电子器件500的截面示意图。电子器件500与电子器件200类似，区别在于第二电路层128可以通过第一晶片110下方的焊料微凸块180，而不是通过通孔130(如图2所示)，电连接至第一晶片110。

图7是根据本申请的不同实施例的电子器件600的截面示意图。电子器件600与电子器件200类似，区别在于电子器件600还可以包括与第一晶片110横向间隔开的第二晶片220。第二晶片220具有前侧220a和与前侧220a相对的背侧220b，第二晶片220的背侧220b和第一晶片110的背侧110b朝上，并且第二晶片220的前侧220a和第一晶片110的前侧110a均朝下。此外，第二晶片220的背侧220b和第一晶片110的背侧110b都从第二介电层122的上表面122a暴露，并且第二晶片220的背侧220b、第一晶片110的背侧110b以及第二介电层122的上表面122a齐平。在一些实施例中，第二晶片220与第一晶片110类似。例如，第二晶片220具有第二线路层212和从第二晶片220的背侧220b露出第二线路层212的第二空腔214。电子器件600还可以包括设置于第二空腔214内并电连接至露出的第二线路层212的第四导电元件216。在一些实施例中，第二晶片220的厚度不同于第一晶片110的厚度，并且第四导电元件216与第一导电元件116的纵向长度不同。第四导电元件216的纵向长度是指第四导电元件216在第一介电层120中延伸的深度，即，从第一介电层120的上表面到第二线路层212的距离。在所示实施例中，第二晶片220的厚度小于第一晶片110的厚度，并且第四导电元件216的纵向长度小于第一导电元件116的纵向长度。在所示实施例中，第二晶片220的背侧220b与第一晶片110的背侧110b齐平，并且第二晶片220的前侧220a高于第一晶片110的前侧110a。在一些实施例中，第一介电层120还具有填充第二晶片220的第二空腔214的第三部分120c，第四导电元件216穿过第一介电层120的第二部分120b和第三部分120c以电连接至第二线路层212。在一些实施例中，电子器件600还包括位于第二晶片220下方的第五导电元件218，第五导电元件218穿过第二晶片220下方的第二介电层122以电连接至第二晶片220。在一些实施例中，在图7的截面图中，第四导电元件216向下(从背侧110b到前侧110a的方向上)逐渐变窄，并且第五导电元件218向上(从前侧110a到背侧110b的方向上)逐渐变窄。

图8是根据本申请的不同实施例的电子器件700的截面示意图。电子器件700与电子器件500类似，区别在于形成衬底228以替换图2中的第二电路层128。类似地，衬底228设置于第一晶片110的前侧110a下方并且位于第一晶片110和电连接件178之间。衬底228可以电连接至第三导电元件124和第一晶片110，并且可以电连接电连接件178和第一晶片110。衬底228可以通过第一晶片110下方的焊料微凸块180电连接至第一晶片110。

此外，在图8所示的实施例中，可以省略第二导电元件118。并且，第一电路层126中的第三导电元件124可以穿过第一介电层120和第二介电层122，以电连接至衬底228。

图9是根据本申请的不同实施例的电子器件800的截面示意图。电子器件800与电子器件200类似，区别在于使用第一键合线316来电连接至背侧110b暴露的第一线路层112与第一电路层126中的线路127。线路127可以与第二导电元件118直接接触，而不设置如图2所示的第三导电元件124。第一介电层120包覆第一键合线316。

通过使用第一键合线316连接第一线路层112，不需要穿过第一介电层120形成图2中的第一导电元件116，这降低了制程过程的复杂度。

图10是根据本申请的不同实施例的电子器件900的截面示意图。参考图10所示，还可以使用第二键合线318连接至第一晶片110的前侧110a。在本实施例中，第一电路层126包括设置于第二介电层122的上表面122a处的第一层线路127a、覆盖于第二介电层122上的第一介电层120、设置于第一介电层120上的第二层线路127b、和覆盖于第一介电层120上的第三介电层176。第一键合线316从第一晶片110的背侧110b连接至第一层线路127a，第二键合线318从第一晶片110的前侧110a连接至第一层线路127a。在图10中，第二导电元件118延伸穿过第一介电层120和第二介电层122而连接至第二层线路127b。在其他实施例中，第二导电元件118可以延伸穿过第二介电层122而连接至第一层线路127a。第二导电元件118可以通过第一键合线316和第一电路层126电连接第一线路层112。

综上所述，本申请的上述多个实施例，通过在第一晶片110中具有从第一晶片110的背侧110b露出第一线路层112的第一空腔114，并且使部分地设置于第一空腔114内的第一导电元件116或第一键合线316连接至第一线路层112，至少可以兼顾背侧供电的第一晶片110的薄化、刚性以及减少信号传输损耗。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种电子器件，其特征在于，包括：

第一晶片，具有第一线路层和从所述第一晶片的背侧露出所述第一线路层的第一空腔；

第一导电元件，部分地设置于所述第一空腔内并连接至露出的所述第一线路层；以及

第二导电元件，设置于所述第一晶片的周围，所述第二导电元件的一端通过所述第一导电元件电连接所述第一线路层，

其中，所述第一导电元件和所述第二导电元件在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。

2.根据权利要求1所述的电子器件，其特征在于，还包括第一介电层，所述第一介电层具有设置于所述第一空腔内的部分，所述第一导电元件穿过所述第一介电层的所述部分连接至所述第一线路层。

3.根据权利要求2所述的电子器件，其特征在于，还包括至少部分地设置于所述第一介电层内的第一电路层，所述第一电路层电连接所述第一导电元件和所述第二导电元件。

4.根据权利要求2所述的电子器件，其特征在于，还包括第二介电层，所述第二介电层包覆所述第一晶片的周侧，所述第二导电元件穿过所述第二介电层以电连接至所述第一导电元件。

5.根据权利要求2所述的电子器件，其特征在于，还包括至少部分地设置于所述第一介电层内的第三导电元件，所述第三导电元件位于所述第二导电元件上方并且电连接至所述第二导电元件，其中，所述第三导电元件与所述第二导电元件在各自的纵向方向上逐渐变窄并且逐渐变窄的方向彼此不同。

6.根据权利要求5所述的电子器件，其特征在于，所述第一导电元件和所述第三导电元件在各自的纵向方向上向下逐渐变窄，并且所述第二导电元件在纵向方向上向上逐渐变窄。

7.根据权利要求1所述的电子器件，其特征在于，还包括：

第二晶片，与所述第一晶片横向间隔开，所述第二晶片具有第二线路层和从所述第二晶片的背侧露出所述第二线路层的第二空腔，其中，所述第二晶片的厚度不同于所述第一晶片；以及

第四导电元件，设置于所述第二空腔内并电连接至露出的所述第二线路层；

其中，所述第四导电元件与所述第一导电元件的纵向长度不同。

8.根据权利要求7所述的电子器件，其特征在于，所述第二晶片的厚度小于所述第一晶片的厚度，并且所述第四导电元件的纵向长度小于所述第一导电元件的纵向长度。

9.根据权利要求1所述的电子器件，其特征在于，还包括设置于所述第一晶片的与所述背侧相反一侧并且位于所述第一晶片下方的第二电路层，所述第二电路层电连接所述第二导电元件的另一端和所述第一晶片。

10.根据权利要求1所述的电子器件，其特征在于，所述第一晶片具有形成所述第一空腔的凹陷表面，所述凹陷表面具有面对所述第一导电元件的倾斜侧面。