WO2020250815A1 - 電子部品内蔵基板及びこれを用いた回路モジュール - Google Patents

電子部品内蔵基板及びこれを用いた回路モジュール Download PDF

Info

Publication number
WO2020250815A1
WO2020250815A1 PCT/JP2020/022236 JP2020022236W WO2020250815A1 WO 2020250815 A1 WO2020250815 A1 WO 2020250815A1 JP 2020022236 W JP2020022236 W JP 2020022236W WO 2020250815 A1 WO2020250815 A1 WO 2020250815A1
Authority
WO
WIPO (PCT)
Prior art keywords
electronic component
heat transfer
transfer block
wiring pattern
wiring
Prior art date
Application number
PCT/JP2020/022236
Other languages
English (en)
French (fr)
Inventor
阿部　敏之
義弘 鈴木
千葉　博典
哲也 矢崎
大川　博茂
Original Assignee
Tdk株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk株式会社 filed Critical Tdk株式会社
Priority to US17/618,666 priority Critical patent/US20220238474A1/en
Priority to JP2021526060A priority patent/JP7439833B2/ja
Publication of WO2020250815A1 publication Critical patent/WO2020250815A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/024—Arrangements for thermal management
    • H01S5/02469—Passive cooling, e.g. where heat is removed by the housing as a whole or by a heat pipe without any active cooling element like a TEC
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/02315—Support members, e.g. bases or carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0239—Combinations of electrical or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/024—Arrangements for thermal management
    • H01S5/02476—Heat spreaders, i.e. improving heat flow between laser chip and heat dissipating elements

Definitions

  • the present invention relates to a board with built-in electronic components and a circuit module using the same, and particularly to a board with built-in electronic components for mounting an electronic component having a large calorific value such as a laser diode and an inductor for a power supply, and a circuit module using the same.
  • a heat dissipation path for releasing heat to the back surface side of the multilayer board may be provided.
  • a metal block is embedded at a position where it overlaps with an electronic component having a large calorific value in a plan view, the front surface of the metal block and the electronic component are connected by a plurality of via conductors, and the back surface of the metal block and a multilayer substrate.
  • a structure has been proposed in which the heat dissipation pattern provided on the back surface of the above is connected by another plurality of via conductors.
  • the heat dissipation pattern provided on the back surface of the multilayer board is connected to the heat dissipation path on the motherboard via solder or the like.
  • the heat dissipation path on the motherboard is a ground pattern.
  • Patent Document 1 when mounting an electronic component such as a laser diode or an inductor for a power supply that not only generates a large amount of heat but also prohibits connection to a ground pattern, the structure described in Patent Document 1 cannot be adopted.
  • the present invention aims to improve heat dissipation efficiency in an electronic component built-in substrate for mounting an electronic component of a type that generates a large amount of heat and is prohibited from being connected to a ground pattern, and a circuit module using the same. The purpose.
  • the electronic component built-in substrate includes a plurality of wiring layers including at least the first and second wiring layers, and a plurality of insulating layers including at least a first insulating layer located between the first and second wiring layers.
  • a first substrate that is alternately laminated, a first electronic component and a heat transfer block embedded in a first insulating layer, and a first that is located in a first wiring layer and faces one surface of the heat transfer block.
  • first wiring pattern is connected to the first electronic component and the second electronic component.
  • first wiring pattern and the second wiring pattern are insulated from each other. It is characterized by being.
  • the second electronic component since one surface and the other surface of the heat transfer block are insulated from each other, the second electronic component generates a large amount of heat and is prohibited from being connected to the ground pattern. Even when electronic components are mounted, it is possible to connect a second wiring pattern that functions as a heat dissipation pattern to the ground pattern on the motherboard. This makes it possible to ensure high heat dissipation.
  • the heat transfer block may be an SOI (Ceramic On Insulator) chip, or may include an insulating film provided on the surface of a main body made of metal and one or both of them. , It may be made of a ceramic material. That is, as long as one surface and the other surface are insulated from each other and have high thermal conductivity, the material and structure of the heat transfer block are not particularly limited.
  • SOI Silicon On Insulator
  • the circuit module according to the present invention includes the above-mentioned electronic component built-in board and a second electronic component mounted in the electronic component mounting area, and the first electronic component and the second electronic component have a first wiring pattern. It is characterized in that it is connected to each other via.
  • the first wiring pattern and the second wiring pattern are insulated, a signal can be transmitted between the first electronic component and the second electronic component via the first wiring pattern. It is possible to send and receive.
  • the second electronic component may be a laser diode or an inductor for power supply.
  • Laser diodes and power supply inductors are electronic components that generate a large amount of heat and are prohibited from being connected to the ground pattern. Even such electronic components are efficient via the electronic component built-in substrate. It is possible to dissipate heat well.
  • the heat dissipation efficiency in the electronic component built-in substrate for mounting the electronic component of a type that generates a large amount of heat and is prohibited from being connected to the ground pattern and the circuit module using the electronic component. Can be increased.
  • FIG. 1 is a schematic cross-sectional view for explaining the structure of the electronic component built-in substrate 1 according to the preferred embodiment of the present invention.
  • FIG. 2 is a schematic diagram for explaining the structure of the heat transfer block 40A according to the first example.
  • FIG. 3 is a schematic diagram for explaining the structure of the heat transfer block 40B according to the second example.
  • FIG. 4 is a schematic diagram for explaining the structure of the heat transfer block 40C according to the third example.
  • FIG. 5 is a schematic diagram for explaining the structure of the heat transfer block 40D according to the fourth example.
  • FIG. 6 is a schematic diagram for explaining the structure of the heat transfer block 40E according to the fifth example.
  • FIG. 7 is a schematic diagram for explaining the structure of the heat transfer block 40F according to the sixth example.
  • FIG. 1 is a schematic cross-sectional view for explaining the structure of the electronic component built-in substrate 1 according to the preferred embodiment of the present invention.
  • FIG. 2 is a schematic diagram for explaining the structure of the heat transfer block 40
  • FIG. 8 is a schematic diagram for explaining the structure of the heat transfer block 40G according to the seventh example.
  • FIG. 9 is a schematic diagram for explaining the structure of the heat transfer block 40H according to the eighth example.
  • FIG. 10 is a schematic cross-sectional view for explaining the structure of the circuit module 2 using the electronic component built-in substrate 1.
  • FIG. 11 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 12 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 13 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 14 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 15 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 16 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 17 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 18 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 19 is a process diagram for explaining a method of manufacturing the electronic component built-in substrate 1.
  • FIG. 20 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 21 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 22 is a process diagram for explaining a method of manufacturing the electronic component built-in substrate 1.
  • FIG. 23 is a process diagram for explaining a method of manufacturing the electronic component built-in substrate 1.
  • FIG. 24 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 25 is a process diagram for explaining a manufacturing method of the electronic component built-in substrate 1.
  • FIG. 26 is a schematic diagram for explaining a first example in which the electronic component 30 and the heat transfer block 40 are located in different layers from each other.
  • FIG. 27 is a schematic diagram for explaining a second example in which the electronic component 30 and the heat transfer block 40 are located in different layers from each other.
  • FIG. 1 is a schematic cross-sectional view for explaining the structure of the electronic component built-in substrate 1 according to the preferred embodiment of the present invention.
  • the electronic component-embedded substrate 1 includes a substrate 10, an electronic component 30 embedded in the substrate 10, and a heat transfer block 40.
  • An electronic component mounting area A is provided on the upper surface 10a side of the substrate 10, and the electronic component 30 controls the electronic component mounted on the electronic component mounting area A.
  • the electronic component 30 includes a pair of signal terminals 31 and 32, a power supply terminal 33, and the like.
  • the substrate 10 has a structure in which four insulating layers 11 to 14 are laminated, and wiring layers L1 to L4 are provided on the surfaces of the insulating layers 11 to 14.
  • the insulating layer 11 located at the top layer and the insulating layer 14 located at the bottom layer are core layers in which a core material such as glass fiber is impregnated with a resin material such as glass epoxy. It doesn't matter.
  • the insulating layers 12 and 13 may be made of a resin material that does not contain a core material such as glass cloth.
  • the coefficient of thermal expansion of the insulating layers 11 and 14 is preferably smaller than the coefficient of thermal expansion of the insulating layers 12 and 13.
  • Wiring patterns P11 to P13 are formed on the wiring layer L1, wiring patterns P21 to P24 are formed on the wiring layer L2, wiring patterns P34 are formed on the wiring layer L3, and wiring patterns P41 and P44 are formed on the wiring layer L4. Is formed.
  • the wiring layer L1 is located on the upper surface 10a side of the substrate 10, and a part thereof is covered with the solder resist 21. However, the entire surface of the wiring pattern P11 and a part of the wiring pattern P12 are not covered with the solder resist 21, but are covered with the ENEPIG film 19.
  • the wiring pattern P11 exposed from the solder resist 21 is located in the electronic component mounting area A. Further, the wiring pattern P12 exposed from the solder resist 21 constitutes the bonding pad B.
  • the wiring layer L4 is located on the back surface 10b side of the substrate 10, and a part thereof is covered with the solder resist 22. However, a part of the wiring patterns P41 and P44 is not covered with the solder resist 22, but is covered with the ENEPIG film 19.
  • the heat transfer block 40 is a chip component that constitutes a heat dissipation path for releasing heat from the upper surface 10a side to the back surface 10b side, and has a surface 41 facing the upper surface 10a side and a surface 42 facing the back surface 10b side. ..
  • the surface 41 and the surface 42 of the heat transfer block 40 are insulated from each other.
  • the material and composition of the heat transfer block 40 are not particularly limited as long as the thermal conductivity is sufficiently higher than that of the insulating layers 12 and 13 and the surface 41 and the surface 42 are insulated from each other.
  • a heat transfer block 40A made of an SOI (Silicon On Insulator) chip may be used.
  • the SOI chip has a structure in which an insulating film 45 made of silicon oxide or the like is interposed between the silicon substrate 43 forming the surface 41 and the silicon substrate 44 forming the surface 42.
  • an insulating film 45 made of silicon oxide or the like is interposed between the silicon substrate 43 forming the surface 41 and the silicon substrate 44 forming the surface 42.
  • a heat transfer block 40B having a structure in which an insulating film 47 is formed on the upper surface of the main body 46 made of a metal such as copper (Cu) may be used.
  • a heat transfer block 40C having a structure in which an insulating film 48 is formed on the lower surface of a main body 46 made of a metal such as copper (Cu) may be used, or FIG. 5
  • a heat transfer block 40D having a structure in which insulating films 47 and 48 are formed on the upper surface and the lower surface of the main body 46 made of a metal such as copper (Cu) may be used. ..
  • the thermal conductivity of the main body 46 is high, so that high thermal conductivity can be obtained as a whole, and the surface 41 and the surface 42 are insulated. can do.
  • Silicon nitride (SiN) can be used as the material of the insulating films 47 and 48, and a film can be formed by a method such as a sputtering method.
  • a heat transfer block 40E having a structure in which additional portions 46a and 46b are added to the heat transfer block 40D in FIG. 5 may be used.
  • the additional portions 46a and 46b are provided on the surfaces of the insulating films 47 and 48, respectively, and are made of a metal such as copper (Cu) like the main body portion 46. If such additional portions 46a and 46b are provided, it is possible to obtain higher thermal conductivity than the heat transfer block 40D shown in FIG.
  • heat transfer has a structure in which the surface of the main body portion 46 having irregularities is covered with the insulating films 47 and 48 and the additional portions 46a and 46b are embedded in the concave portions.
  • Block 40F may be used. Since the surfaces 41 and 42 of the heat transfer block 40F shown in FIG. 7 are substantially flat, voids are unlikely to occur when they are embedded in the insulating layers 12 and 13. In the examples shown in FIGS. 6 and 7, the additional portions 46a and 46b form a part of the surfaces 41 and 42, respectively. When forming the via conductors V20 and V30 shown in FIG. 1, it is preferable to design the via conductors V20 and V30 to be in contact with the additional portions 46a and 46b.
  • a heat transfer block 40G having the above may be used.
  • the main bodies 46c and 46d shown in FIG. 8B are prepared, and the insulating film 45a is formed on one or both of the main body portions 46c and 46d. It can be manufactured by adhering the main body portions 46c and 46d so that the surfaces fit each other.
  • a heat transfer block 40H made of ceramic 49 may be used.
  • a material having insulating properties and high thermal conductivity such as aluminum nitride (AlN) and silicon nitride (SiN) can be selected. According to this, the surface 41 and the surface 42 can be insulated without forming an insulating film or the like.
  • the wiring layer L1 and the wiring layer L2 are connected via a plurality of via conductors provided so as to penetrate the insulating layer 11.
  • the wiring pattern P11 and the wiring pattern P21 are connected via the via conductor V11
  • the wiring pattern P12 and the wiring pattern P22 are connected via the via conductor V12
  • the wiring pattern P13 and the wiring pattern P23 are connected via the via conductor V13. It is connected, and the wiring pattern P13 and the wiring pattern P24 are connected via the via conductor V14.
  • the wiring layer L2, the wiring layer L3, the electronic component 30, and the heat transfer block 40 are connected via a plurality of via conductors.
  • the wiring pattern P21 and the surface 41 of the heat transfer block 40 are connected via the via conductor V20
  • the wiring pattern P21 and the signal terminal 31 of the electronic component 30 are connected via the via conductor V21
  • the wiring pattern P22 and the electronic component are connected.
  • the signal terminal 32 of 30 is connected via the via conductor V22
  • the wiring pattern P23 and the power supply terminal 33 of the electronic component 30 are connected via the via conductor V23
  • the wiring pattern P24 and the wiring pattern P34 are the insulating layers 12 and 13. It is connected via a via conductor V24 provided through the above.
  • the wiring layer L4, the wiring layer L3, and the heat transfer block 40 are connected via a plurality of via conductors.
  • the wiring pattern P41 and the surface 42 of the heat transfer block 40 are connected via a via conductor V30
  • the wiring pattern P44 and the wiring pattern P34 are connected via a via conductor V34 provided so as to penetrate the insulating layer 14. ing.
  • FIG. 10 is a schematic cross-sectional view for explaining the structure of the circuit module 2 using the electronic component built-in substrate 1.
  • the circuit module 2 is composed of the electronic component built-in board 1 shown in FIG. 1 and the electronic component 50 mounted in the electronic component mounting area A of the electronic component built-in board 1.
  • the electronic component 50 is, for example, a laser diode. Since the laser diode generates a large amount of heat and is prohibited from being connected to the ground pattern due to its characteristics, it cannot dissipate heat by connecting to the ground pattern like a general electronic component. Similar electronic components include power supply inductors.
  • the electronic component 50 shown in FIG. 10 has a two-terminal configuration including signal terminals 51 and 52.
  • the signal terminal 51 is formed on the back surface of the electronic component 50, and is connected to the wiring pattern P11 located in the electronic component mounting area A via the solder 60. Since the signal terminal 51 is formed on the entire back surface of the electronic component 50, the heat generated by the operation of the electronic component 50 is efficiently transferred to the wiring pattern P11.
  • the signal terminal 52 is formed on the upper surface of the electronic component 50, and is connected to the bonding pad B composed of the wiring pattern P12 via the bonding wire 61.
  • the electronic component 50 is a laser diode
  • the laser light is generated by the signals applied to the signal terminals 51 and 52.
  • the signal terminal 51 is connected to the signal terminal 31 of the electronic component 30 via the solder 60, the wiring pattern P11, the via conductor V11, the wiring pattern P21, and the via conductor V21. Further, the signal terminal 52 is connected to the signal terminal 32 of the electronic component 30 via the bonding wire 61, the wiring pattern P12, the via conductor V12, the wiring pattern P22, and the via conductor V22.
  • the heat transferred from the electronic component 50 to the wiring pattern P11 is transferred to the heat transfer block 40 via the plurality of via conductors V11, the wiring pattern P21, and the plurality of via conductors V20. Then, the heat transferred to the heat transfer block 40 is transferred to the wiring pattern P41 that functions as a heat dissipation pattern via the plurality of via conductors V30.
  • the wiring pattern P41 is connected to the ground pattern G of the motherboard 3 via the solder 62. As a result, the heat generated by the operation of the electronic component 50 is efficiently dissipated to the motherboard 3 via the heat transfer block 40.
  • both the via conductor V20 and the via conductor V30 are in contact with the heat transfer block 40. It is possible to secure the insulation of. As a result, the wiring pattern P11 can be used as a signal line, and the wiring pattern P41 can be used as a ground pattern. Moreover, in the present embodiment, since the heat transfer block 40 is embedded in the same layer as the electronic component 30, the number of layers does not increase in order to embed the heat transfer block 40.
  • 11 to 25 are process diagrams for explaining the manufacturing method of the electronic component built-in substrate 1 according to the present embodiment.
  • the wiring layer L3 is formed by patterning the metal film L3a using a photolithography method or the like.
  • the insulating layer 13 is formed by laminating, for example, an uncured (B stage state) resin sheet or the like on the surface of the insulating layer 14 by vacuum pressure bonding or the like so as to embed the wiring layer L3. To do.
  • the electronic component 30 is placed on the surface of the insulating layer 13 as shown in FIG.
  • the electronic component 30 is, for example, a semiconductor IC in a bare chip state, and is mounted in a face-up manner so that the terminal forming surface faces upward.
  • the order of placing the heat transfer block 40 and the electronic component 30 may be reversed, but by mounting the heat transfer block 40 first, the terminal forming surface of the electronic component 30 and the heat transfer block 40 can be brought into contact with each other. It becomes possible to prevent.
  • the insulating layer 12 and the metal film L2a are formed so as to cover the electronic component 30 and the heat transfer block 40.
  • the insulating layer 12 for example, after applying a thermosetting resin in an uncured or semi-cured state, in the case of an uncured resin, it is heated to be semi-cured, and further, together with the metal film L2a using a pressing means. It is preferably cured and molded.
  • a resin sheet that does not contain fibers that hinder the embedding of the electronic component 30 and the heat transfer block 40 is desirable.
  • Via holes 80 to 82 are formed by processing or laser processing. Of these, the via hole 80 is provided so as to penetrate the insulating layers 12 and 13, and the wiring layer L3 is exposed at the bottom of the via hole 80. Further, the via hole 81 exposes the surface 41 of the heat transfer block 40, and the via hole 82 exposes the signal terminals 31 and 32 and the power supply terminal 33 of the electronic component 30.
  • a metal film L2b is formed on the surface of the insulating layer 12, and via conductors V20 to V24 are formed inside the via holes 80 to 82. ..
  • the via conductor V20 is in contact with the surface 41 of the heat transfer block 40
  • the via conductors V21 and V22 are in contact with the signal terminals 31 and 32 of the electronic component 30
  • the via conductor V23 is in contact with the power supply terminal 33 of the electronic component 30.
  • the conductor V24 is in contact with the wiring layer L3.
  • the wiring layer L2 is formed by patterning the metal film L2b by using a photolithography method or the like.
  • a sheet in which the insulating layer 11 and the metal films L1a and L1b are laminated is vacuum heat pressed so as to embed the wiring layer L2.
  • the material and thickness used for the insulating layer 11 may be the same as that of the insulating layer 14.
  • the substrate is separated from the support 70 by peeling off the interface between the metal films L1a and L1b and peeling off the interface between the metal films L4a and L4b.
  • the metal films L1a and L4a are removed from the predetermined portion.
  • a known method such as a photolithography method
  • via holes 91 to 94 are formed in the insulating layer 11, and via holes 95 and 96 are formed in the insulating layer 14.
  • the via holes 91 to 94 are provided so as to penetrate the insulating layer 11, and the wiring patterns P21 to P24 are exposed at the bottoms of the via holes 91 to 94, respectively.
  • the via hole 95 is provided so as to penetrate the insulating layers 14 and 13, and the surface 42 of the heat transfer block 40 is exposed at the bottom of the via hole 95.
  • the via hole 96 is provided so as to penetrate the insulating layer 14, and the wiring pattern P34 is exposed at the bottom of the via hole 96.
  • metal films L1c and L4c are formed on the surfaces of the insulating layers 11 and 14, respectively, by performing electroless plating and electrolytic plating, and via conductors are formed inside the via holes 91 to 96, respectively.
  • V11 to V14, V30, and V34 are formed.
  • the via conductors V11 to V14 are in contact with the wiring patterns P11 to P14, respectively
  • the via conductor V30 is in contact with the surface 42 of the heat transfer block 40
  • the via conductor V34 is in contact with the wiring pattern P34.
  • the wiring layers L1 and L4 are formed by patterning the metal films L1c and L4c by using a photolithography method or the like.
  • the electronic component 30 and the heat transfer block 40 are embedded in the same layer, but this point is not essential in the present invention, and both may be embedded in different layers.
  • a part of the electronic component 30 and a part of the heat transfer block 40 may have an overlap in a plan view, or as shown in FIG. 27, all of the electronic component 30.
  • a part of the heat transfer block 40 may have an overlap in a plan view.
  • one signal terminal 51 of the electronic component 50 mounted on the electronic component built-in substrate 1 is located on the back surface side, and the other signal terminal 52 is located on the upper surface side.
  • the electronic components mounted on the built-in board 1 do not have to have such a configuration, and both signal terminals may be located on the upper surface side or the back surface side.
  • the number of heat transfer blocks built in the substrate 10 is not limited to one, and a plurality of heat transfer blocks may be embedded in the substrate 10.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】グランドパターンへの接続が禁止されるタイプの電子部品を搭載するための電子部品内蔵基板において放熱効率を高める。 【解決手段】電子部品内蔵基板１は、絶縁層１２，１３に埋め込まれた電子部品３０及び伝熱ブロック４０と、伝熱ブロック４０の表面４１と向かい合う配線パターンＰ２１と、伝熱ブロック４０の表面４２と向かい合う配線パターンＰ４１と、配線パターンＰ２１と伝熱ブロック４０の表面４１を接続するビア導体Ｖ２０と、配線パターンＰ４１と伝熱ブロック４０の表面４２を接続するビア導体Ｖ３０とを備える。伝熱ブロック４０の表面４１と表面４２は互いに絶縁されている。これにより、発熱量が大きく、且つ、グランドパターンへの接続が禁止されるタイプの電子部品を搭載する場合であっても、放熱パターンとして機能する配線パターンＰ４１をマザーボード３上のグランドパターンＧに接続することが可能となる。

Description

電子部品内蔵基板及びこれを用いた回路モジュール
　本発明は電子部品内蔵基板及びこれを用いた回路モジュールに関し、特に、レーザーダイオードや電源用インダクタなど、発熱量の大きい電子部品を搭載するための電子部品内蔵基板及びこれを用いた回路モジュールに関する。
　多層基板の表面に発熱量の大きい電子部品を搭載する場合、熱を多層基板の裏面側に逃がすための放熱経路が設けられることがある。例えば、特許文献１には、発熱量の大きい電子部品と平面視で重なる位置に金属ブロックを埋め込み、金属ブロックの表面と電子部品を複数のビア導体で接続するとともに、金属ブロックの裏面と多層基板の裏面に設けられた放熱パターンを別の複数のビア導体で接続する構造が提案されている。多層基板の裏面に設けられた放熱パターンは、ハンダなどを介してマザーボード上の放熱経路に接続される。通常、マザーボード上の放熱経路はグランドパターンである。これにより、電子部品から生じる熱が金属ブロックを介してマザーボード側に放熱されるため、電子部品の発熱量が大きい場合であっても、高い放熱効率を得ることが可能となる。
特開２０１９－４６９５４号公報
　しかしながら、レーザーダイオードや電源用インダクタなど、発熱量が大きいだけでなく、グランドパターンへの接続が禁止されるタイプの電子部品を搭載する場合、特許文献１に記載された構造を採ることはできない。
　したがって、本発明は、発熱量が大きく、且つ、グランドパターンへの接続が禁止されるタイプの電子部品を搭載するための電子部品内蔵基板及びこれを用いた回路モジュールにおいて、放熱効率を高めることを目的とする。
　本発明による電子部品内蔵基板は、少なくとも第１及び第２の配線層を含む複数の配線層と、第１及び第２の配線層間に位置する第１の絶縁層を少なくとも含む複数の絶縁層が交互に積層されてなる基板と、第１の絶縁層に埋め込まれた第１の電子部品及び伝熱ブロックと、第１の配線層に位置し、伝熱ブロックの一方の表面と向かい合う第１の配線パターンと、第２の配線層に位置し、伝熱ブロックの他方の表面と向かい合う第２の配線パターンと、第１の配線パターンと伝熱ブロックの一方の表面を接続する第１のビア導体と、第２の配線パターンと伝熱ブロックの他方の表面を接続する第２のビア導体とを備え、第１の配線パターンは、第１の電子部品に接続され、且つ、第２の電子部品を搭載するための電子部品搭載領域に位置し、伝熱ブロックの一方の表面と他方の表面は互いに絶縁されており、これにより、第１の配線パターンと第２の配線パターンが互いに絶縁されていることを特徴とする。
　本発明によれば、伝熱ブロックの一方の表面と他方の表面が互いに絶縁されていることから、第２の電子部品として発熱量が大きく、且つ、グランドパターンへの接続が禁止されるタイプの電子部品を搭載する場合であっても、放熱パターンとして機能する第２の配線パターンをマザーボード上のグランドパターンに接続することが可能となる。これにより、高い放熱性を確保することが可能となる。
　本発明において、伝熱ブロックは、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）チップであっても構わないし、金属からなる本体部とその一方又は両方の表面に設けられた絶縁膜を含むものであっても構わないし、セラミック材料からなるものであっても構わない。つまり、一方の表面と他方の表面が互いに絶縁されており、且つ、高い熱伝導性を有している限り、伝熱ブロックの材料及び構造は特に限定されない。
　本発明による回路モジュールは、上記の電子部品内蔵基板と、電子部品搭載領域に搭載された第２の電子部品とを備え、第１の電子部品と第２の電子部品は、第１の配線パターンを介して互いに接続されていることを特徴とする。
　本発明によれば、第１の配線パターンと第２の配線パターンが絶縁されていることから、第１の配線パターンを介して、第１の電子部品と第２の電子部品の間で信号の送受信を行うことが可能となる。
　本発明において、第２の電子部品はレーザーダイオード又は電源用インダクタであっても構わない。レーザーダイオードや電源用インダクタは、発熱量が大きく、且つ、グランドパターンへの接続が禁止されるタイプの電子部品であるが、このような電子部品であっても、電子部品内蔵基板を介して効率よく放熱することが可能となる。
　このように、本発明によれば、発熱量が大きく、且つ、グランドパターンへの接続が禁止されるタイプの電子部品を搭載するための電子部品内蔵基板及びこれを用いた回路モジュールにおいて、放熱効率を高めることが可能となる。
図１は、本発明の好ましい実施形態による電子部品内蔵基板１の構造を説明するための模式的な断面図である。 図２は、第１の例による伝熱ブロック４０Ａの構造を説明するための模式図である。 図３は、第２の例による伝熱ブロック４０Ｂの構造を説明するための模式図である。 図４は、第３の例による伝熱ブロック４０Ｃの構造を説明するための模式図である。 図５は、第４の例による伝熱ブロック４０Ｄの構造を説明するための模式図である。 図６は、第５の例による伝熱ブロック４０Ｅの構造を説明するための模式図である。 図７は、第６の例による伝熱ブロック４０Ｆの構造を説明するための模式図である。 図８は、第７の例による伝熱ブロック４０Ｇの構造を説明するための模式図である。 図９は、第８の例による伝熱ブロック４０Ｈの構造を説明するための模式図である。 図１０は、電子部品内蔵基板１を用いた回路モジュール２の構造を説明するための模式的な断面図である。 図１１は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１２は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１３は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１４は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１５は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１６は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１７は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１８は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図１９は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２０は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２１は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２２は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２３は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２４は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２５は、電子部品内蔵基板１の製造方法を説明するための工程図である。 図２６は、電子部品３０と伝熱ブロック４０が互いに異なる層に位置する第１の例を説明するための模式図である。 図２７は、電子部品３０と伝熱ブロック４０が互いに異なる層に位置する第２の例を説明するための模式図である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による電子部品内蔵基板１の構造を説明するための模式的な断面図である。
　図１に示すように、本実施形態による電子部品内蔵基板１は、基板１０と、基板１０に埋め込まれた電子部品３０及び伝熱ブロック４０を備える。基板１０の上面１０ａ側には電子部品搭載領域Ａが設けられており、電子部品３０は、電子部品搭載領域Ａに搭載される電子部品を制御する。電子部品３０は、一対の信号端子３１，３２と電源端子３３などを備えている。
　基板１０は、４層の絶縁層１１～１４が積層された構造を有しており、各絶縁層１１～１４の表面に配線層Ｌ１～Ｌ４が設けられている。特に限定されるものではないが、最上層に位置する絶縁層１１及び最下層に位置する絶縁層１４は、ガラス繊維などの芯材にガラスエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層１２，１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。特に、絶縁層１１，１４の熱膨張係数は、絶縁層１２，１３の熱膨張係数よりも小さいことが好ましい。
　配線層Ｌ１には配線パターンＰ１１～Ｐ１３が形成され、配線層Ｌ２には配線パターンＰ２１～Ｐ２４が形成され、配線層Ｌ３には配線パターンＰ３４が形成され、配線層Ｌ４には配線パターンＰ４１，Ｐ４４が形成されている。配線層Ｌ１は基板１０の上面１０ａ側に位置し、その一部はソルダーレジスト２１によって覆われている。但し、配線パターンＰ１１の全面及び配線パターンＰ１２の一部はソルダーレジスト２１によって覆われておらず、ＥＮＥＰＩＧ皮膜１９で覆われている。ソルダーレジスト２１から露出した配線パターンＰ１１は、電子部品搭載領域Ａに位置する。また、ソルダーレジスト２１から露出した配線パターンＰ１２は、ボンディングパッドＢを構成する。一方、配線層Ｌ４は基板１０の裏面１０ｂ側に位置し、その一部はソルダーレジスト２２によって覆われている。但し、配線パターンＰ４１，Ｐ４４の一部はソルダーレジスト２２によって覆われておらず、ＥＮＥＰＩＧ皮膜１９で覆われている。
　伝熱ブロック４０は、熱を上面１０ａ側から裏面１０ｂ側に逃がすための放熱経路を構成するチップ部品であり、上面１０ａ側を向く表面４１と、裏面１０ｂ側を向く表面４２を有している。伝熱ブロック４０の表面４１と表面４２は互いに絶縁されている。伝熱ブロック４０の材料及び構成は、熱伝導率が絶縁層１２，１３よりも十分に高く、且つ、表面４１と表面４２が互いに絶縁されている限り、特に限定されない。
　例えば、図２に示す第１の例のように、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）チップからなる伝熱ブロック４０Ａを用いても構わない。ＳＯＩチップは、表面４１を構成するシリコン基板４３と、表面４２を構成するシリコン基板４４の間に、酸化シリコンなどからなる絶縁膜４５が介在する構造を有している。この場合、絶縁膜４５の膜厚を十分に薄くすれば、シリコンの熱伝導率が高いことから全体として高い熱伝導性を得ることができるとともに、表面４１と表面４２を絶縁することができる。
　或いは、図３に示す第２の例のように、銅（Ｃｕ）などの金属からなる本体部４６の上面に絶縁膜４７が形成された構造を有する伝熱ブロック４０Ｂを用いても構わないし、図４に示す第３の例のように、銅（Ｃｕ）などの金属からなる本体部４６の下面に絶縁膜４８が形成された構造を有する伝熱ブロック４０Ｃを用いても構わないし、図５に示す第４の例のように、銅（Ｃｕ）などの金属からなる本体部４６の上面及び下面にそれぞれ絶縁膜４７，４８が形成された構造を有する伝熱ブロック４０Ｄを用いても構わない。これらの場合、絶縁膜４７，４８の膜厚を十分に薄くすれば、本体部４６の熱伝導率が高いことから全体として高い熱伝導性を得ることができるとともに、表面４１と表面４２を絶縁することができる。絶縁膜４７，４８の材料としては窒化シリコン（ＳｉＮ）を用いることができ、スパッタリング法などの方法で成膜することができる。
　また、図６に示す第５の例のように、図５の伝熱ブロック４０Ｄに付加部４６ａ，４６ｂを追加した構造を有する伝熱ブロック４０Ｅを用いても構わない。付加部４６ａ，４６ｂはそれぞれ絶縁膜４７，４８の表面に設けられており、本体部４６と同様、銅（Ｃｕ）などの金属からなる。このような付加部４６ａ，４６ｂを設ければ、図５に示す伝熱ブロック４０Ｄよりも高い熱伝導性を得ることが可能となる。さらに、図７に示す第６の例のように、凹凸を有する本体部４６の表面が絶縁膜４７，４８で覆われ、且つ、凹部に付加部４６ａ，４６ｂが埋め込まれた構造を有する伝熱ブロック４０Ｆを用いても構わない。図７に示す伝熱ブロック４０Ｆは表面４１，４２がほぼ平坦であることから、絶縁層１２，１３に埋め込む際にボイドが発生しにくい。尚、図６及び図７に示す例では、付加部４６ａ，４６ｂがそれぞれ表面４１，４２の一部を構成する。そして、図１に示すビア導体Ｖ２０，Ｖ３０を形成する際には、ビア導体Ｖ２０，Ｖ３０が付加部４６ａ，４６ｂと接するよう設計することが好ましい。
　さらに、図８（ａ）に示す第７の例のように、一方の面が平坦であり、他方の面が凹凸を有する２つの本体部４６ｃ，４６ｄが絶縁膜４５ａを介して嵌合した構造を有する伝熱ブロック４０Ｇを用いても構わない。このような構造を有する伝熱ブロック４０Ｇは、図８（ｂ）に示す本体部４６ｃ，４６ｄを用意し、本体部４６ｃ，４６ｄの一方又は両方の凹凸面に絶縁膜４５ａを形成した後、凹凸面が互いに嵌合するよう本体部４６ｃ，４６ｄを接着することによって作製することができる。
　さらには、図９に示す第８の例のように、セラミック４９からなる伝熱ブロック４０Ｈを用いても構わない。セラミック４９の種類としては、窒化アルミニウム（ＡｌＮ）や窒化シリコン（ＳｉＮ）のように、絶縁性を有し、熱伝導率の高い材料を選択することができる。これによれば、絶縁膜などを形成することなく、表面４１と表面４２を絶縁することができる。
　図１に戻って、配線層Ｌ１と配線層Ｌ２は、絶縁層１１を貫通して設けられた複数のビア導体を介して接続されている。例えば、配線パターンＰ１１と配線パターンＰ２１はビア導体Ｖ１１を介して接続され、配線パターンＰ１２と配線パターンＰ２２はビア導体Ｖ１２を介して接続され、配線パターンＰ１３と配線パターンＰ２３はビア導体Ｖ１３を介して接続され、配線パターンＰ１３と配線パターンＰ２４はビア導体Ｖ１４を介して接続されている。
　配線層Ｌ２と、配線層Ｌ３、電子部品３０及び伝熱ブロック４０は、複数のビア導体を介して接続されている。例えば、配線パターンＰ２１と伝熱ブロック４０の表面４１はビア導体Ｖ２０を介して接続され、配線パターンＰ２１と電子部品３０の信号端子３１はビア導体Ｖ２１を介して接続され、配線パターンＰ２２と電子部品３０の信号端子３２はビア導体Ｖ２２を介して接続され、配線パターンＰ２３と電子部品３０の電源端子３３はビア導体Ｖ２３を介して接続され、配線パターンＰ２４と配線パターンＰ３４は、絶縁層１２，１３を貫通して設けられたビア導体Ｖ２４を介して接続されている。
　配線層Ｌ４と、配線層Ｌ３及び伝熱ブロック４０は、複数のビア導体を介して接続されている。例えば、配線パターンＰ４１と伝熱ブロック４０の表面４２はビア導体Ｖ３０を介して接続され、配線パターンＰ４４と配線パターンＰ３４は、絶縁層１４を貫通して設けられたビア導体Ｖ３４を介して接続されている。
　図１０は、電子部品内蔵基板１を用いた回路モジュール２の構造を説明するための模式的な断面図である。
　図１０に示すように、回路モジュール２は、図１に示した電子部品内蔵基板１と、電子部品内蔵基板１の電子部品搭載領域Ａに搭載された電子部品５０によって構成されている。特に限定されるものではないが、電子部品５０は例えばレーザーダイオードである。レーザーダイオードは発熱量が大きいとともに、特性上、グランドパターンへの接続が禁止されることから、一般的な電子部品のようにグランドパターンに接続することによって放熱することができない。同様の電子部品としては、電源用インダクタが挙げられる。
　図１０に示す電子部品５０は、信号端子５１，５２からなる２端子構成である。このうち、信号端子５１は電子部品５０の裏面に形成されており、ハンダ６０を介して電子部品搭載領域Ａに位置する配線パターンＰ１１に接続されている。信号端子５１は、電子部品５０の裏面の全面に形成されているため、電子部品５０の動作によって生じる熱は、効率よく配線パターンＰ１１に伝えられる。一方、信号端子５２は電子部品５０の上面に形成されており、ボンディングワイヤ６１を介して配線パターンＰ１２からなるボンディングパッドＢに接続されている。そして、電子部品５０がレーザーダイオードである場合には、信号端子５１，５２に印加する信号によって、レーザー光が生成される。信号端子５１は、ハンダ６０、配線パターンＰ１１、ビア導体Ｖ１１、配線パターンＰ２１及びビア導体Ｖ２１を介して、電子部品３０の信号端子３１に接続される。また、信号端子５２は、ボンディングワイヤ６１，配線パターンＰ１２、ビア導体Ｖ１２、配線パターンＰ２２及びビア導体Ｖ２２を介して、電子部品３０の信号端子３２に接続される。
　電子部品５０から配線パターンＰ１１に伝えられた熱は、複数のビア導体Ｖ１１、配線パターンＰ２１及び複数のビア導体Ｖ２０を介して伝熱ブロック４０に伝えられる。そして、伝熱ブロック４０に伝えられた熱は、複数のビア導体Ｖ３０を介して、放熱パターンとして機能する配線パターンＰ４１に伝えられる。実使用時においては、配線パターンＰ４１はハンダ６２を介してマザーボード３のグランドパターンＧに接続される。これにより、電子部品５０の動作によって生じる熱は、伝熱ブロック４０を介してマザーボード３へと効率よく放熱される。
　そして、本実施形態においては、伝熱ブロック４０の表面４１と表面４２が絶縁されていることから、ビア導体Ｖ２０とビア導体Ｖ３０がいずれも伝熱ブロック４０と接しているにもかかわらず、両者の絶縁を確保することが可能となる。これにより、配線パターンＰ１１を信号ラインとし、配線パターンＰ４１をグランドパターンとすることが可能となる。しかも、本実施形態においては、伝熱ブロック４０が電子部品３０と同じ層に埋め込まれていることから、伝熱ブロック４０を埋め込むために層数が増えることもない。
　次に、本実施形態による電子部品内蔵基板１の製造方法について説明する。
　図１１～図２５は、本実施形態による電子部品内蔵基板１の製造方法を説明するための工程図である。
　まず、図１１に示すように、ガラス繊維などの芯材を含む絶縁層１４の一方の表面に金属膜Ｌ３ａが形成され、他方の表面に金属膜Ｌ４ａ，Ｌ４ｂの積層膜が形成された基材（ワークボード）を用意し、剥離層７１を介してステンレスなどからなる支持体７０に貼り合わせる。
　次に、図１２に示すように、フォトリソグラフィー法などを用いて金属膜Ｌ３ａをパターニングすることによって、配線層Ｌ３を形成する。次に、図１３に示すように、配線層Ｌ３を埋め込むよう、絶縁層１４の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層１３を形成する。
　次に、図１４に示すように絶縁層１３の表面に伝熱ブロック４０を載置した後、図１５に示すように絶縁層１３の表面に電子部品３０を載置する。電子部品３０は、例えば、ベアチップ状態の半導体ＩＣであり、端子形成面が上側を向くよう、フェースアップ方式で搭載される。伝熱ブロック４０及び電子部品３０の載置順序は逆であっても構わないが、伝熱ブロック４０を先に載置することにより、電子部品３０の端子形成面と伝熱ブロック４０の接触を防止することが可能となる。
　次に、図１６に示すように、電子部品３０及び伝熱ブロック４０を覆うように絶縁層１２及び金属膜Ｌ２ａを形成する。絶縁層１２の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて金属膜Ｌ２ａとともに硬化成形することが好ましい。絶縁層１２としては、電子部品３０及び伝熱ブロック４０の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。
　次に、図１７に示すように、例えばフォトリソグラフィー法など公知の手法を用いて金属膜Ｌ２ａの一部をエッチングにより除去した後に、金属膜Ｌ２ａが除去された所定の箇所に対して公知のブラスト加工やレーザー加工を行うことにより、ビアホール８０～８２を形成する。このうち、ビアホール８０は絶縁層１２，１３を貫通して設けられ、ビアホール８０の底部には配線層Ｌ３が露出する。また、ビアホール８１は伝熱ブロック４０の表面４１を露出させ、ビアホール８２は電子部品３０の信号端子３１，３２及び電源端子３３を露出させる。
　次に、図１８に示すように、無電解メッキ及び電解メッキを施すことによって、絶縁層１２の表面に金属膜Ｌ２ｂを形成するとともに、ビアホール８０～８２の内部にビア導体Ｖ２０～Ｖ２４を形成する。これにより、ビア導体Ｖ２０は伝熱ブロック４０の表面４１と接し、ビア導体Ｖ２１，Ｖ２２は電子部品３０の信号端子３１，３２と接し、ビア導体Ｖ２３は電子部品３０の電源端子３３と接し、ビア導体Ｖ２４は配線層Ｌ３と接する。その後、図１９に示すように、フォトリソグラフィー法などを用いて金属膜Ｌ２ｂをパターニングすることによって、配線層Ｌ２を形成する。
　次に、図２０に示すように、配線層Ｌ２を埋め込むよう、絶縁層１１と金属膜Ｌ１ａ，Ｌ１ｂが積層されたシートを真空熱プレスする。絶縁層１１に用いる材料及び厚みは、絶縁層１４と同じであっても構わない。次に、図２１に示すように、金属膜Ｌ１ａ，Ｌ１ｂの界面を剥離するとともに、金属膜Ｌ４ａ，Ｌ４ｂの界面を剥離することによって、基板を支持体７０から分離する。
　次に、図２２に示すように、例えばフォトリソグラフィー法など公知の手法を用いて金属膜Ｌ１ａ，Ｌ４ａの一部をエッチングにより除去した後に、金属膜Ｌ１ａ，Ｌ４ａが除去された所定の箇所に対して公知のブラスト加工やレーザー加工を行うことにより、絶縁層１１にビアホール９１～９４を形成し、絶縁層１４にビアホール９５，９６を形成する。このうち、ビアホール９１～９４は絶縁層１１を貫通して設けられ、ビアホール９１～９４の底部には配線パターンＰ２１～Ｐ２４がそれぞれ露出する。また、ビアホール９５は絶縁層１４，１３を貫通して設けられ、ビアホール９５の底部には伝熱ブロック４０の表面４２が露出する。さらに、ビアホール９６は絶縁層１４を貫通して設けられ、ビアホール９６の底部には配線パターンＰ３４が露出する。
　次に、図２３に示すように、無電解メッキ及び電解メッキを施すことによって、絶縁層１１，１４の表面にそれぞれ金属膜Ｌ１ｃ，Ｌ４ｃを形成するとともに、ビアホール９１～９６の内部にそれぞれビア導体Ｖ１１～Ｖ１４，Ｖ３０，Ｖ３４を形成する。これにより、ビア導体Ｖ１１～Ｖ１４はそれぞれ配線パターンＰ１１～Ｐ１４と接し、ビア導体Ｖ３０は伝熱ブロック４０の表面４２と接し、ビア導体Ｖ３４は配線パターンＰ３４と接する。その後、図２４に示すように、フォトリソグラフィー法などを用いて金属膜Ｌ１ｃ，Ｌ４ｃをパターニングすることによって、配線層Ｌ１，Ｌ４を形成する。
　そして、図２５に示すように、絶縁層１１，１４の表面にそれぞれソルダーレジスト２１，２２を形成した後、ソルダーレジスト２１，２２から露出する配線パターンＰ１１，Ｐ１２，Ｐ４１，Ｐ４４に対して部品実装用の表面処理を行うことによりＥＮＥＰＩＧ皮膜１９を形成すれば、図１に示す電子部品内蔵基板１が完成する。
　尚、上記実施形態においては、電子部品３０と伝熱ブロック４０が同じ層に埋め込まれているが、本発明においてこの点は必須でなく、両者が互いに異なる層に埋め込まれていても構わない。この場合、図２６に示すように、電子部品３０の一部と伝熱ブロック４０の一部が平面視で重なりを有していても構わないし、図２７に示すように、電子部品３０の全部と伝熱ブロック４０の一部が平面視で重なりを有していても構わない。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態においては、電子部品内蔵基板１に搭載される電子部品５０の一方の信号端子５１が裏面側に位置し、他方の信号端子５２が上面側に位置しているが、電子部品内蔵基板１に搭載される電子部品がこのような構成を有している必要はなく、両方の信号端子が上面側又は裏面側に位置していても構わない。
　また、基板１０に内蔵する伝熱ブロックの数についても１個に限定されるものではなく、複数の伝熱ブロックを基板１０に埋め込んでも構わない。
１　　電子部品内蔵基板
２　　回路モジュール
３　　マザーボード
１０　　基板
１０ａ　　基板の上面
１０ｂ　　基板の裏面
１１～１４　　絶縁層
１９　　ＥＮＥＰＩＧ皮膜
２１，２２　　ソルダーレジスト
３０　　電子部品
３１，３２　　信号端子
３３　　電源端子
４０，４０Ａ～４０Ｈ　　伝熱ブロック
４１，４２　　伝熱ブロックの表面
４３，４４　　シリコン基板
４５，４５ａ　　絶縁膜
４６，４６ｃ，４６ｄ　　本体部
４６ａ，４６ｂ　　付加部
４７，４８　　絶縁膜
４９　　セラミック
５０　　電子部品
５１，５２　　信号端子
６０，６２　　ハンダ
６１　　ボンディングワイヤ
７０　　支持体
７１　　剥離層
８０～８２，９１～９６　　ビアホール
Ａ　　電子部品搭載領域
Ｂ　　ボンディングパッド
Ｇ　　グランドパターン
Ｌ１～Ｌ４　　配線層
Ｌ１ａ～Ｌ１ｃ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ４ａ～Ｌ４ｃ　　金属膜
Ｐ１１～Ｐ１４，Ｐ２１～Ｐ２４，Ｐ３４，Ｐ４１，Ｐ４４　　配線パターン
Ｖ１１～Ｖ１４，Ｖ２０～Ｖ２４，Ｖ３０，Ｖ３４　　ビア導体

Claims (7)

  1. 　少なくとも第１及び第２の配線層を含む複数の配線層と、前記第１及び第２の配線層間に位置する第１の絶縁層を少なくとも含む複数の絶縁層が交互に積層されてなる基板と、
    　前記第１の絶縁層に埋め込まれた第１の電子部品及び伝熱ブロックと、
    　前記第１の配線層に位置し、前記伝熱ブロックの一方の表面と向かい合う第１の配線パターンと、
    　前記第２の配線層に位置し、前記伝熱ブロックの他方の表面と向かい合う第２の配線パターンと、
    　前記第１の配線パターンと前記伝熱ブロックの前記一方の表面を接続する第１のビア導体と、
    　前記第２の配線パターンと前記伝熱ブロックの前記他方の表面を接続する第２のビア導体と、を備え、
    　前記第１の配線パターンは、前記第１の電子部品に接続され、且つ、第２の電子部品を搭載するための電子部品搭載領域に位置し、
    　前記伝熱ブロックの前記一方の表面と前記他方の表面は互いに絶縁されており、これにより、前記第１の配線パターンと前記第２の配線パターンが互いに絶縁されていることを特徴とする電子部品内蔵基板。
  2. 　前記伝熱ブロックは、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）チップであることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 　前記伝熱ブロックは、金属からなる本体部と、前記本体部の一方又は両方の表面に設けられた絶縁膜を含むことを特徴とする請求項１に記載の電子部品内蔵基板。
  4. 　前記伝熱ブロックは、前記絶縁膜の表面に設けられた金属からなる付加部をさらに含むことを特徴とする請求項３に記載の電子部品内蔵基板。
  5. 　前記伝熱ブロックは、セラミック材料からなることを特徴とする請求項１に記載の電子部品内蔵基板。
  6. 　請求項１乃至５のいずれか一項に記載の電子部品内蔵基板と、
    　前記電子部品搭載領域に搭載された前記第２の電子部品と、を備え、
    　前記第１の電子部品と前記第２の電子部品は、前記第１の配線パターンを介して互いに接続されていることを特徴とする回路モジュール。
  7. 　前記第２の電子部品がレーザーダイオード又は電源用インダクタであることを特徴とする請求項６に記載の回路モジュール。
PCT/JP2020/022236 2019-06-14 2020-06-05 電子部品内蔵基板及びこれを用いた回路モジュール WO2020250815A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/618,666 US20220238474A1 (en) 2019-06-14 2020-06-05 Electronic component embedded substrate and circuit module using the same
JP2021526060A JP7439833B2 (ja) 2019-06-14 2020-06-05 電子部品内蔵基板及びこれを用いた回路モジュール

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-110898 2019-06-14
JP2019110898 2019-06-14

Publications (1)

Publication Number Publication Date
WO2020250815A1 true WO2020250815A1 (ja) 2020-12-17

Family

ID=73781167

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/022236 WO2020250815A1 (ja) 2019-06-14 2020-06-05 電子部品内蔵基板及びこれを用いた回路モジュール

Country Status (4)

Country Link
US (1) US20220238474A1 (ja)
JP (1) JP7439833B2 (ja)
TW (1) TWI744943B (ja)
WO (1) WO2020250815A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210152721A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10316469A (ja) * 1997-05-16 1998-12-02 Ube Ind Ltd 珪窒化マグネシウム粉末及びその製造方法
WO2012050122A1 (ja) * 2010-10-14 2012-04-19 独立行政法人産業技術総合研究所 Ｓｏｉ基板
WO2016063694A1 (ja) * 2014-10-23 2016-04-28 住友ベークライト株式会社 金属箔張基板、回路基板および発熱体搭載基板
JP2016201532A (ja) * 2015-04-08 2016-12-01 サムソン エレクトロ−メカニックス カンパニーリミテッド． 回路基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089953A (ja) * 1983-10-22 1985-05-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
US7405102B2 (en) * 2006-06-09 2008-07-29 Freescale Semiconductor, Inc. Methods and apparatus for thermal management in a multi-layer embedded chip structure
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP4277036B2 (ja) * 2006-09-29 2009-06-10 Ｔｄｋ株式会社 半導体内蔵基板及びその製造方法
TWI544850B (zh) * 2014-07-02 2016-08-01 欣興電子股份有限公司 內埋散熱塊的線路結構的製作方法
US20210267043A1 (en) * 2018-06-15 2021-08-26 Lg Innotek Co., Ltd. Printed circuit board and camera device comprising same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10316469A (ja) * 1997-05-16 1998-12-02 Ube Ind Ltd 珪窒化マグネシウム粉末及びその製造方法
WO2012050122A1 (ja) * 2010-10-14 2012-04-19 独立行政法人産業技術総合研究所 Ｓｏｉ基板
WO2016063694A1 (ja) * 2014-10-23 2016-04-28 住友ベークライト株式会社 金属箔張基板、回路基板および発熱体搭載基板
JP2016201532A (ja) * 2015-04-08 2016-12-01 サムソン エレクトロ−メカニックス カンパニーリミテッド． 回路基板

Also Published As

Publication number Publication date
JPWO2020250815A1 (ja) 2020-12-17
TWI744943B (zh) 2021-11-01
TW202107958A (zh) 2021-02-16
US20220238474A1 (en) 2022-07-28
JP7439833B2 (ja) 2024-02-28

Similar Documents

Publication Publication Date Title
EP3355349B1 (en) Efficient heat removal from component carrier with embedded diode
TWI569387B (zh) 具有隔離件之散熱增益型線路板製作方法
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
WO2022009527A1 (ja) 回路基板及びこれを用いた回路モジュール
KR100763345B1 (ko) 전자소자 내장형 인쇄회로기판의 제조방법
WO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
TW448709B (en) Low-thermal expansion circuit board and multilayer circuit board
JPWO2006043388A1 (ja) 半導体内蔵モジュール及びその製造方法
US20070178686A1 (en) Interconnect substrate, semiconductor device, and method of manufacturing the same
TW200541024A (en) Semiconductor device
US8212365B2 (en) Printed wiring board and manufacturing method thereof
CN113013125A (zh) 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
CN113363223A (zh) 电子设备及其制造方法
WO2020250815A1 (ja) 電子部品内蔵基板及びこれを用いた回路モジュール
EP3869923A1 (en) Cooling profile integration for embedded power systems
JP2011124555A (ja) プリント配線板及びプリント配線板の製造方法
US11799198B2 (en) Component carrier-based device with antenna coupling of electronic component and thermal coupling on opposing sides
JP4320492B2 (ja) 半導体素子の実装構造および半導体素子の実装構造の製造方法
CN113645750A (zh) 部件承载件及其制造方法
KR101150036B1 (ko) 전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법
JP2011151048A (ja) 電子部品の製造方法および電子部品
CN116709645A (zh) 制造部件承载件的方法及部件承载件
KR20160038359A (ko) 방열 구조체를 포함하는 회로기판
TW201940314A (zh) 絕緣電路基板及絕緣電路基板之製造方法
KR20160055539A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20822826

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021526060

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20822826

Country of ref document: EP

Kind code of ref document: A1