KR102499476B1 - 반도체 패키지 - Google Patents

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Abstract

접속 신뢰성이 향상된 반도체 패키지가 제공된다. 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 포함하는 재배선 구조체, 재배선 구조체의 제1 면 상에 실장되는 제1 반도체 칩, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드, 제1 재배선 패드와 접촉하며, 제3 폭을 갖는 제1 솔더 볼, 및 제2 재배선 패드와 접촉하며, 제3 폭보다 작은 제4 폭을 갖는 제2 솔더 볼을 포함하고, 제1 솔더 볼 및 제2 솔더 볼에 모두 접하는 기준 평면을 기준으로, 제1 재배선 패드의 높이는 제2 재배선 패드의 높이보다 작다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 재배선 구조체를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키징은 반도체 칩(또는 반도체 다이)과 전자 기기를 전기적으로 연결하기 위해 반도체 칩을 포장하는 공정이다. 반도체 칩의 사이즈가 작아짐에 따라, 재배선층(redistribution layer)을 이용하여 반도체 칩 바깥쪽에 입출력 단자를 배치하는 반도체 패키지가 제안되었다. 예를 들어, 팬 인 웨이퍼 레벨 패키지(FIWLP; Fan-In Wafer Level Package)형 반도체 패키지, 팬 아웃 웨이퍼 레벨 패키지(FOWLP; Fan-Out Wafer Level Package)형 반도체 패키지, 팬 아웃 패널 레벨 패키지(FOPLP; Fan-Out Panel Level Package)형 반도체 패키지 등이 제안된 바 있다.
재배선층을 포함하는 반도체 패키지는 패키징 공정이 간단하고 얇은 두께를 구현할 수 있어, 소형화 및 박형화에 유리하며 열적 특성 및 전기적 특성이 우수한 이점이 있다. 한편, 재배선층을 포함하는 반도체 패키지는 반도체 칩을 전자 기기의 메인보드(mainboard) 등에 실장하고 외부 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 인터포저(interposer) 기판 등의 인쇄 회로 기판(PCB; Printed Circuit Board)과는 스케일, 용도 등이 상이한 다른 개념이다.
본 발명이 해결하고자 하는 기술적 과제는 접속 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 포함하는 재배선 구조체, 재배선 구조체의 제1 면 상에 실장되는 제1 반도체 칩, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드, 제1 재배선 패드와 접촉하며, 제3 폭을 갖는 제1 솔더 볼, 및 제2 재배선 패드와 접촉하며, 제3 폭보다 작은 제4 폭을 갖는 제2 솔더 볼을 포함하고, 제1 솔더 볼 및 제2 솔더 볼에 모두 접하는 기준 평면을 기준으로, 제1 재배선 패드의 높이는 제2 재배선 패드의 높이보다 작다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 면 및 제1 면과 반대되며 아래로 오목한 제2 면을 포함하는 재배선 구조체, 재배선 구조체의 제1 면 상에 실장되는 반도체 칩, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드, 재배선 구조체의 가장자리로부터 제1 재배선 패드보다 이격되고, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드, 제1 재배선 패드와 접촉하며, 제3 폭 및 제1 높이를 갖는 제1 솔더 볼, 및 제2 재배선 패드와 접촉하며, 제3 폭보다 작은 제4 폭 및 제1 높이보다 큰 제2 높이를 갖는 제2 솔더 볼을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 메인보드 상에 실장되는 반도체 패키지로, 감광성 절연재(PID)를 포함하는 복수의 절연층들, 절연층들 내의 복수의 재배선층들, 및 절연층들을 관통하여 재배선층들을 상호 연결하는 복수의 비아들을 포함하는 재배선 구조체로, 서로 반대되는 제1 면 및 제2 면을 포함하는 재배선 구조체, 재배선 구조체의 제1 면 상에 실장되는 반도체 칩, 재배선 구조체의 제1 면 상에, 반도체 칩의 적어도 일부를 덮는 몰딩부, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드, 재배선 구조체의 제2 면으로부터 노출되며, 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드, 제1 재배선 패드 및 메인보드와 접촉하며, 제3 폭을 갖는 제1 솔더 볼, 및 제2 재배선 패드 및 메인보드와 접촉하며, 제3 폭보다 작은 제4 폭을 갖는 제2 솔더 볼을 포함하고, 메인보드의 상면을 기준으로, 제1 재배선 패드의 높이는 제2 재배선 패드의 높이보다 작다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다.
도 3 및 도 4는 도 2의 S1 영역을 확대한 다양한 확대도들이다.
도 5는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 6 및 도 7은 도 5의 S2 영역을 확대한 다양한 확대도들이다.
도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 9는 도 8의 B-B를 따라서 절단한 개략적인 단면도이다.
도 10은 도 9의 S3 영역을 확대한 확대도이다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 15는 몇몇 실시예에 따른 반도체 패키지를 포함하는 전자 기기를 설명하기 위한 개략적인 단면도이다.
이하에서, 도 1 내지 도 15를 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
몇몇 실시예에 따른 반도체 패키지에 관한 도면에서는, 예시적으로 FOWLP(Fan-Out Wafer Level Package)형 반도체 패키지가 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는 FIWLP(Fan-In Wafer Lever Package)형 반도체 패키지, FOPLP(Fan-Out Panel Level Package)형 반도체 패키지 등과 같이 그 바닥면이 재배선 구조체로 구성되는 다른 형태의 반도체 패키지일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다. 도 3 및 도 4는 도 2의 S1 영역을 확대한 다양한 확대도들이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 재배선 구조체(100), 제1 반도체 칩(200), 제1 재배선 패드(142), 제2 재배선 패드(144), 제1 솔더 볼(410), 제2 솔더 볼(420) 및 몰딩부(300)를 포함한다.
재배선 구조체(100)는 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 예를 들어, 도 2에서, 제1 면(100a)은 재배선 구조체(100)의 상면일 수 있고, 제2 면(100b)은 재배선 구조체(100)의 하면일 수 있다.
재배선 구조체(100)는 복수의 절연층(110, 112, 114, 116)들, 복수의 재배선층(120, 122, 124)들 및 복수의 비아(130, 132, 134)들을 포함할 수 있다.
예를 들어, 재배선 구조체(100)는 제1 면(100a)으로부터 제2 면(100b)을 향하는 방향에서 차례로 적층되는 제1 내지 제4 절연층(110, 112, 114, 116)을 포함할 수 있다. 재배선 구조체(100)는 4개의 절연층만을 포함하는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 절연층(110, 112, 114, 116)들의 개수는 다양할 수 있다.
각각의 절연층(110, 112, 114, 116)은 예를 들어, 감광성 절연재(PID; PhotoImageable Dielectric)를 포함할 수 있다. 감광성 절연재는 포토리소그래피(photolithography) 공정이 가능하며, 웨이퍼 레벨에서 제조될 수 있다. 이에 따라, 각각의 절연층(110, 112, 114, 116)이 감광성 절연재를 포함하는 경우에, 각각의 절연층(110, 112, 114, 116)은 보다 얇게 형성될 수 있으며, 후술되는 재배선층(120, 122, 124)들 및 비아(130, 132, 134)들은 보다 미세한 피치(pitch)로 형성될 수 있다.
절연층(110, 112, 114, 116)들은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수 있다. 도 2 내지 도 4에서, 각각의 절연층(110, 112, 114, 116)의 경계가 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 절연층(110, 112, 114, 116)들을 형성하는 공정 또는 절연층(110, 112, 114, 116)들을 구성하는 물질에 따라, 절연층(110, 112, 114, 116)들 간의 경계는 불분명할 수도 있다.
복수의 재배선층(120, 122, 124)들은 절연층(110, 112, 114, 116)들 내에 형성될 수 있다. 예를 들어, 재배선 구조체(100)는 제1 면(100a)으로부터 제2 면(100b)을 향하는 방향에서 차례로 적층되는 제1 내지 제3 재배선층(120, 122, 124)을 포함할 수 있다. 예를 들어, 제1 재배선층(120)은 제2 절연층(112) 내에 형성될 수 있고, 제2 재배선층(122)은 제3 절연층(114) 내에 형성될 수 있고, 제3 재배선층(124)은 제4 절연층(116) 내에 형성될 수 있다. 그러나, 도시되는 재배선층(120, 122, 124)들은 예시적인 것일 뿐이고, 재배선층(120, 122, 124)들의 개수, 위치 또는 배열이 다양할 수 있음은 물론이다.
재배선층(120, 122, 124)들은 서로 동일한 크기를 갖는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 면(100a)으로부터 제2 면(100b)을 향함에 따라, 재배선층(120, 122, 124)들의 두께는 증가할 수도 있다. 구체적으로, 도시된 것과 달리, 제2 재배선층(122)의 두께는 제1 재배선층(120)의 두께보다 두꺼울 수도 있고, 제3 재배선층(124)의 두께는 제2 재배선층(122)의 두께보다 두꺼울 수도 있다.
각각의 재배선층(120, 122, 124)은 도전 물질을 포함할 수 있다. 이에 따라, 재배선층(120, 122, 124)들은 후술되는 제1 반도체 칩(200)의 칩 패드(220)를 재배선할 수 있다. 예를 들어, 각각의 재배선층(120, 122, 124)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
재배선층(120, 122, 124)들은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 재배선층(120, 122, 124)들은 그라운드(ground) 패턴, 파워(power) 패턴 및 신호(signal) 패턴 등을 포함할 수 있다. 신호 패턴은, 예를 들어, 그라운드 신호 및 파워 신호 등을 제외한 다양한 전기 신호, 예를 들어, 데이터 전기 신호 등을 입출력할 수 있다.
복수의 비아(130, 132, 134)들은 절연층(110, 112, 114, 116)들을 관통하여 재배선층(120, 122, 124)들을 상호 연결할 수 있다. 예를 들어, 재배선 구조체(100)는 제1 내지 제3 비아(130, 132, 134)를 포함할 수 있다. 예를 들어, 제1 비아(130)는 제1 절연층(110)을 관통하여 제1 재배선층(120)과 접속될 수 있고, 제2 비아(132)는 제2 절연층(112)을 관통하여 제1 재배선층(120)과 제2 재배선층(122)을 연결할 수 있고, 제3 비아(134)는 제3 절연층(114)을 관통하여 제2 재배선층(122)과 제3 재배선층(124)을 연결할 수 있다. 그러나, 도시되는 비아(130, 132, 134)들은 예시적인 것일 뿐이고, 비아(130, 132, 134)들의 개수, 위치 또는 배열이 다양할 수 있음은 물론이다.
비아(130, 132, 134)들은 서로 동일한 크기를 갖는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 면(100a)으로부터 제2 면(100b)을 향함에 따라, 비아(130, 132, 134)들의 폭은 증가할 수도 있다. 구체적으로, 도시된 것과 달리, 제2 비아(132)의 폭은 제1 비아(130)의 폭보다 클 수도 있고, 제3 비아(134)의 폭은 제2 비아(132)의 폭보다 클 수도 있다.
또한, 각각의 비아(130, 132, 134)는 절연층(110, 112, 114, 116)들 내의 트렌치를 완전히 채우는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 도시된 것과 달리, 각각의 비아(130, 132, 134)는 절연층(110, 112, 114, 116)들 내의 트렌치의 프로파일을 따라 연장되는 형상을 가질 수도 있다.
각각의 비아(130, 132, 134)는 도전 물질을 포함할 수 있다. 이에 따라, 재배선 구조체(100) 내에, 제1 면(100a)과 제2 면(100b)을 연결하는 전기적 경로가 형성될 수 있다. 예를 들어, 각각의 비아(130, 132, 134)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(200)은 재배선 구조체(100)의 제1 면(100a) 상에 실장될 수 있다. 몇몇 실시예에서, 재배선 구조체(100)는 제1 반도체 칩(200)이 실장되는 칩 영역(CR) 및 칩 영역(CR) 주변의 팬 아웃 영역(FOR)을 포함할 수 있다. 칩 영역(CR)은 제1 반도체 칩(200)과 중첩되는 재배선 구조체(100)의 영역이고, 팬 아웃 영역(FOR)은 칩 영역(CR)을 제외한 재배선 구조체(100)의 나머지 영역일 수 있다. 즉, 팬 아웃 영역(FOR)은 제1 반도체 칩(200)과 중첩되지 않는 재배선 구조체(100)의 영역일 수 있다. 여기서, 중첩이란, 제1 면(100a)과 교차하는 방향에서 중첩됨을 의미한다. 몇몇 실시예에서, 팬 아웃 영역(FOR)은 칩 영역(CR)을 둘러싸도록 배치될 수 있다.
팬 아웃 영역(FOR)을 포함하는 반도체 패키지는, 팬 인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 입출력(I/O) 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이한 이점이 있다. 또한, 팬 아웃 영역(FOR)을 포함하는 반도체 패키지는, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교할 때 패키지 두께가 얇아 소형화 및 박형화에 유리하며, 가격 경쟁력이 우수하고, 열적 특성 및 전기적 특성이 우수한 이점이 있다.
제1 반도체 칩(200)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(200)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(200)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(200)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
몇몇 실시예에서, 제1 반도체 칩(200)은 웨이퍼를 기반으로 형성될 수 있다. 예를 들어, 제1 반도체 칩(200)은 바디(210), 칩 패드(220) 및 패시베이션막(230)을 포함할 수 있다.
바디(210) 내에는 다양한 반도체 소자가 형성되어 있을 수 있다. 바디(210)는 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)를 포함할 수 있다. 바디(210)는 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있으나, 이에 제한되는 것은 아니다.
칩 패드(220)는 바디(210)의 표면 상에 형성될 수 있다. 칩 패드(220)는 바디(210) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 전기적으로 연결될 수 있다. 칩 패드(220)는 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
칩 패드(220)는 재배선 구조체(100)와 접속될 수 있다. 이에 따라, 제1 반도체 칩(200)은 재배선 구조체(100)와 전기적으로 연결될 수 있다. 예를 들어, 재배선 구조체(100)의 제1 비아(130)는 제1 절연층(110)을 관통하여 칩 패드(220)와 접속되도록 형성될 수 있다. 칩 패드(220)는 재배선 구조체(100)에 의해 재배선될 수 있다.
패시베이션막(230)은 바디(210)의 표면 상에 형성될 수 있다. 또한, 패시베이션막(230)은 칩 패드(220)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 패시베이션막(230)은 칩 패드(220)의 일부를 덮도록 형성될 수 있다. 패시베이션막(230)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 칩(200)은 베어 다이(bare die)일 수 있다.
제1 재배선 패드(142) 및 제2 재배선 패드(144)는 각각 재배선 구조체(100)의 제2 면(100b)으로부터 노출될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 제1 재배선 패드(142)는 재배선 구조체(100)의 제2 면(100b)으로부터 노출되는 제1 접촉면(142S)을 포함할 수 있고, 제2 재배선 패드(144)는 재배선 구조체(100)의 제2 면(100b)으로부터 노출되는 제2 접촉면(144S)을 포함할 수 있다. 또한, 제1 재배선 패드(142)와 제2 재배선 패드(144)는 서로 이격될 수 있다.
한편, 몇몇 실시예에서, 도 3에 도시된 것처럼, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)과 동일 평면 상에 배치될 수 있다.
이와 달리, 몇몇 실시예에서, 도 4에 도시된 것처럼, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)보다 돌출될 수 있다. 몇몇 실시예에서, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)의 일부를 덮도록 형성될 수 있다.
제1 재배선 패드(142) 및 제2 재배선 패드(144)는 각각 재배선 구조체(100)와 전기적으로 접속될 수 있다. 예를 들어, 제1 재배선 패드(142) 및 제2 재배선 패드(144)는 각각 제4 절연층(116)을 관통하여 제3 재배선층(124)과 접속되도록 형성될 수 있다.
몇몇 실시예에서, 제1 재배선 패드(142)와 제2 재배선 패드(144)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 몇몇 실시예에서, 제1 재배선 패드(142)의 두께(H11)와 제2 재배선 패드(144)의 두께(H12)는 서로 동일할 수 있다.
제1 재배선 패드(142)와 제2 재배선 패드(144)는 서로 다른 폭을 가질 수 있다. 여기서, 폭이란, 제1 접촉면(142S)의 폭 및 제2 접촉면(144S)의 폭으로 정의될 수 있다. 예를 들어, 도 1, 도 3 및 도 4에 도시된 것처럼, 제1 재배선 패드(142)의 폭(W11)은 제2 재배선 패드(144)의 폭(W12)보다 클 수 있다.
제1 재배선 패드(142)와 제2 재배선 패드(144)는 재배선 구조체(100)의 서로 다른 영역으로부터 노출될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 재배선 구조체(100)의 제2 면(100b)은 서로 다른 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 이 때, 제1 재배선 패드(142)는 제1 영역(I) 내에 배치될 수 있고, 제2 재배선 패드(144)는 제2 영역(II) 내에 배치될 수 있다. 제1 영역(I) 내에 복수의 제1 재배선 패드(142)들이 배치될 수 있고, 제2 영역(II) 내에 복수의 제2 재배선 패드(144)들이 배치될 수 있음은 물론이다.
몇몇 실시예에서, 제1 영역(I)은 재배선 구조체(100)의 모서리에 인접할 수 있다. 이 때, 제2 영역(II)은 제1 영역(I)을 제외한 재배선 구조체(100)의 나머지 영역일 수 있다. 이러한 경우에, 제2 재배선 패드(144)들 중 적어도 일부는 제1 재배선 패드(142)들보다 재배선 구조체(100)의 가장자리로부터 이격될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제2 재배선 패드(144)는 제1 재배선 패드(142)보다 재배선 구조체(100)의 가장자리로부터 이격될 수 있다.
몇몇 실시예에서, 복수의 제1 재배선 패드(142)들 중 적어도 일부 또는 복수의 제2 재배선 패드(144)들 중 적어도 일부는 팬 아웃 영역(FOR) 내에 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 재배선 패드(142)들 중 일부는 팬 아웃 영역(FOR) 내에 형성될 수 있고, 제2 재배선 패드(144)들 중 일부는 칩 영역(CR) 내에 형성될 수 있다.
제1 솔더 볼(410)은 제1 재배선 패드(142) 상에 형성될 수 있다. 또한, 제1 솔더 볼(410)은 제1 재배선 패드(142)와 접촉할 수 있다. 예를 들어, 제1 솔더 볼(410)의 상부는 제1 재배선 패드(142)의 제1 접촉면(142S)과 접촉할 수 있다. 이에 따라, 제1 솔더 볼(410)은 재배선 구조체(100)와 전기적으로 접속될 수 있다.
제2 솔더 볼(420)은 제2 재배선 패드(144) 상에 형성될 수 있다. 또한, 제2 솔더 볼(420)은 제2 재배선 패드(144)와 접촉할 수 있다. 예를 들어, 제2 솔더 볼(420)의 상부는 제2 재배선 패드(144)의 제2 접촉면(144S)과 접촉할 수 있다. 이에 따라, 제2 솔더 볼(420)은 재배선 구조체(100)와 전기적으로 접속될 수 있다.
제1 솔더 볼(410) 및 제2 솔더 볼(420)은 기준 평면(DP)을 정의할 수 있다. 기준 평면(DP)은, 제1 재배선 패드(142) 및 제2 재배선 패드(144)로부터 이격되며, 제1 솔더 볼(410) 및 제2 솔더 볼(420)과 모두 접하는 평면으로 정의될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 기준 평면(DP)은 제1 솔더 볼(410)의 하부 및 제2 솔더 볼(420)의 하부와 모두 접하는 평면일 수 있다. 몇몇 실시예에서, 기준 평면(DP)은 제1 솔더 볼(410)의 최하부와 제2 솔더 볼(420)의 최하부를 연결할 수 있다.
몇몇 실시예에서, 기준 평면(DP)을 기준으로, 제1 재배선 패드(142)와 제2 재배선 패드(144)는 서로 다른 높이를 가질 수 있다. 예를 들어, 제1 재배선 패드(142)의 높이(H21)는 제2 재배선 패드(144)의 높이(H22)보다 작을 수 있다.
상술한 것처럼, 제1 솔더 볼(410)의 하부는 기준 평면(DP)을 정의할 수 있고 제1 솔더 볼(410)의 상부는 제1 재배선 패드(142)와 접촉할 수 있다. 마찬가지로, 제2 솔더 볼(420)의 하부는 기준 평면(DP)을 정의할 수 있고 제2 솔더 볼(420)의 상부는 제2 재배선 패드(144)와 접촉할 수 있다. 즉, 제1 솔더 볼(410)은 기준 평면(DP)으로부터 제1 재배선 패드(142)까지 연장될 수 있고, 제2 솔더 볼(420)은 기준 평면(DP)으로부터 제2 재배선 패드(144)까지 연장될 수 있다. 이에 따라, 제1 솔더 볼(410)의 높이(H21)는 제2 솔더 볼(420)의 높이(H22)보다 작을 수 있다.
몇몇 실시예에서, 제1 솔더 볼(410)의 폭(W21)은 제2 솔더 볼(420)의 폭(W22)보다 클 수 있다. 여기서, 폭이란, 기준 평면(DP)과 평행한 방향에서의 폭을 의미한다.
몇몇 실시예에서, 제1 솔더 볼(410)의 부피는 제2 솔더 볼(420)의 부피와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 이 때, 제1 솔더 볼(410)의 높이(H21)는 제2 솔더 볼(420)의 높이(H22)보다 작을 수 있으므로, 제1 솔더 볼(410)의 폭(W21)은 제2 솔더 볼(420)의 폭(W22)보다 클 수 있다.
제1 솔더 볼(410) 및 제2 솔더 볼(420)은 각각 솔더 재질의 물질을 포함할 수 있다. 예를 들어, 제1 솔더 볼(410) 및 제2 솔더 볼(420)은 각각 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰딩부(300)는 재배선 구조체(100)의 제1 면(100a) 상에 형성될 수 있다. 몰딩부(300)는 제1 반도체 칩(200)의 적어도 일부를 덮을 수 있다. 또한, 몰딩부(300)는 재배선 구조체(100)의 팬 아웃 영역(FOR)을 덮을 수 있다.
도 2에서, 몰딩부(300)는 제1 반도체 칩(200)의 측면 및 상면을 모두 덮는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 몰딩부(300)는 제1 반도체 칩(200)의 측면을 덮고, 제1 반도체 칩(200)의 상면을 노출시킬 수도 있다.
몇몇 실시예에서, 몰딩부(300)의 측면은 재배선 구조체(100)의 측면과 연속적일 수 있다. 이는, 몰딩부(300)를 형성하는 공정의 특성에 기인할 수 있다. 예를 들어, 복수의 반도체 칩들을 개별적으로 분할하는 싱귤레이션(singulation) 공정에 의해, 몰딩부(300) 및 재배선 구조체(100)는 동시에 절단될 수 있다. 이에 따라, 몰딩부(300)의 측면 및 재배선 구조체(100)의 측면은 연속적으로 형성될 수 있다.
몰딩부(300)는 절연 물질을 포함할 수 있다. 예를 들어, 몰딩부(300)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지(예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)) 등을 포함할 수 있다. 또는, 몰딩부(300)는 감광성 절연재(PID; PhotoImageable Dielectric)를 포함할 수도 있다.
반도체 패키지가 점점 소형화됨에 따라, 그 제조 공정 중에 뒤틀림(warpage)과 같은 불량이 발생할 수 있다. 이러한 뒤틀림은 반도체 패키지를 구성하는 다양한 물질들이 서로 다른 열팽창률(CTE; Coefficient of Thermal Expansion)을 가짐에 기인할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 몇몇 실시예에 따른 반도체 패키지에 뒤틀림이 발생하여, 재배선 구조체(100)의 제2 면(100b)은 곡면을 형성할 수 있다. 예를 들어, 재배선 구조체(100)의 제2 면(100b)은 아래로 오목할 수 있다. 이러한 뒤틀림은 반도체 패키지와 반도체 패키지가 실장되는 전자 기기(예를 들어, 메인보드(mainboard)) 간의 접속 불량을 야기하는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 패키지는, 서로 다른 영역에서 서로 다른 폭을 갖는 제1 재배선 패드(142) 및 제2 재배선 패드(144)를 이용하여, 접속 신뢰성을 향상시킬 수 있다.
예를 들어, 재배선 구조체(100)의 제2 면(100b)이 오목한 경우에, 재배선 구조체(100)의 가장자리로부터 제1 재배선 패드(142)보다 이격되는 제2 재배선 패드(144)는, 제1 재배선 패드(142)의 폭(W11)보다 작은 폭(W12)을 가질 수 있다. 이 때, 상술한 것처럼, 제2 재배선 패드(144)에 접속되는 제2 솔더 볼(420)의 높이(H22)는 제1 재배선 패드(142)에 접속되는 제1 솔더 볼(410)의 높이(H21)보다 크게 형성될 수 있다. 이에 따라, 제1 솔더 볼(410)의 최하부와 제2 솔더 볼(420)의 최하부의 동일평면성(coplanarity)이 개선되어, 접속 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
몇몇 실시예에서, 각각의 비아(130, 132, 134)의 폭은, 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 점점 감소할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는, RDL 라스트(RDL last) 공정에 의해 형성될 수 있다. 이러한 경우에, 재배선 구조체(100)는 칩 패드(220)가 형성된 제1 반도체 칩(200)의 표면 및 몰딩부(300)의 표면 상에 적층되어 형성될 수 있다. 예를 들어, 제1 내지 제4 절연층(110, 112, 114, 116)은 제1 면(100a)으로부터 제2 면(100b)을 향하는 방향에서 차례로 적층되어 형성될 수 있다.
예를 들어, 제1 비아(130)는, 제1 절연층(110)의 일부를 제거하여 칩 패드(220)의 일부를 노출시키는 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 비아(130)의 폭은, 제1 면(100a)을 향하는 방향에서 점점 감소할 수 있다.
몇몇 실시예에서, 제1 재배선 패드(142)의 폭 및 제2 재배선 패드(144)의 폭은, 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 점점 감소할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는, 상술한 RDL 라스트 공정에 의해 형성될 수 있다. 이러한 경우에, 제1 재배선 패드(142) 및 제2 재배선 패드(144)는 재배선 구조체(100)가 형성된 후에 형성될 수 있다.
예를 들어, 제1 재배선 패드(142) 및 제2 재배선 패드(144)는, 제4 절연층(116)의 일부를 제거하여 제3 재배선층(124)의 일부를 노출시키는 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 재배선 패드(142)의 폭 및 제2 재배선 패드(144)의 폭은, 제1 면(100a)을 향하는 방향에서 점점 감소할 수 있다.
도 5는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 6 및 도 7은 도 5의 S2 영역을 확대한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 내지 도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 각각의 비아(130, 132, 134)의 폭은 제1 면(100a)으로부터 제2 면(100b)을 향하는 방향에서 점점 감소한다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지는, RDL 퍼스트(RDL first) 공정에 의해 형성될 수 있다. 이러한 경우에, 재배선 구조체(100)는 웨이퍼 캐리어(wafer carrier) 등에 의해 고정되어, 제2 면(100b)으로부터 적층되어 형성될 수 있다. 예를 들어, 제1 내지 제4 절연층(110, 112, 114, 116)은 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 차례로 적층되어 형성될 수 있다. 이후, 제1 반도체 칩(200)은 재배선 구조체(100)의 제1 면(100a) 상에 실장될 수 있다.
예를 들어, 제1 비아(130)는, 제1 절연층(110)의 일부를 제거하여 제1 재배선 패드(142)의 일부 및 제2 재배선 패드(144)의 일부를 노출시키는 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 비아(130)의 폭은, 제2 면(100b)을 향하는 방향에서 점점 감소할 수 있다.
몇몇 실시예에서, 제1 재배선 패드(142)의 폭 및 제2 재배선 패드(144)의 폭은, 제1 면(100a)으로부터 제2 면(100b)을 향하는 방향에서 점점 감소할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는, 상술한 RDL 퍼스트 공정에 의해 형성될 수 있다.
예를 들어, 제1 재배선 패드(142) 및 제2 재배선 패드(144)는, 제1 절연층(110)의 일부를 제거하여 제2 면(100b)의 일부를 노출시키는 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 재배선 패드(142)의 폭 및 제2 재배선 패드(144)의 폭은, 제2 면(100b)을 향하는 방향에서 점점 감소할 수 있다.
이러한 경우에도, 제1 재배선 패드(142)와 제2 재배선 패드(144)는 서로 다른 폭을 가질 수 있다. 예를 들어, 도 6 및 도 7에 도시된 것처럼, 제1 재배선 패드(142)의 폭(W11)은 제2 재배선 패드(144)의 폭(W12)보다 클 수 있다.
몇몇 실시예에서, 기준 평면(DP)을 기준으로, 제1 재배선 패드(142)와 제2 재배선 패드(144)는 서로 다른 높이를 가질 수 있다. 예를 들어, 제1 재배선 패드(142)의 높이(H21)는 제2 재배선 패드(144)의 높이(H22)보다 작을 수 있다. 이에 따라, 제1 솔더 볼(410)의 높이(H21)는 제2 솔더 볼(420)의 높이(H22)보다 작을 수 있다.
몇몇 실시예에서, 제1 솔더 볼(410)의 폭(W21)은 제2 솔더 볼(420)의 폭(W22)보다 클 수 있다. 몇몇 실시예에서, 제1 솔더 볼(410)의 부피는 제2 솔더 볼(420)의 부피와 동일할 수 있다.
한편, 몇몇 실시예에서, 도 6에 도시된 것처럼, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)과 동일 평면 상에 배치될 수 있다.
이와 달리, 몇몇 실시예에서, 도 7에 도시된 것처럼, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)보다 돌출될 수 있다. 몇몇 실시예에서, 제1 재배선 패드(142)의 제1 접촉면(142S) 및 제2 재배선 패드(144)의 제2 접촉면(144S)은 재배선 구조체(100)의 제2 면(100b)의 일부를 덮도록 형성될 수 있다.
몇몇 실시예에 따른 반도체 패키지는 칩 범프(240)를 더 포함할 수 있다. 칩 범프(240)는 칩 패드(220) 상에 형성될 수 있다. 칩 범프(240)는 제1 반도체 칩(200)을 재배선 구조체(100) 상에 실장하는데 사용되는 전도성 돌기로 이용될 수 있다. 예를 들어, 칩 범프(240)는, 칩 패드(220) 및 제3 비아(134)와 접촉하여, 제1 반도체 칩(200)과 재배선 구조체(100)를 전기적으로 연결하는 전도성 돌기로 이용될 수 있다.
몇몇 실시예에서, 칩 범프(240)는 접속 패턴(242) 및 칩 솔더 볼(244)을 포함할 수 있다.
접속 패턴(242)은 패시베이션막(230)에 의해 노출되는 칩 패드(220)와 접촉할 수 있다. 접속 패턴(242)은 막(layer) 형상 또는 기둥(pillar) 형상일 수 있으나, 이에 제한되는 것은 아니다. 접속 패턴(242)은 예를 들어, 구리(Cu), 니켈(Ni), 주석(sn) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
칩 솔더 볼(244)은 접속 패턴(242) 상에 형성될 수 있다. 칩 솔더 볼(244)은 솔더 재질의 물질을 포함할 수 있다. 예를 들어, 칩 솔더 볼(244)은 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 도 9는 도 8의 B-B를 따라서 절단한 개략적인 단면도이다. 도 10은 도 9의 S3 영역을 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제3 재배선 패드(146) 및 제3 솔더 볼(430)을 더 포함한다.
제3 재배선 패드(146)는 재배선 구조체(100)의 제2 면(100b)으로부터 노출될 수 있다. 또한, 제3 재배선 패드(146)는 제1 재배선 패드(142) 및 제2 재배선 패드(144)로부터 이격될 수 있다.
제3 재배선 패드(146)는 재배선 구조체(100)와 전기적으로 접속될 수 있다. 예를 들어, 제3 재배선 패드(146)는 제4 절연층(116)을 관통하여 제3 재배선층(124)과 접속되도록 형성될 수 있다.
몇몇 실시예에서, 제3 재배선 패드(146)는 제1 재배선 패드(142) 및 제2 재배선 패드(144)와 동일 레벨에서 형성될 수 있다. 몇몇 실시예에서, 제3 재배선 패드(146)의 두께(H13)는 제1 재배선 패드(142)의 두께(H11) 및 제2 재배선 패드(144)의 두께(H12)와 동일할 수 있다.
제3 재배선 패드(146)는 제1 재배선 패드(142) 및 제2 재배선 패드(144)와 다른 폭을 가질 수 있다. 예를 들어, 도 8 및 도 10에 도시된 것처럼, 제3 재배선 패드(146)의 폭(W13)은 제1 재배선 패드(142)의 폭(W11)보다 작고, 제2 재배선 패드(144)의 폭(W12)보다 클 수 있다.
제3 재배선 패드(146)는 제1 재배선 패드(142) 및 제2 재배선 패드(144)와 재배선 구조체(100)의 서로 다른 영역으로부터 노출될 수 있다. 예를 들어, 도 8 및 도 9에 도시된 것처럼, 재배선 구조체(100)의 제2 면(100b)은 서로 다른 제1 내지 제3 영역(I, II, III)을 포함할 수 있다. 이 때, 제3 재배선 패드(146)는 제3 영역(III) 내에 배치될 수 있다. 제3 영역(III) 내에 복수의 제3 재배선 패드(146)들이 배치될 수 있음은 물론이다.
몇몇 실시예에서, 제3 영역(III)은 제1 영역(I)과 제2 영역(II) 사이에 개재될 수 있다. 이러한 경우에, 제3 재배선 패드(146)들 중 적어도 일부는 제1 재배선 패드(142)들보다 재배선 구조체(100)의 가장자리로부터 이격될 수 있고, 제2 재배선 패드(144)들보다 재배선 구조체(100)의 가장자리에 인접할 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제3 재배선 패드(146)는 제1 재배선 패드(142)보다 재배선 구조체(100)의 가장자리로부터 이격될 수 있고, 제2 재배선 패드(144)보다 재배선 구조체(100)의 가장자리에 인접할 수 있다.
제3 솔더 볼(430)은 제3 재배선 패드(146) 상에 형성될 수 있다. 또한, 제3 솔더 볼(430)은 제3 재배선 패드(146)와 접촉할 수 있다. 이에 따라, 제3 솔더 볼(430)은 재배선 구조체(100)와 전기적으로 접속될 수 있다.
몇몇 실시예에서, 기준 평면(DP)을 기준으로, 제3 재배선 패드(146)는 제1 재배선 패드(142) 및 제2 재배선 패드(144)와 다른 높이를 가질 수 있다. 예를 들어, 제3 재배선 패드(146)의 높이(H23)는 제1 재배선 패드(142)의 높이(H21)보다 크고, 제2 재배선 패드(144)의 높이(H22)보다 작을 수 있다.
몇몇 실시예에서, 제3 솔더 볼(430)의 높이(H23)는 제1 솔더 볼(410)의 높이(H21)보다 크고, 제2 솔더 볼(420)의 높이(H22)보다 작을 수 있다. 예를 들어, 기준 평면(DP)은 제1 솔더 볼(410)의 하부, 제2 솔더 볼(420)의 하부 및 제3 솔더 볼(430)의 하부를 연결할 수 있다.
몇몇 실시예에서, 제3 솔더 볼(430)의 폭(W23)은 제1 솔더 볼(410)의 폭(W21)보다 작고, 제2 솔더 볼(420)의 폭(W22)보다 클 수 있다. 몇몇 실시예에서, 제3 솔더 볼(430)의 부피는 제1 솔더 볼(410)의 부피 및 제2 솔더 볼(420)의 부피와 동일할 수 있다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 복수의 반도체 칩들을 포함한다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(200)과 구별되는 제2 반도체 칩(250)을 더 포함할 수 있다. 제2 반도체 칩(250)은 재배선 구조체(100)의 제1 면(예를 들어, 도 2의 100a) 상에 실장될 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200) 및 제2 반도체 칩(250)은 서로 다른 기능을 수행할 수 있다. 예를 들어, 제1 반도체 칩(200)은 어플리케이션 프로세서(AP: Application Processor)일 수 있고, 제2 반도체 칩(250)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 재배선 구조체(100)의 제2 면(100b)은 아래로 볼록할 수 있다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지에 뒤틀림이 발생하여, 재배선 구조체(100)의 제2 면(100b)은 아래로 볼록해질 수 있다.
이러한 경우에, 제1 재배선 패드(142)는 재배선 구조체(100)의 가장자리로부터 제2 재배선 패드(144)보다 이격될 수 있다. 상술한 것처럼, 제1 재배선 패드(142)의 폭(W11)은 제2 재배선 패드(144)의 폭(W12)보다 클 수 있다. 이 때, 제2 재배선 패드(144)에 접속되는 제2 솔더 볼(420)의 높이(H22)는 제1 재배선 패드(142)에 접속되는 제1 솔더 볼(410)의 높이(H21)보다 크게 형성될 수 있다. 이에 따라, 제1 솔더 볼(410)의 최하부와 제2 솔더 볼(420)의 최하부의 동일평면성(coplanarity)이 개선되어, 접속 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
몇몇 실시예에서, 제1 솔더 볼(410)의 폭(W21)은 제2 솔더 볼(420)의 폭(W22)보다 클 수 있다. 몇몇 실시예에서, 제1 솔더 볼(410)의 부피는 제2 솔더 볼(420)의 부피와 동일할 수 있다.
도 13은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 재배선 구조체(100)의 제2 면(100b)은 구불구불한 모양(예를 들어, 파형(波形))을 형성할 수 있다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지에 뒤틀림이 발생하여, 재배선 구조체(100)의 제2 면(100b)은 구불구불해질 수 있다.
이러한 경우에, 제1 재배선 패드(142) 및 제2 재배선 패드(144)는, 기준 평면(DP)을 기준으로 제1 재배선 패드(142)의 높이(H21)가 제2 재배선 패드(144)의 높이(H22)보다 작아지도록 배치될 수 있다.
상술한 것처럼, 제1 재배선 패드(142)의 폭(W11)은 제2 재배선 패드(144)의 폭(W12)보다 클 수 있다. 이 때, 제2 재배선 패드(144)에 접속되는 제2 솔더 볼(420)의 높이(H22)는 제1 재배선 패드(142)에 접속되는 제1 솔더 볼(410)의 높이(H21)보다 크게 형성될 수 있다. 이에 따라, 제1 솔더 볼(410)의 최하부와 제2 솔더 볼(420)의 최하부의 동일평면성(coplanarity)이 개선되어, 접속 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 15는 몇몇 실시예에 따른 반도체 패키지를 포함하는 전자 기기를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 전자 기기(미도시) 내에 배치될 수 있다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지는 전자 기기 내의 메인보드(500; 또는 마더 보드(mother board)) 상에 실장될 수 있다. 예를 들어, 제1 솔더 볼(410) 및 제2 솔더 볼(420)은 메인보드(500)의 도전 패턴과 접촉할 수 있다. 이에 따라, 제1 반도체 칩(200)은 메인보드(500)와 전기적으로 연결될 수 있다.
메인보드(500)를 포함하는 전자 기기는 예를 들어, 스마트 폰(smart phone), 개인용 정보 단말기(PDA; Personal Digital Assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 메인보드(500)를 포함하는 전자 기기는 데이터를 처리하는 임의의 다른 전자 기기일 수도 있음은 물론이다.
몇몇 실시예에 따른 반도체 패키지가 메인보드(500) 상에 실장될 때, 뒤틀림이 발생하여 재배선 구조체(100)는 곡면을 형성할 수 있다. 그러나, 몇몇 실시예에 따른 반도체 패키지는, 서로 다른 영역에서 서로 다른 폭을 갖는 제1 재배선 패드(142) 및 제2 재배선 패드(144)를 이용하여, 메인보드(500)와의 접속 신뢰성을 향상시킬 수 있다.
예를 들어, 메인보드(500)의 상면을 기준으로, 제1 재배선 패드(142)의 높이(H21)가 제2 재배선 패드(144)의 높이(H22)보다 작아지도록 배치될 수 있다. 이에 따라, 제1 솔더 볼(410)의 최하부와 제2 솔더 볼(420)의 최하부의 동일평면성(coplanarity)이 개선되어, 접속 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 구조체 100a: 제1 면
100b: 제2 면 110, 112, 114, 116: 절연층
120, 122, 124: 재배선층 130, 132, 134: 비아
142: 제1 재배선 패드 142S: 제1 접촉면
144: 제2 재배선 패드 144S: 제2 접촉면
200: 제1 반도체 칩 210: 바디
220: 칩 패드 230: 패시베이션막
240: 칩 범프 242: 접속 패턴
244: 칩 솔더 볼 300: 몰딩부
410: 제1 솔더 볼 420: 제2 솔더 볼
CR: 칩 영역 DP: 기준 평면
FOR: 팬 아웃 영역

Claims (10)

  1. 서로 반대되는 제1 면 및 제2 면을 포함하는 재배선 구조체;
    상기 재배선 구조체의 상기 제1 면 상에 실장되는 제1 반도체 칩;
    상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드;
    상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드;
    상기 제1 재배선 패드와 접촉하며, 제3 폭을 갖는 제1 솔더 볼; 및
    상기 제2 재배선 패드와 접촉하며, 상기 제3 폭보다 작은 제4 폭을 갖는 제2 솔더 볼을 포함하고,
    상기 제1 솔더 볼 및 상기 제2 솔더 볼에 모두 접하는 기준 평면을 기준으로, 상기 제1 재배선 패드의 높이는 상기 제2 재배선 패드의 높이보다 작은 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 구조체는 상기 제1 반도체 칩과 중첩되는 칩 영역과, 상기 제1 반도체 칩과 비중첩되는 팬 아웃 영역을 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 재배선 구조체의 상기 제1 면 상에, 상기 제1 반도체 칩의 적어도 일부를 덮는 몰딩부를 더 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 재배선 구조체는,
    감광성 절연재(PID)를 포함하는 복수의 절연층들과,
    상기 절연층들 내에, 상기 제1 면으로부터 상기 제2 면을 향하는 방향에서 차례로 적층되는 복수의 재배선층들과,
    상기 절연층들을 관통하여 상기 재배선층들을 상호 연결하는 복수의 비아들을 포함하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 솔더 볼과 접촉하는 상기 제1 재배선 패드의 제1 접촉면과, 상기 제2 솔더 볼과 접촉하는 상기 제2 재배선 패드의 제2 접촉면은, 상기 재배선 구조체의 상기 제2 면과 동일 평면 상에 배치되거나 상기 재배선 구조체의 상기 제2 면보다 돌출되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 재배선 구조체의 상기 제2 면은 아래로 오목한 반도체 패키지.
  7. 제1 면 및 상기 제1 면과 반대되며 아래로 오목한 제2 면을 포함하는 재배선 구조체;
    상기 재배선 구조체의 상기 제1 면 상에 실장되는 반도체 칩;
    상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드;
    상기 재배선 구조체의 가장자리로부터 상기 제1 재배선 패드보다 이격되고, 상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드;
    상기 제1 재배선 패드와 접촉하며, 제3 폭 및 제1 높이를 갖는 제1 솔더 볼; 및
    상기 제2 재배선 패드와 접촉하며, 상기 제3 폭보다 작은 제4 폭 및 상기 제1 높이보다 큰 제2 높이를 갖는 제2 솔더 볼을 포함하고,
    상기 제1 높이는 상기 제1 솔더 볼의 최하부에서 상기 제1 재배선 패드의 최하부까지의 높이이고,
    상기 제2 높이는 상기 제2 솔더 볼의 최하부에서 상기 제2 재배선 패드의 최하부까지의 높이인 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 솔더 볼의 부피는 상기 제2 솔더 볼의 부피와 동일한 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제1 재배선 패드와 상기 제2 재배선 패드 사이에, 상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 갖는 제3 재배선 패드와,
    상기 제3 재배선 패드와 접촉하며, 상기 제3 폭보다 작고 상기 제4 폭보다 큰 제5 폭 및 상기 제1 높이보다 크고 상기 제2 높이보다 작은 제3 높이를 갖는 제3 솔더 볼을 더 포함하고,
    상기 제3 높이는 상기 제3 솔더 볼의 최하부에서 상기 제3 재배선 패드의 최하부까지의 높이인 반도체 패키지.
  10. 메인보드 상에 실장되는 반도체 패키지로,
    감광성 절연재(PID)를 포함하는 복수의 절연층들, 상기 절연층들 내의 복수의 재배선층들, 및 상기 절연층들을 관통하여 상기 재배선층들을 상호 연결하는 복수의 비아들을 포함하는 재배선 구조체로, 서로 반대되는 제1 면 및 제2 면을 포함하는 재배선 구조체;
    상기 재배선 구조체의 상기 제1 면 상에 실장되는 반도체 칩;
    상기 재배선 구조체의 상기 제1 면 상에, 상기 반도체 칩의 적어도 일부를 덮는 몰딩부;
    상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 제1 폭을 갖는 제1 재배선 패드;
    상기 재배선 구조체의 상기 제2 면으로부터 노출되며, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 재배선 패드;
    상기 제1 재배선 패드 및 상기 메인보드와 접촉하며, 제3 폭을 갖는 제1 솔더 볼; 및
    상기 제2 재배선 패드 및 상기 메인보드와 접촉하며, 상기 제3 폭보다 작은 제4 폭을 갖는 제2 솔더 볼을 포함하고,
    상기 메인보드의 상면을 기준으로, 상기 제1 재배선 패드의 높이는 상기 제2 재배선 패드의 높이보다 작은 반도체 패키지.
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