KR20170042429A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20170042429A
KR20170042429A KR1020150141754A KR20150141754A KR20170042429A KR 20170042429 A KR20170042429 A KR 20170042429A KR 1020150141754 A KR1020150141754 A KR 1020150141754A KR 20150141754 A KR20150141754 A KR 20150141754A KR 20170042429 A KR20170042429 A KR 20170042429A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
connecting members
region
substrate
center
Prior art date
Application number
KR1020150141754A
Other languages
English (en)
Inventor
이찬호
박명순
정현수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150141754A priority Critical patent/KR20170042429A/ko
Priority to US15/213,505 priority patent/US20170103958A1/en
Publication of KR20170042429A publication Critical patent/KR20170042429A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/0915—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/09154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H01L2224/17055—Bump connectors having different shapes of their bonding interfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Geometry (AREA)

Abstract

본 발명의 실시예에 따라 반도체 패키지를 제공한다. 반도체 패키지는 기판 상에 실장되고, 상면 및 상기 상면에 대향하는 하면을 갖는 반도체 칩 및 상기 기판과 상기 반도체 칩을 연결하는 연결부재들을 포함하고, 상기 연결부재들은, 상기 반도체 칩의 중앙 영역에 배치되고 크기가 서로 동일한 제 1 연결부재들 및 상기 반도체 칩의 가장자리 영역에 배치되고 크기가 서로 동일한 제 2 연결부재들을 포함하고, 상기 제 1 연결부재들과 상기 제 2 연결부재들은 서로 높이가 상이하다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로 크기가 서로 다른 연결부재들을 가지는 반도체 패키지에 관한 것이다.
반도체 패키지를 제조함에 있어, 인쇄회로기판 상에 반도체 칩을 플립 칩(flip-chip) 본딩하는 방법이 사용되고 있다. 플립 칩(flip-chip) 본딩 방법은 반도체 칩의 전면적에 I/O를 배열할 수 있어 마이크로프로세서, CPU 칩셋 등과 같이 많은 수의 I/O를 필요로 하는 전자 제품에 적용하기 용이하며, 전기적인 접속 길이가 짧아 전기적, 기계적 특성이 우수한 장점을 가지고 있다.
다만, 반도체 제품의 경량 및 박형화 추세에 따라 반도체 패키지의 경박화가 요구되고 있고, 이에 따라 반도체 패키지의 휨(warpage) 증가가 유발될 수 있다.
본 발명의 기술적 과제는 반도체 칩의 휨을 보상할 수 있는 연결부재들을 제공하는 것이다.
본 발명의 기술적 과제는 반도체 칩 하면에 크기가 서로 상이한 연결부재들을 제공하는 것이다.
본 발명의 실시예에 따라 반도체 패키지를 제공한다. 반도체 패키지는 기판 상에 실장되고, 상면 및 상기 상면에 대향하는 하면을 갖는 반도체 칩 및 상기 기판과 상기 반도체 칩을 연결하는 연결부재들을 포함하고, 상기 연결부재들은, 상기 반도체 칩의 중앙 영역에 배치되고 크기가 서로 동일한 제 1 연결부재들 및 상기 반도체 칩의 가장자리 영역에 배치되고 크기가 서로 동일한 제 2 연결부재들을 포함하고, 상기 제 1 연결부재들과 상기 제 2 연결부재들은 서로 높이가 상이하다.
일 예에 의하여, 상기 중앙 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 4μm 미만의 휨이 있는 영역이고, 상기 가장자리 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 4μm 이상의 휨이 있는 영역이다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 하면이 오목하게 휘어지고, 상기 제 1 연결부재들은 상기 제 2 연결부재들보다 높이가 높다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 상면이 오목하게 휘어지고, 상기 제 1 연결부재들은 상기 제 2 연결부재들보다 높이가 낮다.
일 예에 의하여, 상기 연결부재들은, 상기 중앙 영역과 상기 가장자리 영역 사이에 위치하는 중간 영역에 배치되고, 크기가 서로 동일한 제 3 연결부재들을 더 포함하고, 상기 제 3 연결부재들은 상기 제 1 연결부재들 및 상기 제 2 연결부재들과 높이가 상이하다.
일 예에 의하여, 상기 중앙 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 3μm 미만의 휨이 있는 영역이고, 상기 중간 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 3μm 이상, 4μm 미만의 휨이 있는 영역이고, 상기 가장자리 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 4μm 이상의 휨이 있는 영역이다.
일 예에 의하여, 상기 제 1 연결부재들의 각각은, 상기 반도체 칩의 상기 하면과 접촉하는 제 1 필러 및 상기 제 1 필러와 상기 기판을 연결시키는 제 1 솔더를 포함하고, 상기 제 2 연결부재들의 각각은, 상기 반도체 칩의 상기 하면과 접촉하는 제 2 필러 및 상기 제 2 필러와 상기 기판을 연결시키는 제 2 솔더를 포함한다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 하면이 오목하게 휘어지고,
상기 제 1 필러의 높이는 상기 제 2 필러의 높이보다 높다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 상면이 오목하게 휘어지고,
상기 제 1 필러의 높이는 상기 제 2 필러의 높이보다 낮다.
일 예에 의하여, 상기 제 1 연결부재들 및 상기 제 2 연결부재들의 각각은 상기 반도체 칩의 중심을 기준으로 대칭되도록 배치된다.
본 발명의 실시예에 따라 반도체 패키지를 제공한다. 반도체 패키지는 기판 상에 실장되고, 상면 및 상기 상면에 대향하는 하면을 갖는 반도체 칩 및 상기 기판과 상기 반도체 칩 사이에 제공되고, 상기 기판과 상기 반도체 칩을 연결하는 연결부재들을 포함하고, 평면적인 관점에서, 상기 연결부재들은, 상기 반도체 칩의 중앙 영역에 배치되고 면적이 서로 동일한 제 1 연결부재들 및 상기 반도체 칩의 가장자리 영역에 배치되는 고 면적이 서로 동일한 제 2 연결부재들을 포함하고, 상기 제 1 연결부재들과 상기 제 2 연결부재들은 서로 면적이 상이하고, 상기 제 2 연결부재들은 상기 반도체 칩의 중심과의 거리에 따라 제공되는 면적이 서로 다르다.을 기준으로 서로 대칭되도록 제공된다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 하면이 오목하게 휘어지고, 상기 제 1 연결부재들의 면적은 상기 제 2 연결부재들의 면적보다 크다.
일 예에 의하여, 상기 제 2 연결부재들의 면적은 상기 중앙 영역에서 상기 반도체 칩의 가장자리를 향할수록 작아진다.
일 예에 의하여, 상기 반도체 칩은 상기 반도체 칩의 상기 상면이 오목하게 휘어지고, 상기 제 1 연결부재들의 면적은 상기 제 2 연결부재들의 면적보다 작다.
일 예에 의하여, 상기 제 2 연결부재들은 상기 중앙 영역을 기준으로 일방향으로 대향되도록 배치된다.
일 예에 의하여, 상기 제 2 연결부재들의 면적은 상기 중앙 영역에서 상기 반도체 칩의 가장자리를 향할수록 커진다.
일 예에 의하여, 상기 연결부재들은, 상기 중앙 영역과 상기 가장자리 영역 사이에 위치하는 중간 영역에 배치되고, 면적이 서로 동일한 제 3 연결부재들을 더 포함하고, 상기 제 3 연결부재들의 면적은 상기 제 1 연결부재들 및 상기 제 2 연결부재들의 면적과 상이하다.
본 발명의 실시예에 따르면, 휨이 발생한 반도체 칩을 결함없이 기판 상에 실장할 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩의 휨의 정도 및 휨의 형태에 따라 다양한 형태의 연결부재들을 제공할 수 있다. 이에 따라, 반도체 칩과 기판을 결함없이 연결할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A'를 절단한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 5는 도 4의 B-B'를 절단한 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 8은 도 7의 C-C'를 절단한 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 11은 도 10의 D-D'를 절단한 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 130은 연결부재들의 면적에 따른 연결부재들의 높이를 나타내는 그래프이다.
도 141 내지 도 173은 본 발명의 실시예들 따른 반도체 패키지들을 나타내는 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 2는 도 1의 A-A'를 절단한 단면도이고, 도 3은 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(1)는 기판(100), 연결부재들(200), 반도체 칩(300) 및 몰드막(400)을 포함할 수 있다. 몰드막(400)은 기판(100) 상에 제공되고, 반도체 칩(300)을 덮도록 제공될 수 있다. 몰드막(400)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
기판(100)은 상면(100a) 및 그 반대면인 하면(100b)을 갖는 인쇄회로기판(PCB)을 포함할 수 있다. 기판(100)은 제 1 방향(x) 및 제 1 방향(x)과 수직하는 제 2 방향(y)의 변들을 갖는 직사각형 형상일 수 있다. 기판(100)의 하면(100b) 상에는 솔더볼과 같은 외부단자들(105)이 제공될 수 있고, 기판(100)의 상면(100a) 상에는 연결패드들(110)이 제공될 수 있다. 연결패드들(110)은 제 1 연결패드(110a) 및 제 2 연결패드(110b)를 포함할 수 있다.
반도체 칩(300)은 상면(300a) 및 그 반대면인 하면(300b)을 가질 수 있다. 반도체 칩(300)은 플립칩(Flip-chip) 본딩 방식으로 기판(100) 상에 실장될 수 있다. 반도체 칩(300)은 메모리 칩, 로직 칩 혹은 이들의 조합을 포함할 수 있다.
반도체 칩(300)은 중앙 영역(CR)과 중앙 영역(CR)을 기준으로 대향되게 배치되는 가장자리 영역(ER)을 포함할 수 있다. 반도체 칩(300)의 중앙 영역(CR)과 가장자리 영역(ER)은 반도체 칩(300)의 중심(C)으로부터 반도체 칩(300)의 하면(300b)과 수직하는 제 3 방향(z)으로 휘어진 제 1 길이(w1)를 기준으로 구분할 수 있다. 중앙 영역(CR)은 반도체 칩(300)의 중심(C)으로부터 제 3 방향(z)으로 제 1 길이(w1) 미만으로 휘어진 영역일 수 있고, 가장자리 영역(ER)은 반도체 칩(300)의 중심(C)으로부터 제 3 방향(z)으로 제 1 길이(w1) 이상으로 휘어진 영역일 수 있다. 예를 들어, 제 1 길이(w1)는 4μm일 수 있고, 중앙 영역(CR)은 제 3 방향(z)으로 4μm 미만의 휨이 발생하는 영역일 수 있고, 가장자리 영역(ER)은 제 3 방향(z)으로 4μm 이상의 휨이 발생하는 영역일 수 있다.
연결부재들(200)은 기판(100)과 반도체 칩(300) 사이에 배치될 수 있다. 연결부재들(200)의 반도체 칩(300)의 하면(300b)에 제공될 수 있다. 연결부재들(200)은 기판(100)과 반도체 칩(300)을 전기적으로 연결할 수 있다. 연결부재들(200)은 반도체 칩(300)의 중앙 영역(CR)에 배치되는 제 1 연결부재들(200a)과 반도체 칩(300)의 가장자리 영역(ER)에 배치되는 제 2 연결부재들(200b)을 포함할 수 있다. 제 1 연결부재들(200a)은 서로 동일한 크기로 제공될 수 있고, 제 2 연결부재들(200b)은 서로 동일한 크기로 제공될 수 있다. 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 서로 다른 크기로 제공될 수 있다. 제 1 연결부재들(200a)은 반도체 칩(300)의 중심(C)을 기준으로 서로 대칭되도록 배치될 수 있다. 제 2 연결부재들(200b)은 반도체 칩(300)의 중심(C)을 기준으로 제 1 방향(x)으로 대향되어 배치된 2개의 그룹들을 가질 수 있다. 제 2 연결부재들(200b)은 제 1 방향(x)과 수직한 제 2 방향(y)으로 서로 이격되어 배치될 수 있다. 즉, 제 2 연결부재들(200b)은 서로 이격되어 복수개의 열로 제공될 수 있다.
일 예로, 평면적인 관점에서, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 서로 다른 넓이로 제공될 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있다. 제 1 넓이(A1)는 제 2 넓이(A2)보다 클 수 있다.
일 예로, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 서로 다른 높이로 제공될 수 있다. 제 1 연결부재들(200a)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 1 필러(210a) 및 제 1 필러(210a)와 기판(100) 상의 제 1 연결패드(110a)를 연결시키는 제 1 솔더(230a)를 포함할 수 있다. 제 2 연결부재들(200b)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 2 필러(210b) 및 제 2 필러(210b)와 기판(100) 상의 제 2 연결패드(110b)를 연결시키는 제 2 솔더(230b)를 포함할 수 있다. 제 1 필러(210a)는 제 1 높이(h1)를 가질 수 있고, 제 2 필러(210b)는 제 2 높이(h2)를 가질 수 있다. 제 1 높이(h1)는 제 2 높이(h2)보다 높을 수 있다. 제 1 필러(210a)와 접촉하는 제 1 솔더(230a)는 제 2 필러(210b)와 접촉하는 제 2 솔더(230b)보다 크기가 클 수 있다. 필러(210a, 210b)의 크기와 솔더(230a, 230b)의 크기 사이의 관계는 후술하도록 한다.
제 1 필러(210a) 및 제 2 필러(210b)는 제 1 솔더(230a) 및 제 2 솔더(230b)보다 녹는점이 높은 금속일 수 있다. 예를 들어, 제 1 필러(210a)와 제 2 필러(210b)는 구리(Cu)일 수 있고, 제 1 솔더(230a)와 제 2 솔더(230b)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
일 예로, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 넓이 및 높이 모두 다를 수 있다.
반도체 패키지(1)는 열팽창계수(CTE)가 상이한 다양한 물질들(예: 실리콘, 금속, 솔더레지스트 등)을 포함하므로 외부로부터의 열 혹은 자체 발열로 인해 휘어질 수 있다. 반도체 칩(300)은 반도체 칩(300)의 하면(300b)이 오목하게 휘어질 수 있다. 즉, 반도체 칩(300)의 하면(300b)이 오목하게 휘어진 음의 휨(negative warpage)이 발생하는 반도체 칩(300)을 포함하는 반도체 패키지(1)가 제공될 수 있다.
휨(warpage)이 발생된 반도체 칩(300)을 기판(100) 상에 실장할 때, 연결부재들(200)과 기판(100) 상의 연결패드들(110)이 제대로 결합하지 못하는 결함이 발생할 수 있다. 본 발명의 실시예에 따르면, 반도체 칩(300)의 중앙에 크기가 큰 제 1 연결부재들(200a)을 배치시키고, 반도체 칩(300)의 가장자리에는 상대적으로 크기가 작은 제 2 연결부재들(200b)을 배치시켜, 휘어진 반도체 칩(300)의 결함을 보상할 수 있다. 따라서, 반도체 칩(300)을 기판(100) 상에 결함없이 실장시킬 수 있다.
또한, 연결부재들(200)의 크기를 모두 달리하는 경우 반도체 칩(300) 하면(300b)에 연결부재들(200)을 부착하는 공정이 복잡해 질 수 있다. 본 발명의 실시예에 따르면, 제 1 연결부재들(200a)의 크기를 서로 동일하게 하고, 제 2 연결부재들(200b)의 크기를 서로 동일하게 하면서, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)의 크기는 달리 제공할 수 있다. 이를 통해, 반도체 칩(300)의 하면(300b)에 연결부재들(200)을 부착하는 공정을 용이하게 수행할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 5는 도 4의 B-B'를 절단한 단면도이고, 도 6은 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다.
도 4 내지 도 6을 참조하면, 반도체 패키지(2)는 기판(100), 연결부재들(200), 반도체 칩(300) 및 몰드막(400)을 포함할 수 있다. 몰드막(400)은 기판(100) 상에 제공되고, 반도체 칩(300)을 덮도록 제공될 수 있다. 몰드막(400)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
반도체 패키지(2)는 열팽창계수(CTE)가 상이한 다양한 물질들(예: 실리콘, 금속, 솔더레지스트 등)을 포함하므로 외부로부터의 열 혹은 자체 발열로 인해 휘어질 수 있다. 반도체 칩(300)은 반도체 칩(300)의 상면(300a)이 오목하게 휘어질 수 있다. 즉, 반도체 칩(300)의 상면(300a)이 오목하게 휘어진 양의 휨(positive warpage)이 발생하는 반도체 칩(300)을 포함하는 반도체 패키지(2)가 제공될 수 있다.
반도체 칩(300)은 중앙 영역(CR)과 중앙 영역(CR)을 기준으로 대향되게 배치되는 가장자리 영역(ER)을 포함할 수 있다. 반도체 칩(300)의 중앙 영역(CR)과 가장자리 영역(ER)은 반도체 칩(300)의 중심(C)으로부터 반도체 칩(300)의 상면(300a)과 수직하는 제 3 방향(z)으로 휘어진 제 1 길이(w1)를 기준으로 구분할 수 있다. 중앙 영역(CR)은 반도체 칩(300)의 중심(C)으로부터 제 3 방향(z)으로 제 1 길이(w1) 미만으로 휘어진 영역일 수 있고, 가장자리 영역(ER)은 반도체 칩(300)의 중심으로부터 제 3 방향(z)으로 제 1 길이(w1) 이상으로 휘어진 영역일 수 있다. 예를 들어, 제 1 길이(w1)는 4μm일 수 있고, 중앙 영역(CR)은 제 3 방향(z)으로 4μm 미만의 휨이 발생하는 영역일 수 있고, 가장자리 영역(ER)은 제 3 방향(z)으로 4μm 이상의 휨이 발생하는 영역일 수 있다.
일 예로, 반도체 칩(300)에 양의 휨(positive warpage)이 발생하는 것을 보상하기 위해, 반도체 칩(300)의 하면(300b)에 크기가 서로 다른 연결부재들(200)이 제공될 수 있다. 평면적인 관점에서, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 서로 다른 넓이로 제공될 수 있다. 제 1 연결부재들(200a)은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)은 제 2 넓이(A2)를 가질 수 있다. 제 2 넓이(A2)는 제 1 넓이(A1)보다 클 수 있다.
일 예로, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 서로 다른 높이로 제공될 수 있다. 제 1 연결부재들(200a)은 제 1 높이(h1)를 가지는 제 1 필러(210a)를 가질 수 있고, 제 2 연결부재들(200b)은 제 2 높이(h2)를 가지는 제 2 필러(210b)를 가질 수 있다. 제 2 높이(h2)는 제 1 높이(h1)보다 높을 수 있다. 제 2 필러(210b)와 접촉하는 제 2 솔더(230b)는 제 1 필러(210a)와 접촉하는 제 1 솔더(230a)보다 크기가 클 수 있다. 필러(210a, 210b)의 크기와 솔더(230a, 230b)의 크기의 관계는 후술하도록 한다.
일 예로, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 넓이 및 높이 모두 다를 수 있다.
실시예에 따르면, 반도체 칩(300)의 중앙에 크기가 작은 제 1 연결부재들(200a)을 배치시키고, 반도체 칩(300)의 가장자리에는 상대적으로 크기가 큰 제 2 연결부재들(200b)을 배치시켜, 휘어진 반도체 칩(300)을 기판(100) 상에 결함없이 실장시킬 수 있다. 제 1 연결부재들(200a)의 크기를 서로 동일하게 하고, 제 2 연결부재들(200b)의 크기를 서로 동일하게 하여, 반도체 칩(300)의 하면(300b)에 연결부재들(200)을 부착하는 공정을 용이하게 수행할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 8은 도 7의 C-C'를 절단한 단면도이고, 도 9는 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 7 내지 도 9를 참조하면, 반도체 패키지(3)는 반도체 칩(300)의 하면(300b)이 오목하게 휘어진 반도체 칩(300)을 가질 수 있다. 반도체 칩(300)은 기판(100) 상에 실장될 수 있다. 기판(100)은 하면(100a) 상에 제공되는 외부단자들(105)과 상면(100a) 상에 제공되는 연결패드들(110)을 포함할 수 있다. 연결패드들(110)은 제 1 연결패드(110a), 제 2 연결패드(110b) 및 제 3 연결패드(110c)를 포함할 수 있다.
반도체 칩(300)은 중앙 영역(CR), 중간 영역(MR) 및 가장자리 영역(ER)으로 나누어질 수 있다. 중앙 영역(CR)을 기준으로 중간 영역(MR) 및 가장자리 영역(ER)이 대칭을 이루도록 배치될 수 있다. 예를 들어, 중간 영역(MR)은 중앙 영역(CR)을 둘러쌀 수 있고, 가장자리 영역(ER)은 중간 영역(MR)을 기준으로 제 2 방향(y)으로 대향되게 배치될 수 있다. 중앙 영역(CR)은 반도체 칩(300)의 중심으로부터 제 3 방향(z)으로 제 12 길이(w2w1) 미만으로 휘어진 영역일 수 있고, 가장자리 영역(ER)은 반도체 칩(300)의 중심으로부터 제 3 방향(z)으로 제 3 2 길이(w3w2) 이상으로 휘어진 영역일 수 있고, 중간 영역(MR)은 반도체 칩(300)의 중심으로부터 제 3 방향(z)으로 제 2 1 길이(w2w1) 내지 제 3 2 길이(w3w2)로 휘어진 영역일 수 있다. 예를 들어, 제 1 길이(w2w1)는 3μm일 수 있고, 제 2 길이(w2)는 4μm일 수 있다. 중앙 영역(CR)은 제 3 방향(z)으로 3μm 미만의 휨이 발생하는 영역일 수 있고, 중간 영역(MR)은 제 3 방향(z)으로 3μm 이상, 4μm 미만의 휨이 발생하는 영역일 수 있고, 가장자리 영역(ER)은 제 3 방향(z)으로 4μm 이상의 휨이 발생하는 영역일 수 있다.
연결부재들(200)은 반도체 칩(300)의 하면(200b300b) 상에 배치될 수 있다. 연결부재들(200)은 중앙 영역(CR)에 배치되는 제 1 연결부재들(200a), 가장자리 영역(ER)에 배치되는 제 2 연결부재들(200b) 및 중간 영역(MR)에 배치되는 제 3 연결부재들(200c)을 포함할 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있고, 제 3 연결부재들(200c)의 각각은 제 3 넓이(A3)를 가질 수 있다. 제 1 넓이(A1)는 제 2 넓이(A2) 및 제 3 넓이(A3)보다 클 수 있고, 제 3 넓이(A3)는 제 2 넓이(A2)보다 클 수 있다.
제 1 연결부재들(200a)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 1 필러(210a) 및 제 1 필러(210a)와 기판(100) 상의 제 1 연결패드(110a)를 연결시키는 제 1 솔더(230a)를 포함할 수 있다. 제 2 연결부재들(200b)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 2 필러(210b) 및 제 2 필러(210b)와 기판(100) 상의 제 2 연결패드(110b)를 연결시키는 제 2 솔더(230b)를 포함할 수 있다. 제 3 연결부재들(200c)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 3 필러(210c) 및 제 3 필러(210c)와 기판(100) 상의 제 3 연결패드(110c)를 연결시키는 제 3 솔더(230c)를 포함할 수 있다. 제 1 필러(210a), 제 2 필러(210b) 및 제 3 필러(210c)는 제 1 솔더(230a), 제 2 솔더(230b) 및 제 3 솔더(230c)보다 녹는점이 높은 금속일 수 있다. 예를 들어, 제 1 필러(210a), 제 2 필러(210b) 및 제 3 필러(210c)는 구리(Cu)일 수 있고, 제 1 솔더(230a), 제 2 솔더(230b) 및 제 3 솔더(230c)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 필러(210a)는 제 1 높이(h1)를 가질 수 있고, 제 2 필러(210b)는 제 2 높이(h2)를 가질 수 있고, 제 3 필러(210c)는 제 3 높이(h3)를 가질 수 있다. 제 1 높이(h1)는 제 2 높이(h2)와 제 3 높이(h3)보다 높을 수 있고, 제 3 높이(h3)는 제 2 높이(h2)보다 높이가 높을 수 있다. 제 1 필러(210a)와 접촉하는 제 1 솔더(230a)는 제 2 필러(210b)와 접촉하는 제 2 솔더(230b)보다 크기가 클 수 있고, 제 3 필러(210c)와 접촉하는 제 3 솔더(230c)는 제 2 필러(210b)와 접촉하는 제 2 솔더(230b)보다 크기가 클 수 있다. 필러(210a, 210b, 210c)의 크기와 솔더(230a, 230b, 230c)의 크기의 관계는 후술하도록 한다.
일 예로, 제 1 연결부재들(200a),과 제 2 연결부재들(200b) 및 제 3 연결부재들(200c)은 넓이 및 높이 모두 다를 수 있다.
실시예에 따르면, 상대적으로 휨(warpage)이 크게 발생된 반도체 칩(300)의 경우, 반도체 칩(300)의 하면(300b) 상에 크기가 서로 다른 3종류의 연결부재들(200)을 제공할 수 있다. 반도체 칩(300)의 중심(C)에서 가장자리를 향할수록 크기가 작은 연결부재들(200)을 제공하여, 제 3 방향(z)으로 휘어진 반도체 칩(300)을 기판(100) 상에 결함없이 실장시킬 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 11은 도 10의 D-D'를 절단한 단면도이고, 도 12는 본 발명의 실시예에 따른 반도체 칩과 연결부재들을 나타내는 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 10 내지 도 12를 참조하면, 반도체 패키지(4)는 반도체 칩(300)의 하면(300b)이 오목하게 휘어진 반도체 칩(300)을 가질 수 있다. 반도체 칩(300)은 기판(100) 상에 실장될 수 있다. 기판(100)은 하면(100a) 상에 제공되는 외부단자들(105)과 상면(100a) 상에 제공되는 연결패드들(110)을 포함할 수 있다. 연결패드들(110)은 제 1 연결패드(110a) 및 제 2 연결패드(110b)를 포함할 수 있다.
반도체 칩(300)은 중앙 영역(CR) 및 가장자리 영역(ER)으로 나누어질 수 있다. 중앙 영역(CR)을 기준으로 가장자리 영역(ER)이 대칭을 이루도록 배치될 수 있다. 예를 들어, 가장자리 영역(ER)은 중앙 영역(CR)을 기준으로 제 1 방향(x)으로 대향되게 배치될 수 있다. 중앙 영역(CR)은 반도체 칩(300)의 중심(C)으로부터 제 3 방향(z)으로 제 1 길이(w1) 미만으로 휘어진 영역일 수 있고, 가장자리 영역(ER)은 반도체 칩(300)의 중심(C)으로부터 제 3 방향(z)으로 제 1 길이(w1) 이상으로 휘어진 영역일 수 있다. 예를 들어, 제 1 길이(w1)는 4μm일 수 있다. 중앙 영역(CR)은 제 3 방향(z)으로 4μm 미만의 휨이 발생하는 영역일 수 있고, 가장자리 영역(ER)은 제 3 방향(z)으로 4μm 이상의 휨이 발생하는 영역일 수 있다.
연결부재들(200)은 반도체 칩(300)의 하면(300b) 상에 배치될 수 있다. 연결부재들(200)은 중앙 영역(CR)에 배치되는 제 1 연결부재들(200a) 및 가장자리 영역(ER)에 배치되는 제 2 연결부재들(200b)을 포함할 수 있다. 제 1 연결부재들(200a)은 크기가 서로 동일할 수 있고, 제 2 연결부재들(200b)은 반도체 칩(300)의 중심(C)과의 거리에 따라 제공되는 크기가 서로 다를 수 있다. 예를 들어, 제 2 연결부재들(200b)은 중앙 영역(CR)에서 반도체 칩(300)의 가장자리를 향할수록 크기가 작아질 수 있다.
제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있다. 제 1 넓이(A1)는 제 2 넓이(A2)보다 클 수 있다. 제 2 넓이(A2)는 반도체 칩(300)의 중심(C)과의 거리에 따라 제공되는 면적이 서로 다를 수 있다. 예를 들어, 제 2 넓이(A2)는 중앙 영역(CR)에서 반도체 칩(300)의 가장자리를 향할수록 면적이 작아질 수 있다.
제 1 연결부재들(200a)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 1 필러(210a) 및 제 1 필러(210a)와 기판(100) 상의 제 1 연결패드(110a)를 연결시키는 제 1 솔더(230a)를 포함할 수 있다. 제 2 연결부재들(200b)의 각각은 반도체 칩(300)의 하면(300b)과 접촉하는 제 2 필러(210b) 및 제 2 필러(210b)와 기판(100) 상의 제 2 연결패드(110b)를 연결시키는 제 2 솔더(230b)를 포함할 수 있다. 제 1 필러(210a) 및 제 2 필러(210b)는 제 1 솔더(230a) 및 제 2 솔더(230b)보다 녹는점이 높은 금속일 수 있다. 예를 들어, 제 1 필러(210a) 및 제 2 필러(210b)는 구리(Cu)일 수 있고, 제 1 솔더(230a) 및 제 2 솔더(230b)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 필러(210a)는 제 1 높이(h1)를 가질 수 있고, 제 2 필러(210b)는 제 2 높이(h2)를 가질 수 있다. 제 1 높이(h1)는 제 2 높이(h2)보다 높을 수 있다. 제 2 높이(h2)는 반도체 칩(300)의 중심(C)과의 거리에 따라 제공되는 높이가 서로 다를 수 있다. 예를 들어, 제 2 높이(h2)는 중앙 영역(CR)으로부터 반도체 칩(300)의 가장자리를 향할수록 작아질 수 있다. 제 1 필러(210a)와 접촉하는 제 1 솔더(230a)는 제 2 필러(210b)와 접촉하는 제 2 솔더(230b)보다 크기가 클 수 있다. 필러(210a, 210b)의 크기와 솔더(230a, 230b)의 크기의 관계는 후술하도록 한다.
일 예로, 제 1 연결부재들(200a)과 제 2 연결부재들(200b)은 넓이 및 높이 모두 다를 수 있다.
실시예에 따르면, 반도체 칩(300)의 하면(300b) 상에 중앙 영역(CR)에서 반도체 칩(300)의 가장자리를 향할수록 크기가 작아지는 제 2 연결부재들(200b)을 제공할 수 있다. 반도체 칩(300)의 중심(C)에서 가장자리를 향할수록 크기가 작은 연결부재들(200)을 제공하여, 제 3 방향(z)으로 휘어진 반도체 칩(300)을 기판(100) 상에 결함없이 실장시킬 수 있다.
도 13은 연결부재들의 면적에 따른 연결부재들의 높이를 나타내는 그래프이다.
도 3, 도 6, 도 9, 도 12 및 도 1013을 참조하면, x축은 연결부재들(200)의 높이를 나타내고, y축은 연결부재들(200)의 단면적을 나타낸다. 이 때, 연결부재들(200)의 단면적은 필러들(210a, 210b, 210c)의 단면적과 동일할 수 있다.
본 그래프는, 기판(100) 상에 반도체 칩(300)을 실장하기 전에 반도체 칩(300) 하면(300b) 상에 제공된 연결부재들(200)의 단면적과 높이의 관계를 나타낸다. 연결부재들(200)의 단면적과 높이의 관계를 나타내는 수식은 y=3e-23x14. 367 이다. 필러들(210a, 210b, 210c)의 단면적이 커질수록 연결부재들(200)의 높이도 일정하게 커진다지수적으로 커질 수 있다. 연결부재들(200)의 높이는 필러들(210a, 210b, 210c)의 높이와 솔더들(230a, 230b, 230c)의 높이를 더한 값이므로, 필러들(210a, 210b, 210c)의 단면적이 커질수록 필러들(210a, 210b, 210c)에 제공되는 솔더들(230a, 230b, 230c)의 크기도 커진다. 따라서, 연결부재들(200)의 단면적이 클수록 솔더들(230a, 230b, 230c)의 크기도 클 수 있다.
도 11 14 내지 도 1317은 본 발명의 실시예들 따른 반도체 패키지들을 나타내는 평면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 14를1을 참조하면, 반도체 패키지(45)는 반도체 칩(300)의 중앙 영역(CR)에 제공된 제 1 연결부재들(200a) 및 반도체 칩(300)의 가장자리 영역(ER)에 제공된 제 2 연결부재들(200b)을 포함할 수 있다. 제 2 연결부재들(200b)은 제 1 연결부재들(200a)을 둘러싸도록 배치될 수 있다. 제 2 연결부재들(200b)은 반도체 칩(300)의 가장자리를 따라 연장될 수 있고, 복수개의 열로 제공될 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있다. 제 1 넓이(A1)는 제 2 넓이(A2)보다 넓을 수 있다.
도 152를 참조하면, 반도체 패키지(56)는 반도체 칩(300)의 중앙 영역(CR)에 제공된 제 1 연결부재들(200a) 및 반도체 칩(300)의 가장자리 영역(ER)에 제공된 제 2 연결부재들(200b)을 포함할 수 있다. 제 2 연결부재들(200b)은 반도체 칩(300)의 중심(C)을 기준으로 제 1 방향(x)으로 대향되어 배치될 수 있다. 제 2 연결부재들(200b)은 제 1 방향(x)과 수직한 제 2 방향(y)을 따라 서로 이격되어 제공될 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있다. 제 1 넓이(A1)는 제 2 넓이(A2)보다 넓을 수 있다.
도 163을 참조하면, 반도체 패키지(67)는 반도체 칩(300)의 중앙 영역(CR)에 제공된 제 1 연결부재들(200a), 반도체 칩(300)의 가장자리 영역(ER)에 제공된 제 2 연결부재들(200b) 및 반도체 칩(300)의 중간 영역(MR)에 제공된 제 3 연결부재들(200c)을 포함할 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있고, 제 3 연결부재들(200c)의 각각은 제 3 넓이(A3)를 가질 수 있다. 제 2 넓이(A2)는 제 1 넓이(A1) 및 제 3 넓이(A3)보다 넓을 수 있고, 제 3 넓이(A3)는 제 1 넓이(A1)보다 넓을 수 있다. 즉, 반도체 칩(300)의 가장자리를 향할수록 연결부재들(200)의 면적이 넓어질 수 있다. 연결부재들(200)은 반도체 칩(300)의 중심(C)을 기준으로 대칭되어 배치될 수 있다. 제 2 연결부재들(200b) 및 제 3 연결부재들(200c)은 제 1 연결부재들(200a)을 기준으로 제 1 방향(x) 및 제 2 방향(y)으로 대향되도록 배치될 수 있다.
도 17을 참조하면, 반도체 패키지(8)는 반도체 칩(300)의 중앙 영역(CR)에 제공된 제 1 연결부재들(200a) 및 반도체 칩(300)의 가장자리 영역(ER)에 제공된 제 2 연결부재들(200b)을 포함할 수 있다. 제 2 연결부재들(200b)은 반도체 칩(300)의 중심(C)을 기준으로 제 1 방향(x)으로 대향되어 배치될 수 있다. 제 2 연결부재들(200b)은 복수개의 열로 제공될 수 있다. 제 1 연결부재들(200a)의 각각은 제 1 넓이(A1)를 가질 수 있고, 제 2 연결부재들(200b)의 각각은 제 2 넓이(A2)를 가질 수 있다. 제 2 넓이(A2)는 제 1 넓이(A1)보다 넓을 수 있다. 제 2 넓이(A2)는 반도체 칩(300)의 중심(C)과의 거리에 따라 제공되는 면적이 서로 다를 수 있다. 예를 들어, 제 2 넓이(A2)는 중앙 영역(CR)에서 반도체 칩(300)의 가장자리를 향할수록 커질 수 있다.
상술한 예와 달리, 반도체 칩(300)의 하면(300b)에 제공되는 연결부재들(200)의 배치는 제한되지 않을 수 있다. 다만, 평면적인 관점에서, 연결부재들(200)은 평면적으로 반도체 칩(300)의 휨(warpage)에 따라 반도체 칩(300)의 중심(C)을 기준으로 서로 대칭되도록 배치될 수 있다. 대칭되지 않을 수 있다.
또한, 반도체 칩(300)의 하면(300b)에 제공되는 연결부재들(200)의 크기에 제한되지 않을 수 있다. 다만, 연결부재들(200)의 크기는은 반도체 칩(300)의 중심(C)에서 가장자리를 향할수록 크기가 작은 연결부재들(200)이 제공될 수 있다.순차적으로 작아지거나 커질 수 있다.

Claims (10)

  1. 기판 상에 실장되고, 상면 및 상기 상면에 대향하는 하면을 갖는 반도체 칩; 및
    상기 기판과 상기 반도체 칩을 연결하는 연결부재들을 포함하고,
    상기 연결부재들은:
    상기 반도체 칩의 중앙 영역에 배치되고 크기가 서로 동일한 제 1 연결부재들; 및
    상기 반도체 칩의 가장자리 영역에 배치되고 크기가 서로 동일한 제 2 연결부재들을 포함하고,
    상기 제 1 연결부재들과 상기 제 2 연결부재들은 서로 높이가 상이한 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 중앙 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 상기 상면과 수직하는 방향으로 4μm 미만의 휨이 있는 영역이고,
    상기 가장자리 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 상기 상면과 수직하는 방향으로 4μm 이상의 휨이 있는 영역인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 연결부재들은:
    상기 중앙 영역과 상기 가장자리 영역 사이에 위치하는 중간 영역에 배치되고, 크기가 서로 동일한 제 3 연결부재들을 더 포함하고,
    상기 제 3 연결부재들은 상기 제 1 연결부재들 및 상기 제 2 연결부재들과 높이가 상이한 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 중앙 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 3μm 미만의 휨이 있는 영역이고,
    상기 중간 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 3μm 이상, 4μm 미만의 휨이 있는 영역이고,
    상기 가장자리 영역은 상기 반도체 칩의 중심으로부터 상기 반도체 칩의 표면과 수직하는 방향으로 4μm 이상의 휨이 있는 영역인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 연결부재들의 각각은:
    상기 반도체 칩의 상기 하면과 접촉하는 제 1 필러; 및
    상기 제 1 필러와 상기 기판을 연결시키는 제 1 솔더를 포함하고,
    상기 제 2 연결부재들의 각각은:
    상기 반도체 칩의 상기 하면과 접촉하는 제 2 필러; 및
    상기 제 2 필러와 상기 기판을 연결시키는 제 2 솔더를 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체 칩은 상기 반도체 칩의 상기 하면이 오목하게 휘어지고,
    상기 제 1 필러의 높이는 상기 제 2 필러의 높이보다 높은 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 반도체 칩은 상기 반도체 칩의 상기 상면이 오목하게 휘어지고,
    상기 제 1 필러의 높이는 상기 제 2 필러의 높이보다 낮은 반도체 패키지.
  8. 기판 상에 실장되고, 상면 및 상기 상면에 대향하는 하면을 갖는 반도체 칩; 및
    상기 기판과 상기 반도체 칩 사이에 제공되고, 상기 기판과 상기 반도체 칩을 연결하는 연결부재들을 포함하고,
    평면적인 관점에서, 상기 연결부재들은:
    상기 반도체 칩의 중앙 영역에 배치되고 면적이 서로 동일한 제 1 연결부재들; 및
    상기 반도체 칩의 가장자리 영역에 배치되는고 면적이 서로 동일한 제 2 연결부재들을 포함하고,
    상기 제 1 연결부재들과 상기 제 2 연결부재들은 서로 면적이 상이하고,
    상기 제 2 연결부재들은 상기 반도체 칩의 중심과의 거리에 따라 서로 다른 면적으로 제공되는을 기준으로 서로 대칭되도록 제공되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 2 연결부재들의 면적은 상기 중앙 영역에서 상기 반도체 칩의 가장자리를 향할수록 작아지는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제 2 연결부재들은 상기 중앙 영역을 기준으로 일방향으로 대향되도록 배치되는 반도체 패키지.
    상기 제 2 연결부재들의 면적은 상기 중앙 영역에서 상기 반도체 칩의 가장자리를 향할수록 커지는 반도체 패키지.

KR1020150141754A 2015-10-08 2015-10-08 반도체 패키지 KR20170042429A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150141754A KR20170042429A (ko) 2015-10-08 2015-10-08 반도체 패키지
US15/213,505 US20170103958A1 (en) 2015-10-08 2016-07-19 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150141754A KR20170042429A (ko) 2015-10-08 2015-10-08 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20170042429A true KR20170042429A (ko) 2017-04-19

Family

ID=58498898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150141754A KR20170042429A (ko) 2015-10-08 2015-10-08 반도체 패키지

Country Status (2)

Country Link
US (1) US20170103958A1 (ko)
KR (1) KR20170042429A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7086702B2 (ja) * 2018-05-08 2022-06-20 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
CN110689910B (zh) * 2018-07-05 2024-10-11 森富科技股份有限公司 内存配置结构
US10347302B1 (en) * 2018-07-16 2019-07-09 Eorex Corporation Memory layout for preventing reference layer from breaks
KR102499476B1 (ko) 2019-08-19 2023-02-13 삼성전자주식회사 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675182B2 (en) * 2007-09-27 2010-03-09 Intel Corporation Die warpage control
US8076762B2 (en) * 2009-08-13 2011-12-13 Qualcomm Incorporated Variable feature interface that induces a balanced stress to prevent thin die warpage
JP5923725B2 (ja) * 2012-05-15 2016-05-25 パナソニックＩｐマネジメント株式会社 電子部品の実装構造体
US20150097286A1 (en) * 2013-04-12 2015-04-09 Xintec Inc. Chip package and method for fabricating the same
US8970051B2 (en) * 2013-06-28 2015-03-03 Intel Corporation Solution to deal with die warpage during 3D die-to-die stacking

Also Published As

Publication number Publication date
US20170103958A1 (en) 2017-04-13

Similar Documents

Publication Publication Date Title
CN110098158B (zh) 半导体封装件
KR101919248B1 (ko) 휘어짐 제어 구조체를 갖는 반도체 디바이스 패키지
TWI462256B (zh) 晶片封裝結構
KR100324708B1 (ko) 반도체장치
US7825499B2 (en) Semiconductor package and trenched semiconductor power device using the same
KR20170042429A (ko) 반도체 패키지
US20090039490A1 (en) Mounting assembly of semiconductor packages prevent soldering defects caused by substrate warpage
US20090051049A1 (en) Semiconductor device, substrate and semiconductor device manufacturing method
US7626263B2 (en) Semiconductor device and package including the same
TW201931554A (zh) 電路引腳結構
KR102152041B1 (ko) 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스
KR102561718B1 (ko) 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
CN116130448A (zh) 电子封装件及其封装基板
US20140144688A1 (en) Circuit board and method of mounting electronic component on circuit board
US12027450B2 (en) Electronic device and electronic device mounting structure
US20100032831A1 (en) Bump structure foe semiconductor device
US7768131B1 (en) Package structure preventing solder overflow on substrate solder pads
US10553558B2 (en) Semiconductor device
CN103050449A (zh) 封装件及其制法
US20040178501A1 (en) Tape circuit substrate having wavy beam leads and semiconductor chip package using the same
US20160329269A1 (en) Chip package structure and manufacturing method thereof
US20190287931A1 (en) Chip on film package
JP2005252074A (ja) 半導体装置及び電子装置
JP4665827B2 (ja) 半導体装置及びその実装構造
TWI447889B (zh) 晶片封裝結構