KR20240036215A - 디스플레이 장치 - Google Patents

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KR20240036215A
KR20240036215A KR1020220114708A KR20220114708A KR20240036215A KR 20240036215 A KR20240036215 A KR 20240036215A KR 1020220114708 A KR1020220114708 A KR 1020220114708A KR 20220114708 A KR20220114708 A KR 20220114708A KR 20240036215 A KR20240036215 A KR 20240036215A
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Abstract

본 개시의 실시예들은, 디스플레이 장치에 관한 것으로서, 디스플레이 패널의 기판의 배면에 위치하는 광학 소자와 중첩된 영역의 서브픽셀에 배치된 커패시터가 반도체 물질을 이용하여 배치되므로, 해당 영역의 투명도가 향상되고 광학 소자가 디스플레이 패널의 배면에서 디스플레이 패널이 이미지를 표시하는 면의 전방을 향해 수행하는 광학 기능의 성능이 개선될 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 개시의 실시예들은, 디스플레이 장치에 관한 것이다.
디스플레이 장치는, 다수의 서브픽셀들이 배치된 디스플레이 패널과, 다수의 서브픽셀들을 구동하는 각종 구동 회로들을 포함할 수 있다. 디스플레이 장치는, 다수의 서브픽셀들을 통해 나타나는 밝기를 조절하며 이미지를 표시할 수 있다.
디스플레이 장치는, 보다 다양한 기능을 제공하기 위해, 카메라 센서, 또는 적외선 광원 등과 같은 광학 장치를 포함할 수 있다. 광학 장치는, 일 예로, 디스플레이 패널에서 이미지가 표시되지 않는 베젤 영역에 배치될 수도 있고, 또는 이미지가 표시되는 액티브 영역에 배치될 수도 있다.
디스플레이 장치에 광학 장치가 배치됨에 따라, 디스플레이 패널의 베젤 영역이 증가하거나, 액티브 영역이 감소할 수 있다.
본 개시의 실시예들은, 디스플레이 패널의 베젤 영역의 증가나 액티브 영역의 감소 없이 디스플레이 패널에 광학 소자를 배치하며, 디스플레이 패널에 배치된 광학 소자의 구동에 따른 성능을 개선할 수 있는 방안을 제공할 수 있다.
본 개시의 실시예들은, 다수의 제1 서브픽셀들이 위치하는 제1 영역과 다수의 제2 서브픽셀들이 위치하는 제2 영역을 포함하는 기판, 다수의 제1 서브픽셀들 각각에 배치되고 제1 상부 커패시터 전극과 제1 하부 커패시터 전극을 포함하는 제1 스토리지 커패시터, 및 다수의 제2 서브픽셀들 각각에 배치되고 제2 상부 커패시터 전극과 제2 하부 커패시터 전극을 포함하며 제2 상부 커패시터 전극 또는 제2 하부 커패시터 전극의 적어도 하나의 투명도는 제1 상부 커패시터 전극 및 제1 하부 커패시터 전극의 투명도보다 큰 제2 스토리지 커패시터를 포함하는 디스플레이 장치를 제공할 수 있다.
디스플레이 장치는, 기판의 배면에 위치하고 제2 영역의 적어도 일부와 중첩하는 적어도 하나의 광학 소자를 포함할 수 있다.
본 개시의 실시예들은, 다수의 제1 서브픽셀들이 위치하는 제1 영역과 다수의 제2 서브픽셀들이 위치하는 제2 영역을 포함하는 기판, 및 다수의 제1 서브픽셀들 또는 다수의 제2 서브픽셀들의 적어도 하나에 배치되고 제1 반도체 물질로 이루어진 하부 커패시터 전극과 제1 반도체 물질과 상이한 제2 반도체 물질로 이루어진 상부 커패시터 전극을 포함하는 스토리지 커패시터를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 디스플레이 패널의 베젤 영역의 증가나 액티브 영역의 감소 없이 광학 소자가 배치될 수 있으며, 디스플레이 패널과 중첩하며 배치된 광학 소자의 구동에 따른 성능이 개선될 수 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 도 2에 도시된 서브픽셀의 구동 타이밍의 예시를 나타낸 도면이다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치가 광학 소자를 포함한 구조의 예시를 나타낸 도면이다.
도 5는 도 4에 도시된 디스플레이 장치의 논-액티브 영역의 일부 영역의 단면 구조의 예시를 나타낸 도면이다.
도 6은 도 4에 도시된 디스플레이 장치의 액티브 영역의 제1 영역에 배치된 제1 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8은 도 4에 도시된 디스플레이 장치의 액티브 영역의 제2 영역에 배치된 제2 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 Ⅱ-Ⅱ' 부분의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속" 될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 수신하고, 영상 데이터(DATA)를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터(DATA)에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어할 수 있다.
컨트롤러(140)는, 인쇄 회로 기판, 또는 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 또는 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 설정된 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED)나, 마이크로 발광 다이오드(μLED)가 배치될 수도 있다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다. 도 3은 도 2에 도시된 서브픽셀(SP)의 구동 타이밍의 예시를 나타낸 도면이다.
도 2를 참조하면, 다수의 서브픽셀들(SP) 각각에는, 발광 소자(ED)와 발광 소자(ED)의 구동을 위한 적어도 하나의 회로 소자(예, 박막 트랜지스터, 커패시터 등)가 배치될 수 있다. 일 예로, 발광 소자(ED)로 구동 전류를 공급하는 구동 트랜지스터(DRT)가 서브픽셀(SP)에 배치될 수 있다. 발광 소자(ED)와 구동 트랜지스터(DRT)의 구동 타이밍을 제어하는 둘 이상의 스위칭 트랜지스터들(SWT1, SWT2, SWT3, SWT4, SWT5)이 서브픽셀(SP)에 배치될 수 있다. 구동 전류의 공급을 위한 데이터 전압(Vdata)을 한 프레임 동안 유지하기 위한 스토리지 커패시터(Cst)가 서브픽셀(SP)에 배치될 수 있다.
도 2는 다수의 서브픽셀들(SP) 각각에 발광 소자(ED) 이외에 6개의 박막 트랜지스터들과 1개의 커패시터가 배치된 6T1C 구조를 예시적으로 나타내나, 본 개시의 실시예들은, 이에 한정되지 아니한다. 또한, 도 2는 서브픽셀(SP)에 배치된 박막 트랜지스터가 모두 N 타입인 경우를 예시적으로 나타내나, 서브픽셀(SP)에 배치된 박막 트랜지스터의 적어도 일부는 P 타입일 수도 있다.
제1 스위칭 트랜지스터(SWT1)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 제2 게이트 라인(GL2)을 통해 공급되는 제2 스캔 신호(SC2)에 의해 제어될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 제1 노드(N1)에 인가되는 것을 제어할 수 있다. 제1 노드(N1)로 인가되는 데이터 전압(Vdata)은, 구동 트랜지스터(DRT)와 제2 스위칭 트랜지스터(SWT2)를 통해 제2 노드(N2)에 인가될 수 있다.
제1 노드(N1)는, 일 예로, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다. 제2 노드(N2)는, 일 예로, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다. 제3 노드(N3)는, 일 예로, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 제1 게이트 라인(GL1)을 통해 공급되는 제1 스캔 신호(SC1)에 의해 제어될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 제1 노드(N1)로 인가된 데이터 전압(Vdata)이 제3 노드(N3)를 거쳐 제2 노드(N2)에 인가되는 것을 제어할 수 있다.
제3 스위칭 트랜지스터(SWT3)는, 제1 구동 전압(VDD)이 공급되는 구동 전압 라인(DVL)과 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제3 스위칭 트랜지스터(SWT3)는, 제2 발광 제어 라인(EML2)을 통해 공급되는 제2 발광 제어 신호(EM2)에 의해 제어될 수 있다. 제3 스위칭 트랜지스터(SWT3)는, 제1 구동 전압(VDD)이 제3 노드(N3)에 인가되는 것을 제어할 수 있다. 제1 구동 전압(VDD)은, 일 예로, 고전위 구동 전압일 수 있다.
제4 스위칭 트랜지스터(SWT4)는, 제1 노드(N1)와 제4 노드(N4) 사이에 전기적으로 연결될 수 있다. 제4 스위칭 트랜지스터(SWT4)는, 제1 발광 제어 라인(EML1)을 통해 공급되는 제1 발광 제어 신호(EM1)에 의해 제어될 수 있다. 제4 스위칭 트랜지스터(SWT4)는, 구동 전류가 제4 노드(N4)로 인가되는 것을 제어할 수 있다. 제4 노드(N4)는, 발광 소자(ED)의 애노드 전극과 전기적으로 연결된 노드일 수 있다.
제5 스위칭 트랜지스터(SWT5)는, 초기화 전압 라인(IVL)과 제4 노드(N4) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 제1 게이트 라인(GL1)을 통해 공급되는 제1 스캔 신호(SC1)에 의해 제어될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 초기화 전압(Vini)이 제4 노드(N4)에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 제3 스위칭 트랜지스터(SWT3)와 제4 스위칭 트랜지스터(SWT4) 사이에 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)는, 제2 노드(N2)에 인가되는 데이터 전압(Vdata)에 따른 구동 전류를 발광 소자(ED)로 공급할 수 있다.
스토리지 커패시터(Cst)는, 제2 노드(N2)와 제4 노드(N4) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드 사이에 전기적으로 연결된 것으로 볼 수 있다. 스토리지 커패시터(Cst)는, 데이터 전압(Vdata)을 한 프레임 동안 유지할 수 있다.
발광 소자(ED)는, 제4 노드(N4)와 제2 구동 전압(VSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 제2 구동 전압(VSS)은, 일 예로, 저전위 구동 전압일 수 있다. 발광 소자(ED)는, 일 예로, 제1 전극 층(E1), 발광 층(EL) 및 제2 전극 층(E2)을 포함할 수 있다. 발광 소자(ED)는, 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
서브픽셀(SP)에 배치된 회로 소자는 게이트 라인(GL)과 발광 제어 라인(EML)을 통해 공급되는 신호의 타이밍에 따라 구동될 수 있다. 서브픽셀(SP)에 배치된 회로 소자의 구동에 따라 발광 소자(ED)가 정해진 기간에 광을 발산할 수 있다.
도 3을 참조하면, (n-1)번째 행에 배치된 서브픽셀(SP)과 n번째 행에 배치된 서브픽셀(SP)이 구동하는 타이밍을 예시적으로 나타낸다.
일 예로, 제1 기간(P1)에 턴-온 레벨의 제2 스캔 신호(SC2)가 제2 게이트 라인(GL2)으로 공급될 수 있다. 제1 스위칭 트랜지스터(SWT1)가 턴-온 될 수 있다. 데이터 전압(Vdata)이 제1 노드(N1)에 인가될 수 있다.
제2 기간(P2)에 제2 스캔 신호(SC2)가 턴-온 레벨을 유지한 상태에서, 턴-온 레벨의 제1 스캔 신호(SC1)가 제1 게이트 라인(GL1)으로 공급될 수 있다. 제2 스위칭 트랜지스터(SWT2)와 제5 스위칭 트랜지스터(SWT5)가 턴-온 될 수 있다.
제2 스위칭 트랜지스터(SWT2)가 턴-온 되므로, 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결됨에 따라, 제1 노드(N1)에 인가된 데이터 전압(Vdata)이 구동 트랜지스터(DRT)와 제2 스위칭 트랜지스터(SWT2)를 통해 제2 노드(N2)에 인가될 수 있다.
이러한 과정에서, 구동 트랜지스터(DRT)의 문턱 전압이 반영된 전압이 제2 노드(N2)에 인가될 수 있다. 구동 트랜지스터(DRT)의 문턱 전압의 변화에 대한 보상이 이루어지며, 데이터 전압(Vdata)에 대응하는 구동 전류가 구동 트랜지스터(DRT)에 의해 공급될 수 있다.
제2 기간(P2) 이후, 턴-오프 레벨의 제1 스캔 신호(SC1)와 턴-오프 레벨의 제2 스캔 신호(SC2)가 공급될 수 있다.
턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-온 레벨의 제2 발광 제어 신호(EM2)가 순차적으로 공급될 수 있다.
제1 발광 제어 라인(EML1)을 통해 공급되는 턴-온 레벨의 제1 발광 제어 신호(EM1)에 의해 제4 스위칭 트랜지스터(SWT4)가 턴-온 될 수 있다. 제1 노드(N1)와 제4 노드(N4)에 초기화 전압(Vini)이 인가된 상태가 될 수 있다.
제2 발광 제어 라인(EML2)을 통해 공급되는 턴-온 레벨의 제2 발광 제어 신호(EM2)에 의해 제3 스위칭 트랜지스터(SWT3)가 턴-온 될 수 있다. 제1 구동 전압(VDD)이 제3 노드(N3)로 공급될 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)에 인가된 전압과 제1 노드(N1)에 인가된 전압 차이에 따른 구동 전류가 발광 소자(ED)로 공급될 수 있다. 제3 기간(P3)에 발광 소자(ED)가 구동 전류에 따른 밝기를 나타내며, 다수의 서브픽셀들(SP)을 통해 이미지가 표시될 수 있다.
서브픽셀(SP)에 배치된 발광 소자(ED)가 광을 발산하며 이미지를 표시하므로, 서브픽셀(SP)의 구조에 따라 서브픽셀(SP) 또는 액티브 영역(AA)의 특정 영역이 일정한 투과율을 가질 수 있다. 디스플레이 패널(110)이 이미지를 표시하는 면의 반대 면에서 액티브 영역(AA)과 중첩하는 영역에 광학 장치가 배치되며, 광학 장치가 이미지가 표시되는 면의 전방을 향해 광학 장치로서의 기능을 수행할 수 있다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치(100)가 광학 소자(200)를 포함한 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 디스플레이 패널(110)의 액티브 영역(AA)은, 일 예로, 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 다수의 제1 서브픽셀(SP1)이 제1 영역(A1)에 배치될 수 있다. 다수의 제2 서브픽셀(SP2)이 제2 영역(A2)에 배치될 수 있다.
제2 영역(A2), 일 예로, 제1 영역(A1)보다 투명도(투과율)가 높은 영역일 수 있다.
일 예로, 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)의 구조는 제1 영역(A1)에 배치된 제1 서브픽셀(SP1)의 구조와 상이할 수 있다.
또는, 제2 서브픽셀(SP2)에 포함된 회로 소자의 적어도 일부는 제1 서브픽셀(SP1)에 포함된 회로 소자와 상이할 수 있다.
또는, 제2 영역(A2)에서 단위 영역에 배치된 제2 서브픽셀(SP2)의 수는 제1 영역(A1)에서 단위 영역에 배치된 제1 서브픽셀(SP1)의 수와 상이할 수 있다. 일 예로, 제2 영역(A2)에서 단위 영역에 배치된 제2 서브픽셀(SP2)의 수는 제1 영역(A1)에서 단위 영역에 배치된 제1 서브픽셀(SP1)의 수보다 작을 수 있다.
제2 영역(A2)의 투명도가 제1 영역(A1)의 투명도보다 높으므로, 제2 영역(A2)과 중첩하는 영역에 광학 소자(200)가 위치할 수 있다.
일 예로, 디스플레이 패널(110)이 이미지를 표시하는 면의 반대 면에 광학 소자(200)가 위치할 수 있다. 광학 소자(200)는, 일 예로, 카메라 센서, 적외선 광원 등과 같이 외부 광을 검출하며 센싱을 수행하거나, 광을 외부로 발산하는 광학 장치 중 하나일 수 있다. 경우에 따라, 둘 이상의 광학 소자(200)가 디스플레이 패널(110)의 배면에 위치할 수 있다.
광학 소자(200)는, 제2 영역(A2)과 중첩하는 영역에 위치할 수 있다. 제2 영역(A2)은, 일 예로, 광학 소자(200)가 배치된 영역과 동일할 수 있다. 또는, 경우에 따라, 제2 영역(A2)의 면적은 광학 소자(200)가 배치된 영역의 면적보다 클 수도 있고, 작을 수도 있다. 제2 영역(A2)의 투명도가 제1 영역(A1)의 투명도보다 높으므로, 제2 영역(A2)을 통해 외부 광이 디스플레이 패널(110)의 배면에 위치하는 광학 소자(200)에 도달할 수 있다. 또는, 광학 소자(200)에 의해 발산된 광이 제2 영역(A2)을 통해 디스플레이 패널(200)의 전방을 향해 발산될 수 있다.
디스플레이 패널(110)의 액티브 영역(AA)의 일부 영역과 중첩하는 디스플레이 패널(110)의 배면에 광학 소자(200)가 위치하므로, 논-액티브 영역(NA)의 증가나 액티브 영역(AA)의 감소 없이 광학 소자(200)가 디스플레이 패널(110)에 배치되며 광학 기능을 제공할 수 있다.
투명도가 상대적으로 높은 제2 영역(A2)은, 일 예로, 제1 영역(A1)의 해상도보다 낮은 해상도를 가질 수 있다.
또는, 제2 영역(A2)에 배치되는 제2 서브픽셀(SP2)에 포함된 회로 소자의 적어도 일부를 제1 영역(A1)에 배치되는 제1 서브픽셀(SP1)에 포함된 회로 소자와 상이하게 구성할 수 있다. 제2 영역(A2)의 해상도를 제1 영역(A1)의 해상도와 동일하게 유지하며, 제2 영역(A2)의 투명도를 높여줄 수 있다.
제2 영역(A2)의 투명도를 높여주기 위하여, 일 예로, 서브픽셀(SP)에 배치되는 회로 소자 중 넓은 면적을 차지하는 스토리지 커패시터(Cst)의 구조가 제1 영역(A1)과 제2 영역(A2)에서 상이할 수 있다.
제2 영역(A2)에 배치되는 스토리지 커패시터(Cst)의 투명도가 제1 영역(A1)에 배치되는 스토리지 커패시터(Cst)의 투명도보다 높을 수 있다.
제2 영역(A2)에 배치되는 스토리지 커패시터(Cst)의 적어도 일부는, 일 예로, 투명도가 높은 반도체 물질을 이용하여 배치될 수 있다.
스토리지 커패시터(Cst)는, 둘 이상의 반도체 층을 이용하여 배치될 수 있다.
이하에서는, 디스플레이 패널(110)의 논-액티브 영역(NA), 제1 영역(A1) 및 제2 영역(A2)의 단면 구조를 비교하며, 제2 영역(A2)에 배치되는 스토리지 커패시터(Cst)의 구조의 예시를 설명한다.
도 5는 도 4에 도시된 디스플레이 장치(100)의 논-액티브 영역(NA)의 일부 영역의 단면 구조의 예시를 나타낸 도면이다. 도 5는 디스플레이 패널(110)의 논-액티브 영역(NA)에 위치하는 게이트 구동 회로(120)에 포함되는 회로 소자의 예시를 나타낸다. 도 5는 게이트 구동 회로(120)가 GIP 형태로 배치되는 경우를 예시적으로 나타낸다.
도 5를 참조하면, 기판(SUB) 상에 제1 버퍼 층(BUF1)이 배치될 수 있다. 기판(SUB)은, 단일 층으로 이루어질 수도 있고, 복수의 층으로 이루어질 수도 있다. 일 예로, 기판(SUB)은, 제1 폴리이미드 층(PI1), 층간 폴리이미드 층(IPD) 및 제2 폴리이미드 층(PI2)을 포함할 수 있다.
제1 버퍼 층(BUF1)은, 적어도 하나의 절연 층을 포함할 수 있다. 일 예로, 제1 버퍼 층(BUF1)은, 멀티 버퍼 층, 액티브 버퍼 층과 같이 복수의 층들을 포함할 수 있다.
제1 버퍼 층(BUF1) 상에 제1 반도체 층(SEMI1)으로 이루어진 제1 트랜지스터(T1)의 액티브 층(ACT)이 배치될 수 있다. 제1 반도체 층(SEMI1)은, 일 예로, 다결정 실리콘으로 이루어질 수 있다.
제1 게이트 절연 층(GI1)이 제1 트랜지스터(T1)의 액티브 층(ACT) 상에 배치될 수 있다.
제1 게이트 절연 층(GI1) 상에 제1 게이트 전극 층(GAT1)으로 이루어진 제1 트랜지스터(T1)의 게이트 전극(GE)이 배치될 수 있다. 제1 게이트 전극 층(GAT1)으로 이루어진 제2 트랜지스터(T2)의 바텀 게이트 전극(BGE)이 제1 게이트 절연 층(GI1) 상에 배치될 수 있다.
제1 층간 절연 층(ILD1)이 제1 트랜지스터(T1)의 게이트 전극(GE)과 제2 트랜지스터(T2)의 바텀 게이트 전극(BGE) 상에 배치될 수 있다.
제2 버퍼 층(BUF2)이 제1 층간 절연 층(ILD1) 상에 배치될 수 있다.
제2 버퍼 층(BUF2) 상에 제2 반도체 층(SEMI2)으로 이루어진 제2 트랜지스터(T2)의 액티브 층(ACT)이 배치될 수 있다. 제2 반도체 층(SEMI2)은, 일 예로, 산화물 반도체로 이루어질 수 있다.
제2 게이트 절연 층(GI2)이 제2 트랜지스터(T2)의 액티브 층(ACT) 상에 배치될 수 있다.
제2 게이트 전극 층(GAT2)으로 이루어진 제2 트랜지스터(T2)의 탑 게이트 전극(TGE)이 제2 게이트 절연 층(GI2) 상에 배치될 수 있다.
제2 층간 절연 층(ILD2)이 제2 트랜지스터(T2)의 탑 게이트 전극(TGE) 상에 배치될 수 있다.
제2 층간 절연 층(ILD2) 상에 제1 트랜지스터(T1)의 소스 전극(SE)과 드레인 전극(DE), 제2 트랜지스터(T2)의 소스 전극(SE)과 드레인 전극(DE)이 배치될 수 있다. 제1 트랜지스터(T1)의 소스 전극(SE)과 드레인 전극(DE), 및 제2 트랜지스터(T2)의 소스 전극(SE)과 드레인 전극(DE)은 제1 소스/드레인 전극 층(SD1)을 이용하여 배치될 수 있다.
제1 평탄화 층(PLN1), 제2 평탄화 층(PLN2)이 제1 트랜지스터(T1)의 소스 전극(SE)과 드레인 전극(DE), 및 제2 트랜지스터(T2)의 소스 전극(SE)과 드레인 전극(DE) 상에 배치될 수 있다.
뱅크 층(BNK)이 제2 평탄화 층(PLN2) 상에 위치할 수 있다.
봉지 층(ENCAP)이 뱅크 층(BNK) 상에 배치될 수 있다. 봉지 층(ENCAP)은, 제1 봉지 층(PAS1), 제2 봉지 층(PCL) 및 제3 봉지 층(PAS2)을 포함할 수 있다. 일 예로, 제1 봉지 층(PAS1)과 제3 봉지 층(PAS2)은 무기물로 이루어질 수 있다. 제2 봉지 층(PCL)은, 유기물로 이루어질 수 있다.
논-액티브 영역(NA)에 배치되는 게이트 구동 회로(120)가 상이한 반도체 층을 포함하는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함할 수 있다.
제1 트랜지스터(T1)는, 일 예로, 게이트 구동 회로(120)가 게이트 라인(GL)으로 출력하는 스캔 신호를 제어하는 트랜지스터일 수 있다. 제2 트랜지스터(T2)는, 제1 트랜지스터(T1)의 구동 타이밍을 제어하는 트랜지스터일 수 있다. 경우에 따라, 이와 반대일 수도 있다.
서로 다른 특성을 갖는 반도체 층으로 형성된 채널을 포함하는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 게이트 구동 회로(120)를 구성하며, 게이트 구동 회로(120)의 동작 성능이 개선될 수 있다. 유사하게, 서브픽셀(SP)에 배치되는 트랜지스터는, 제1 트랜지스터(T1) 또는 제2 트랜지스터(T2)의 적어도 하나와 동일한 층에 위치할 수 있다.
제1 트랜지스터(T1) 또는 제2 트랜지스터(T2) 중 한 가지 유형만 서브픽셀(SP)에 배치될 수도 있고, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 혼합되어 서브픽셀(SP)에 배치될 수도 있다.
도 6은 도 4에 도시된 디스플레이 장치(100)의 액티브 영역(AA)의 제1 영역(A1)에 배치된 제1 서브픽셀(SP1)의 평면 구조의 예시를 나타낸 도면이다. 도 7은 도 6에 도시된 Ⅰ-Ⅰ' 부분의 단면 구조의 예시를 나타낸 도면이다. 도 8은 도 4에 도시된 디스플레이 장치(100)의 액티브 영역(AA)의 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)의 평면 구조의 예시를 나타낸 도면이다. 도 9는 도 8에 도시된 Ⅱ-Ⅱ' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 6 내지 도 9는 서브픽셀(SP)에서 스토리지 커패시터(Cst)가 배치된 영역을 예시적으로 나타낸다. 도 6 내지 도 9에 도시된 서브픽셀(SP)은, 도 2를 통해 설명된 서브픽셀(SP)을 예시적으로 나타내며, 스토리지 커패시터(Cst)의 주변에 제4 스위칭 트랜지스터(SWT4)와 구동 트랜지스터(DRT)가 배치된 부분을 예시적으로 나타낸다. 도 6 내지 도 9에서 도 5를 통해 설명된 층과 동일한 층에 대한 설명은 생략될 수 있다.
도 6과 도 7을 참조하면, 제1 서브픽셀(SP1)에서 데이터 라인(DL)과 구동 전압 라인(DVL)이 일 방향을 따라 배치될 수 있다.
제1 발광 제어 라인(EML1)이 일 방향과 교차하는 방향을 따라 배치될 수 있다.
액티브 영역(AA)의 제1 영역(A1)에 배치되는 제1 서브픽셀(SP1)은, 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제4 스위칭 트랜지스터(SWT4)와 구동 트랜지스터(DRT)가 제1 서브픽셀(SP)에 배치될 수 있다.
제4 스위칭 트랜지스터(SWT4)와 구동 트랜지스터(DRT)는, 일 예로, 동일한 반도체 층을 채널로 이용할 수 있다. 경우에 따라, 본 개시의 실시예들은, 제4 스위칭 트랜지스터(SWT4)를 구성하는 반도체 층이 구동 트랜지스터(DRT)를 구성하는 반도체 층과 다른 경우에도 적용될 수 있다.
도 6과 도 7에 도시된 구조를 예시적으로 설명하면, 제4 스위칭 트랜지스터(SWT4)는, 일 예로, 액티브 층(ACT), 탑 게이트 전극(TGE), 바텀 게이트 전극(BGE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
구동 트랜지스터(DRT)는, 일 예로, 액티브 층(ACT), 탑 게이트 전극(TGE) 및 바텀 게이트 전극(BGE)을 포함할 수 있다. 도시되지 않았으나, 구동 트랜지스터(DRT)는, 소스 전극과 드레인 전극을 포함할 수 있다.
제4 스위칭 트랜지스터(SWT4)의 액티브 층(ACT)과 구동 트랜지스터(DRT)의 액티브 층(ACT)은 모두 제2 반도체 층을 이용하여 배치될 수 있다.
제4 스위칭 트랜지스터(SWT4)의 탑 게이트 전극(TGE)과 구동 트랜지스터(DRT)의 탑 게이트 전극(TGE)은 모두 제2 게이트 전극 층(GAT2)을 이용하여 배치될 수 있다.
제4 스위칭 트랜지스터(SWT4)의 소스 전극(SE)과 드레인 전극(DE)은 제1 소스/드레인 전극 층(SD1)을 이용하여 배치될 수 있으며, 구동 트랜지스터(DRT)의 경우도 이와 동일할 수 있다.
제4 스위칭 트랜지스터(SWT4)의 바텀 게이트 전극(BGE)은, 일 예로, 제1 게이트 전극 층(GAT1)을 이용하여 배치될 수 있다. 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)은, 일 예로, 제2 보조 전극 층(TM2)을 이용하여 배치될 수 있다.
제2 보조 전극 층(TM2)은, 제1 게이트 전극 층(GAT1)보다 상위 층에 위치할 수 있다. 제2 보조 전극 층(TM2)은, 제2 하부 버퍼 층(BUF21)과 제2 상부 버퍼 층(BUF22) 사이에 위치할 수 있다. 제2 상부 버퍼 층(BUF22) 상에 제4 스위칭 트랜지스터(SWT4)의 액티브 층(ACT)과 구동 트랜지스터(DRT)의 액티브 층(ACT)이 위치할 수 있다.
구동 트랜지스터(DRT)의 액티브 층(ACT)과 바텀 게이트 전극(BGE) 간의 거리는 제4 스위칭 트랜지스터(SWT4)의 액티브 층(ACT)과 바텀 게이트 전극(BGE) 간의 거리보다 작을 수 있다.
구동 트랜지스터(DRT)와 제4 스위칭 트랜지스터(SWT4)에서 액티브 층(ACT)과 바텀 게이트 전극(BGE) 사이의 거리를 서로 다르게 함으로써, 구동 트랜지스터(DRT)의 구동 특성과 제4 스위칭 트랜지스터(SWT4)의 구동 특성을 다르게 설정할 수 있다. 구동 트랜지스터(DRT)과 제4 스위칭 트랜지스터(SWT4)가 동일한 반도체 층을 채널로 이용하는 경우에도, 바텀 게이트 전극(BGE)의 배치 구조에 의해 구동 트랜지스터(DRT)과 제4 스위칭 트랜지스터(SWT4)의 구동 특성이 다르게 설정될 수 있다.
제1 평탄화 층(PLN1) 상에 제2 소드/드레인 전극 층(SD2)을 이용하여 데이터 라인(DL), 연결 패턴(CP) 및 구동 전압 라인(DVL) 등이 배치될 수 있다.
제4 스위칭 트랜지스터(SWT4)는, 연결 패턴(CP)을 통해 발광 소자(ED)의 제1 전극 층(E1)과 전기적으로 연결될 수 있다.
제2 평탄화 층(PLN2)이 데이터 라인(DL), 연결 패턴(CP) 및 구동 전압 라인(DVL) 상에 배치될 수 있다. 발광 소자(ED)의 제1 전극 층(E1)과 뱅크 층(BNK)이 제2 평탄화 층(PLN2) 상에 배치될 수 있다. 발광 층(EL) 및 제2 전극 층(E2)이 제1 전극 층(E1)과 뱅크 층(BNK) 상에 배치될 수 있다. 스페이서(SPC)가 뱅크 층(BNK) 상의 일부 영역에 배치될 수 있다.
봉지 층(ENCAP)이 발광 소자(ED) 상에 배치될 수 있다.
제1 스토리지 커패시터(Cst1)는, 제1 하부 커패시터 전극(Cst1_B)과 제1 상부 커패시터 전극(Cst1_T)을 포함할 수 있다.
제1 하부 커패시터 전극(Cst1_B)은, 일 예로, 제1 게이트 전극 층(GAT1)을 이용하여 배치될 수 있다. 제1 상부 커패시터 전극(Cst1_T)은, 일 예로, 제1 보조 전극 층(TM1)을 이용하여 배치될 수 있다.
제1 하부 커패시터 전극(Cst1_B)과 제1 상부 커패시터 전극(Cst1_T) 사이에 유전체인 제1 층간 절연 층(ILD1)이 배치될 수 있다.
제1 상부 커패시터 전극(Cst1_T)의 면적은 제1 하부 커패시터 전극(Cst1_B)의 면적과 상이할 수 있다. 일 예로, 제1 상부 커패시터 전극(Cst1_T)의 면적은 제1 하부 커패시터 전극(Cst1_B)의 면적보다 클 수 있다.
제1 상부 커패시터 전극(Cst1_T)의 일부분은 제1 상부 커패시터 전극(Cst1_T) 아래에 위치하는 제1 층간 절연 층(ILD1)의 경사면에 배치될 수 있다.
제1 상부 커패시터 전극(Cst1_T)은, 경우에 따라, 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)과 동일한 층에 위치할 수 있다.
또는, 도 7에 도시된 예시와 같이, 제1 상부 커패시터 전극(Cst1_T)은 제1 보조 전극 층(TM1)을 이용하여 배치되고, 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)은 제2 보조 전극 층(TM2)을 이용하여 배치될 수 있다.
제1 보조 전극 층(TM1)을 이용하여 배치된 제1 상부 커패시터 전극(Cst1_T)의 두께는 제1 보조 전극 층(TM2)을 이용하여 배치된 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)의 두께와 상이할 수 있다. 일 예로, 제1 상부 커패시터 전극(Cst1_T)의 두께는 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)의 두께보다 클 수 있다. 제1 상부 커패시터 전극(Cst1_T)과 구동 트랜지스터(DRT)의 바텀 게이트 전극(BGE)을 다른 전극 층을 이용하여 배치하므로, 공정 특성 또는 트랜지스터의 구동 특성에 맞게 각 회로 소자를 구성하는 전극이 배치될 수 있다.
제1 서브픽셀(SP1)에 배치되는 제1 스토리지 커패시터(Cst1)는, 전술한 예시와 같이, 제1 게이트 전극 층(GAT1)과 제1 보조 전극 층(TM1)을 이용하여 배치되므로 서로 인접한 전극 층으로 구성될 수 있다.
제2 서브픽셀(SP2)에 배치되는 제2 스토리지 커패시터(Cst2)는, 제2 영역(A2)의 투명도를 높여주기 위해, 제1 스토리지 커패시터(Cst1)를 구성하는 전극 층과 다른 층을 이용하여 배치될 수 있다.
도 8과 도 9를 참조하면, 제2 영역(A2)에 배치된 제2 서브픽셀(SP2)에 데이터 라인(DL)과 구동 전압 라인(DVL)이 일 방향을 따라 배치될 수 있다. 제1 발광 제어 라인(EML1)이 데이터 라인(DL)과 교차하는 방향을 따라 배치될 수 있다.
제2 스토리지 커패시터(Cst2)가 제2 서브픽셀(SP2)에 배치될 수 있다. 제2 스토리지 커패시터(Cst2)의 주변에 제4 스위칭 트랜지스터(SWT4)와 구동 트랜지스터(DRT)가 위치할 수 있다.
제2 서브픽셀(SP2)에 배치된 제4 스위칭 트랜지스터(SWT4)과 구동 트랜지스터(DRT)의 배치 구조는 제1 서브픽셀(SP1)과 동일할 수 있다.
제2 서브픽셀(SP2)에 배치된 제2 스토리지 커패시터(Cst2)의 배치 구조는 제1 서브픽셀(SP1)에 배치된 제1 스토리지 커패시터(Cst1)의 배치 구조와 상이할 수 있다.
제2 스토리지 커패시터(Cst2)는, 제2 하부 커패시터 전극(Cst2_B)과 제2 상부 커패시터 전극(Cst2_T)을 포함할 수 있다.
제2 하부 커패시터 전극(Cst2_B)은, 일 예로, 제1 반도체 층(SEMI1)을 이용하여 배치될 수 있다. 제2 하부 커패시터 전극(Cst2_B)은, 다결정 실리콘으로 이루어지며 다결정 실리콘이 도체화된 전극일 수 있다.
제2 하부 커패시터 전극(Cst2_B)은, 제1 버퍼 층(BUF1)과 제1 게이트 절연 층(GI1) 사이에 배치될 수 있다. 제2 하부 커패시터 전극(Cst2_B)은, 논-액티브 영역(NA)에 배치되는 제1 트랜지스터(T1)의 액티브 층(ACT)과 동일한 층에 위치할 수 있다. 제2 하부 커패시터 전극(Cst2_B)은, 게이트 구동 회로(120)에 포함된 일부 트랜지스터의 액티브 층과 동일한 층에 위치할 수 있다.
경우에 따라, 제2 하부 커패시터 전극(Cst2_B)은, 액티브 영역(AA)에 배치되는 트랜지스터의 액티브 층과 동일한 층에 위치할 수도 있다. 일 예로, 도 8과 도 9는 제4 스위칭 트랜지스터(SWT4)와 구동 트랜지스터(DRT)가 모두 제2 반도체 층(SEMI2)을 이용하여 채널을 형성하는 구조를 도시하나, 트랜지스터의 적어도 일부는 제1 반도체 층(SEMI1)을 이용하여 채널을 형성할 수도 있다. 이러한 경우, 제2 하부 커패시터 전극(Cst2_B)이 서브픽셀(SP) 내 트랜지스터의 액티브 층과 동일한 층에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 일 예로, 제2 반도체 층(SEMI2)을 이용하여 배치될 수 있다. 제2 상부 커패시터 전극(Cst2_T)은, 산화물 반도체로 이루어지며 산화물 반도체가 도체화된 전극일 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 제2 상부 버퍼 층(BUF22)과 제2 게이트 절연 층(GI2) 사이에 위치할 수 있다. 제2 상부 커패시터 전극(Cst2_T)은, 제4 스위칭 트랜지스터(SWT4)의 액티브 층(ACT)과 동일할 층에 위치할 수 있다. 제2 상부 커패시터 전극(Cst2_T)은, 구동 트랜지스터(DRT)의 액티브 층(ACT)과 동일한 층에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 제1 서브픽셀(SP1)에 배치된 트랜지스터의 액티브 층과 동일한 층에 위치할 수 있다. 또한, 제2 상부 커패시터 전극(Cst2_T)은, 논-액티브 영역(NA)에 위치하는 게이트 구동 회로(120)에 포함된 일부 트랜지스터의 액티브 층과 동일한 층에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)의 면적은 제2 하부 커패시터 전극(Cst2_B)의 면적과 상이할 수 있다. 제2 상부 커패시터 전극(Cst2_T)이 제2 서브픽셀(SP2)에 배치된 트랜지스터의 액티브 층과 동일한 층에 위치하므로, 제2 상부 커패시터 전극(Cst2_T)의 면적이 제2 하부 커패시터 전극(Cst2_B)의 면적보다 작을 수 있다.
제2 스토리지 커패시터(Cst2)가 제1 반도체 층(SEMI1)과 제2 반도체 층(SEMI2)으로 이루어지므로, 제2 스토리지 커패시터(Cst2)의 투명도는 제1 스토리지 커패시터(Cst1)의 투명도보다 높을 수 있다.
제2 서브픽셀(SP2)에서 제2 스토리지 커패시터(Cst2)가 배치된 영역은 투명 영역이 될 수 있다. 제2 서브픽셀(SP2)에서 제2 스토리지 커패시터(Cst2)의 주변 영역에서 배선이 배치되지 않은 영역은 투명 영역이 될 수 있다.
제2 서브픽셀(SP2)의 투명도가 향상되고, 제2 서브픽셀(SP2)이 배치된 제2 영역(A2)의 투명도가 향상될 수 있다. 제2 영역(A2)과 중첩하며 기판(SUB)의 배면에 위치하는 광학 소자(200)의 광학 성능이 개선될 수 있다.
제2 영역(A2)의 해상도를 제1 영역(A1)의 해상도와 동일하게 유지하며, 제2 영역(A2)의 투명도가 향상될 수 있다. 또는, 경우에 따라, 제2 영역(A2)의 해상도가 제1 영역(A1)의 해상도보다 낮을 수 있다. 제2 영역(A2)에서 단위 영역에 배치된 제2 서브픽셀(SP2)의 수가 제1 영역(A1)에서 단위 영역에 배치된 제1 서브픽셀(SP1)의 수보다 작을 수 있다. 제2 영역(A2)에서 제2 서브픽셀(SP2)이 배치된 영역이 감소하며, 투명도가 높은 제2 스토리지 커패시터(Cst2)가 배치되므로, 제2 영역(A2)의 투명도가 더욱 높아질 수 있다.
제1 영역(A1)에 위치하는 제1 서브픽셀(SP1)에 배치된 제1 스토리지 커패시터(Cst1)는 전술한 예시와 같이 불투명한 전극으로 이루어질 수 있으나, 경우에 따라, 제2 스토리지 커패시터(Cst2)와 동일한 층을 이용하여 구성될 수 있다. 일 예로, 제1 스토리지 커패시터(Cst1)의 제1 하부 커패시터 전극(Cst1_B)이 제1 반도체 층(SEMI1)을 이용하여 배치될 수 있다. 제1 스토리지 커패시터(Cst1)의 제1 상부 커패시터 전극(Cst1_T)이 제2 반도체 층(SEMI2)을 이용하여 배치될 수 있다. 제1 스토리지 커패시터(Cst1)와 제2 스토리지 커패시터(Cst2)가 공정 편의를 개선하며 배치될 수 있으며, 제2 영역(A2)의 투명도도 향상될 수 있다.
제2 스토리지 커패시터(Cst2)가 제1 스토리지 커패시터(Cst1)와 다른 층을 이용하여 배치되는 경우, 제2 스토리지 커패시터(Cst2)의 두 전극 간의 거리는 제1 스토리지 커패시터(Cst1)의 두 전극 간의 거리와 상이할 수 있다.
일 예로, 제2 하부 커패시터 전극(Cst2_B)과 제2 상부 커패시터 전극(Cst2_T) 간의 거리는 제1 하부 커패시터 전극(Cst1_B)과 제1 상부 커패시터 전극(Cst1_T) 간의 거리보다 클 수 있다.
제2 스토리지 커패시터(Cst2)의 면적과 제1 스토리지 커패시터(Cst1)의 면적은 각 스토리지 커패시터(Cst)를 구성하는 두 전극 간의 거리를 고려하여 다를 수 있다.
또는, 제2 스토리지 커패시터(Cst2)의 면적과 제1 스토리지 커패시터(Cst1)의 면적은 서로 동일 또는 유사할 수 있다.
이러한 경우, 디스플레이 구동 또는 구동 트랜지스터(DRT)의 문턱 전압 시 발생될 수 있는 편차를 감소시키기 위해, 제2 서브픽셀(SP2)로 공급되는 데이터 전압(Vdata)이 제1 서브픽셀(SP1)로 공급되는 데이터 전압(Vdata)과 다르게 설정될 수 있다. 동일 계조에 대응하는 데이터 전압(Vdata)이 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 다르게 공급될 수 있다. 일 예로, 제2 서브픽셀(SP2)로 보정 값이 반영된 데이터 전압(Vdata)이 공급될 수 있다.
이와 같이, 제1 반도체 층(SEMI1)과 제2 반도체 층(SEMI2)을 이용하여 제2 스토리지 커패시터(Cst2)를 배치하여 제2 영역(A2)의 투명도를 높이면서, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)에 배치된 스토리지 커패시터(Cst)의 구조 차이로 인한 구동 상의 이상이 발생되는 것을 방지할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 다수의 제1 서브픽셀들(SP1)이 위치하는 제1 영역(A1)과 다수의 제2 서브픽셀들(SP2)이 위치하는 제2 영역(A2)을 포함하는 기판(SUB), 다수의 제1 서브픽셀들(SP1) 각각에 배치되고 제1 상부 커패시터 전극(Cst1_T)과 제1 하부 커패시터 전극(Cst1_B)을 포함하는 제1 스토리지 커패시터(Cst1), 및 다수의 제2 서브픽셀들(SP2) 각각에 배치되고 제2 상부 커패시터 전극(Cst2_T)과 제2 하부 커패시터 전극(Cst2_B)을 포함하며 제2 상부 커패시터 전극(Cst2_T) 또는 제2 하부 커패시터 전극(Cst2_B)의 적어도 하나의 투명도는 제1 상부 커패시터 전극(Cst1_T) 및 제1 하부 커패시터 전극(Cst1_B)의 투명도보다 큰 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 다수의 제2 서브픽셀들(SP2) 각각에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 다수의 제1 서브픽셀들(SP2) 각각에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치할 수 있다.
제2 하부 커패시터 전극(Cst2_B)은, 기판(SUB) 상에 위치하는 구동 회로에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치할 수 있다.
제1 하부 커패시터 전극(Cst1_B)은, 구동 회로에 배치된 박막 트랜지스터에 포함된 게이트 전극이 배치된 층에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)과 제2 하부 커패시터 전극(Cst2_B)은, 투명한 반도체 물질이 도체화되어 형성될 수 있다.
제2 상부 커패시터 전극(Cst2_T)은, 제2 하부 커패시터 전극(Cst2_B)과 상이한 물질로 이루어질 수 있다.
제1 상부 커패시터 전극(Cst1_T)은, 제2 상부 커패시터 전극(Cst2_T)이 배치된 층과 제2 하부 커패시터 전극(Cst2_B)이 배치된 층 사이에 위치할 수 있다.
제1 하부 커패시터 전극(Cst1_B)은, 제2 상부 커패시터 전극(Cst2_T)이 배치된 층과 제2 하부 커패시터 전극(Cst2_B)이 배치된 층 사이에 위치할 수 있다.
제2 상부 커패시터 전극(Cst2_T)과 제2 하부 커패시터 전극(Cst2_B) 사이의 거리는 제1 상부 커패시터 전극(Cst1_T)과 제1 하부 커패시터 전극(Cst1_B) 사이의 거리보다 클 수 있다.
제2 상부 커패시터 전극(Cst2_T) 또는 제2 하부 커패시터 전극(Cst2_B)의 적어도 하나의 면적은 제1 상부 커패시터 전극(Cst1_T) 또는 제1 하부 커패시터 전극(Cst1_B)의 적어도 하나의 면적과 상이할 수 있다.
제1 상부 커패시터 전극(Cst1_T)의 면적은 제1 하부 커패시터 전극(Cst1_B)의 면적보다 크고, 제2 상부 커패시터 전극(Cst2_T)의 면적은 제2 하부 커패시터 전극(Cst2_B)의 면적보다 작을 수 있다.
제2 상부 커패시터 전극(Cst2_T)의 하면에 접촉하는 절연 층의 상면은 평탄화된 면일 수 있다.
제1 상부 커패시터 전극(Cst1_T)의 일부분은 제1 상부 커패시터 전극(Cst1_T)과 제1 하부 커패시터 전극(Cst1_B) 사이에 위치하는 절연 층의 경사면에 배치될 수 있다.
제2 영역(A2)에서 단위 영역에 위치하는 다수의 제2 서브픽셀들(SP2)의 수는 제1 영역(A1)에서 단위 영역에 위치하는 다수의 제1 서브픽셀들(SP1)의 수보다 작을 수 있다.
제1 상부 커패시터 전극(Cst1_T)은, 다수의 제1 서브픽셀들(SP1) 각각에 배치된 다수의 박막 트랜지스터들 중 제1 박막 트랜지스터에 포함된 하부 게이트 전극이 배치된 층과 기판(SUB) 사이에 위치할 수 있다.
제1 상부 커패시터 전극(Cst1_T)의 두께는 제1 박막 트랜지스터에 포함된 하부 게이트 전극의 두께보다 클 수 있다.
제1 상부 커패시터 전극(Cst1_T)은, 다수의 박막 트랜지스터들 중 제2 박막 트랜지스터에 포함된 하부 게이트 전극이 배치된 층과 제2 박막 트랜지스터의 액티브 층이 배치된 층 사이에 위치할 수 있다.
디스플레이 장치(100)는, 기판(SUB)의 배면에 위치하고, 제2 영역(A2)의 적어도 일부와 중첩하는 적어도 하나의 광학 소자(200)를 더 포함할 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 다수의 제1 서브픽셀들(SP1)이 위치하는 제1 영역(A1)과 다수의 제2 서브픽셀들(SP2)이 위치하는 제2 영역(A2)을 포함하는 기판(SUB), 및 다수의 제1 서브픽셀들(SP1) 또는 다수의 제2 서브픽셀들(SP2)의 적어도 하나에 배치되고 제1 반도체 물질로 이루어진 하부 커패시터 전극과 제1 반도체 물질과 상이한 제2 반도체 물질로 이루어진 상부 커패시터 전극을 포함하는 스토리지 커패시터(Cst)를 포함할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 200: 광학 소자

Claims (20)

  1. 다수의 제1 서브픽셀들이 위치하는 제1 영역과 다수의 제2 서브픽셀들이 위치하는 제2 영역을 포함하는 기판;
    상기 다수의 제1 서브픽셀들 각각에 배치되고, 제1 상부 커패시터 전극과 제1 하부 커패시터 전극을 포함하는 제1 스토리지 커패시터; 및
    상기 다수의 제2 서브픽셀들 각각에 배치되고, 제2 상부 커패시터 전극과 제2 하부 커패시터 전극을 포함하며, 상기 제2 상부 커패시터 전극 또는 상기 제2 하부 커패시터 전극의 적어도 하나의 투명도는 상기 제1 상부 커패시터 전극 및 상기 제1 하부 커패시터 전극의 투명도보다 큰 제2 스토리지 커패시터
    를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 상부 커패시터 전극은 상기 다수의 제2 서브픽셀들 각각에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 상부 커패시터 전극은 상기 다수의 제1 서브픽셀들 각각에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 하부 커패시터 전극은 상기 기판 상에 위치하는 구동 회로에 배치된 박막 트랜지스터에 포함된 액티브 층이 배치된 층에 위치하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 하부 커패시터 전극은 상기 구동 회로에 배치된 상기 박막 트랜지스터에 포함된 게이트 전극이 배치된 층에 위치하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제2 상부 커패시터 전극과 상기 제2 하부 커패시터 전극은 투명한 반도체 물질이 도체화된 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제2 상부 커패시터 전극은 상기 제2 하부 커패시터 전극과 상이한 물질로 이루어진 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 상부 커패시터 전극은 상기 제2 상부 커패시터 전극이 배치된 층과 상기 제2 하부 커패시터 전극이 배치된 층 사이에 위치하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 하부 커패시터 전극은 상기 제2 상부 커패시터 전극이 배치된 층과 상기 제2 하부 커패시터 전극이 배치된 층 사이에 위치하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2 상부 커패시터 전극과 상기 제2 하부 커패시터 전극 사이의 거리는 상기 제1 상부 커패시터 전극과 상기 제1 하부 커패시터 전극 사이의 거리보다 큰 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제2 상부 커패시터 전극 또는 상기 제2 하부 커패시터 전극의 적어도 하나의 면적은 상기 제1 상부 커패시터 전극 또는 상기 제1 하부 커패시터 전극의 적어도 하나의 면적과 상이한 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 상부 커패시터 전극의 면적은 상기 제1 하부 커패시터 전극의 면적보다 크고, 상기 제2 상부 커패시터 전극의 면적은 상기 제2 하부 커패시터 전극의 면적보다 작은 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제2 상부 커패시터 전극의 하면에 접촉하는 절연 층의 상면은 평탄화된 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제1 상부 커패시터 전극의 일부분은 상기 제1 상부 커패시터 전극과 상기 제1 하부 커패시터 전극 사이에 위치하는 절연 층의 경사면에 배치된 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제2 영역에서 단위 영역에 위치하는 상기 다수의 제2 서브픽셀들의 수는 상기 제1 영역에서 상기 단위 영역에 위치하는 상기 다수의 제1 서브픽셀들의 수보다 작은 디스플레이 장치.
  16. 제1항에 있어서,
    상기 제1 상부 커패시터 전극은 상기 다수의 제1 서브픽셀들 각각에 배치된 다수의 박막 트랜지스터들 중 제1 박막 트랜지스터에 포함된 하부 게이트 전극이 배치된 층과 상기 기판 사이에 위치하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 상부 커패시터 전극의 두께는 상기 하부 게이트 전극의 두께보다 큰 디스플레이 장치.
  18. 제16항에 있어서,
    상기 제1 상부 커패시터 전극은 상기 다수의 박막 트랜지스터들 중 제2 박막 트랜지스터에 포함된 하부 게이트 전극이 배치된 층과 상기 제2 박막 트랜지스터의 액티브 층이 배치된 층 사이에 위치하는 디스플레이 장치.
  19. 제1항에 있어서,
    상기 기판의 배면에 위치하고, 상기 제2 영역의 적어도 일부와 중첩하는 적어도 하나의 광학 소자를 더 포함하는 디스플레이 장치.
  20. 다수의 제1 서브픽셀들이 위치하는 제1 영역과 다수의 제2 서브픽셀들이 위치하는 제2 영역을 포함하는 기판; 및
    상기 다수의 제1 서브픽셀들 또는 상기 다수의 제2 서브픽셀들의 적어도 하나에 배치되고, 제1 반도체 물질로 이루어진 하부 커패시터 전극과 상기 제1 반도체 물질과 상이한 제2 반도체 물질로 이루어진 상부 커패시터 전극을 포함하는 스토리지 커패시터
    를 포함하는 디스플레이 장치.
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