KR101395282B1 - 박막 트랜지스터 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 데이터 라인에 화소 데이터 전압을 공급하는 데이터 신호 공급라인을 인접한 라인별로 다른 금속층으로 형성하여 그 크기를 줄인 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
이를 위하여, 기판 위에 게이트 절연막을 사이에 두고 서로 교차구조로 형성된 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 데이터 라인의 교차부마다 형성된 박막 트랜지스터, 상기 박막 트랜지스터에 접속된 화소 전극이 형성된 표시영역, 상기 표시영역 외곽의 비표시영역에 제1 도전층으로 형성되어 상기 데이터 라인과 접속되는 제1 데이터 신호 공급라인 및 상기 제1 데이터 신호 공급라인과 상기 게이트 절연막을 사이에 두고 교번하며 제2 도전층으로 형성되어 상기 데이터 라인과 접속되는 제2 데이터 신호 공급라인을 포함하는 박막 트랜지스터 기판 및 이의 제조방법을 제공한다.
Description
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 일부를 확대하여 도시한 확대도이다.
도 3은 도 2에 도시된 박막 트랜지스터 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 5는 도 4에 도시된 박막 트랜지스터 기판의 표시영역의 상부측 및 하부측 각각에 형성된 데이터 신호 공급라인을 도시한 평면도이다.
도 6a 내지 도 6e는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 순차적으로 도시한 단면도들이다.
<도면부호의 간단한 설명>
10: 기판 20: 게이트 전극
21: 게이트 라인 30: 게이트 절연막
40: 반도체층 50; 오믹 콘택층
60: 드레인 전극 70; 소스 전극
75: 데이터 라인 80: 보호막
90: 화소 콘택홀 100: 화소 전극
110: 제1 데이터 신호 공급라인 120: 제2 데이터 신호 공급라인
130: 제1 브리지 전극 140: 제2 브리지 전극
151: 제1 콘택홀 152: 제2 콘택홀
161: 제3 콘택홀 162: 제4 콘택홀
200: 표시영역 250: 접속패드
300: 비표시영역 500: 박막 트랜지스터
본 발명은 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 특히 데이터 라인에 화소 데이터 전압을 공급하는 데이터 신호 공급라인을 인접한 라인별로 다른 금속층으로 형성하여 그 크기를 줄인 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
액정표시장치는 화상을 표시하는 액정패널, 액정패널을 구동하는 구동회로부 및 액정패널에 광을 공급하는 광원 유닛을 포함한다.
광원 유닛은 광을 생성하는 램프 또는 발광다이오드 등의 광원, 광원으로부터의 광을 액정패널로 안내하는 도광판, 도광판의 하부로 공급되는 광을 도광판으로 반사시키는 반사시트, 도광판과 액정패널 사이에 형성되어 도광판으로부터의 광의 휘도를 균일하게 하는 광학시트들을 포함한다.
구동회로부는 액정패널의 게이트 라인을 구동하는 게이트 구동부, 데이터 라인을 구동하는 데이터 구동부, 게이트 구동부 및 데이터 구동부에 전원을 공급하는 전원부 및 게이트 구동부 및 데이터 구동부에 제어신호를 공급하는 타이밍 컨트롤러를 포함한다.
액정패널은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판, 박막 트랜지스터 기판에 대향하여 컬러필터 어레이가 형성된 컬러필터 기판 및 두 기판 사이에 충진된 액정을 포함한다.
컬러필터 기판은 투명기판 위에 빛샘을 방지하는 블랙매트릭스, 블랙매트릭스에 의해 구획되어진 화소영역에 형성된 컬러필터 및 컬러필터 위에 공통전압이 공급되는 공통전극을 구비한다.
박막 트랜지스터 기판은 게이트 라인과 데이터 라인으로 구획된 화소 영역 각각에 화소 전극과, 화소 전극과 접속된 박막 트랜지스터를 구비한다. 여기서, 게이트 라인은 게이트 구동부로부터 공급되는 스캔신호를 박막 트랜지스터의 게이트 전극에 공급한다. 데이터 라인은 데이터 구동부로부터 공급되는 화소 데이터 신호를 스캔신호가 공급될 때마다 박막 트랜지스터에 공급한다. 이에 따라, 화소 전극에 화소 데이터 신호가 충전된다.
이러한 데이터 라인에 데이터 구동부로부터의 화소 데이터 신호를 공급하기 위하여 데이터 라인으로부터 연장되어 데이터 구동부에 연결되는 별도의 신호라인이 비표시영역을 따라 추가로 형성된다. 이때, 신호라인은 데이터 라인과 동일한 금속으로 형성되므로 임의의 신호라인과 인접한 다른 신호라인 사이의 간격을 적어도 4㎛이상 유지시켜야 신호 간섭 및 신호라인 간의 단락을 방지할 수 있다.
그러나 신호라인과 신호라인 사이의 간격을 4㎛로 유지하게 되면 데이터 라인의 수가 증가할수록 비표시영역의 크기가 증가한다. 따라서, 박막 트랜지스터 기판의 크기가 커지는 문제점이 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 데이터 신호 공급라인은 제1 도전층과 제2 도전층으로 각각 형성하고, 데이터 라인과 데이터 신호 공급라인을 연결하는 브리지 전극을 형성하여 그 크기를 줄인 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 데 있다.
그리고 본 발명이 이루고자하는 또 다른 기술적 과제는 데이터 신호 공급라인과 데이터 라인의 연결시 브리지 전극과 접속되는 콘택홀들의 크기를 다르게 하여 콘택저항을 다르게 형성함으로써 데이터 라인과 이와 연결된 데이터 신호 공급라인의 저항비를 동일하게 하는 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 데 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 게이트 절연막을 사이에 두고 서로 교차구조로 형성된 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차부마다 형성된 박막 트랜지스터; 상기 박막 트랜지스터에 접속된 화소 전극이 형성된 표시영역; 상기 표시영역 외곽의 비표시영역에 제1 도전층으로 형성되어 상기 데이터 라인과 접속되는 제1 데이터 신호 공급라인; 및 상기 제1 데이터 신호 공급라인과 상기 게이트 절연막을 사이에 두고 교번하며 제2 도전층으로 형성되어 상기 데이터 라인과 접속되는 제2 데이터 신호 공급라인을 포함하는 박막 트랜지스터 기판을 제공한다.
이때, 상기 제1 데이터 신호 공급라인은 상기 게이트 라인과 동일한 평면상에 동일한 금속 물질로 형성되며, 상기 제2 데이터 신호 공급라인은 상기 데이터 라인과 동일한 평면상에 동일한 금속 물질로 형성된다.
그리고 상기 제2 데이터 신호 공급라인은 상기 제1 데이터 신호 공급라인의 일측면을 따라 나란하게 형성된다.
여기서, 상기 제1 데이터 신호 공급라인은 상기 M(M은 자연수)번째 데이터 라인과 연결되며, 상기 제2 데이터 신호 공급라인은 상기 M+1번째 데이터 라인과 연결된다.
이때, 상기 제1 데이터 신호 공급라인과 상기 M번째 데이터 라인을 노출하는 제1 및 제2 콘택홀; 상기 제1 및 제2 콘택홀을 경유하여 상기 제1 데이터 신호 공 급라인과 상기 M번째 데이터 라인을 접속하는 제1 브리지 전극; 상기 제2 데이터 신호 공급라인과 상기 M+1번째 데이터 라인을 노출하는 제3 및 제4 콘택홀; 및 상기 제3 및 제4 콘택홀을 경유하여 상기 제1 데이터 신호 공급라인과 상기 M+1번째 데이터 라인을 접속하는 제2 브리지 전극을 더 포함한다.
그리고 상기 제1 및 제2 콘택홀과 상기 제3 및 제4 콘택홀은 어느 일측이 나머지 일측보다 더 큰 것을 특징으로 한다.
그리고 상기 제1 및 제2 브리지 전극은 상기 화소 전극과 동일 평면상에 동일한 금속으로 형성된다.
한편, 상기 제1 및 제2 데이터 신호 공급라인은 상기 표시영역의 상부측 및 하부측의 상기 비표시영역 각각에 형성된다.
이때, 상기 상부측에 형성된 상기 제1 데이터 신호 공급라인은 4M번째 데이터 라인과 접속되며, 상기 제2 데이터 신호 공급라인은 4M-2번째 데이터 라인에 연결되고, 상기 하부측에 형성된 상기 제1 데이터 신호 공급라인은 4M-3번째 데이터 라인과 접속되며, 상기 제2 데이터 신호 공급라인은 4M-1번째 데이터 라인과 연결된다.
여기서, 상기 표시영역 상부측의 및 하부측 각각의 비표시영역에 형성된 상기 제1 데이터 신호 공급라인과, 상기 4M번째 데이터 라인을 각각 노출하는 제1 및 제2 콘택홀; 및 상기 제1 및 제2 콘택홀을 경유하여 상기 제1 데이터 신호 공급라인과 상기 4M번째 데이터 라인을 연결하는 제1 브리지 전극; 상기 제2 데이터 신호 공급라인과 4M-2번째 데이터 라인 각각을 노출하는 제3 및 제4 콘택홀; 및 상기 제 3 및 제4 콘택홀을 경유하여 상기 제2 데이터 신호 공급라인과 상기 4M-2번째 데이터 라인을 연결하는 제2 브리지 전극을 더 포함한다.
그리고 상기 제1 및 제2 콘택홀과 상기 제3 및 제4 콘택홀은 어느 일측이 나머지 일측보다 더 큰 것을 특징으로 한다.
이때, 상기 제1 및 제2 브리지 전극은 상기 화소 전극과 동일 평면상에 동일한 금속으로 형성된다.
또한, 상기 제1 데이터 신호 공급라인은 상기 제2 데이터 신호 공급라인의 비저항값 보다 더 작은 것을 특징으로 한다.
그리고 상기 제1 및 제2 데이터 신호 공급라인의 끝단에 구동회로부와 접속되는 접속패드가 형성된 것을 특징으로 한다.
그리고 상기의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 게이트 절연막을 사이에 두고 서로 교차구조로 표시영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계; 상기 게이트 라인 및 데이터 라인의 교차부마다 박막 트랜지스터를 형성하는 단계; 상기 표시영역에 상기 박막 트랜지스터에 접속된 화소 전극을 형성하는 단계; 상기 표시영역 외곽의 비표시영역에 상기 데이터 라인과 접속되는 제1 데이터 신호 공급라인을 형성하는 단계; 및 상기 제1 데이터 신호 공급라인과 상기 게이트 절연막을 사이에 두고 교번하며 상기 데이터 라인과 접속되는 제2 데이터 신호 공급라인을 형성하는 단계를 포함한다.
이때, 상기 제1 데이터 신호 공급라인은 상기 게이트 라인과 동일한 제1 도전층으로 형성하고, 상기 제2 데이터 신호 공급라인은 상기 데이터 라인과 동일한 제2 도전층으로 형성되는 단계를 더 포함한다.
그리고 상기 제2 데이터 신호 공급라인을 형성하는 단계에서, 상기 제2 데이터 신호 공급라인은 상기 제1 데이터 신호 공급라인의 일측면을 따라 나란하게 형성되는 단계를 더 포함한다.
여기서, 상기 제1 데이터 신호 공급라인을 노출하는 제1 콘택홀을 형성하는 단계; 상기 제1 데이터 신호 공급라인과 연결되는 상기 데이터 라인의 일측 끝단을 노출하는 제2 콘택홀을 형성하는 단계; 상기 제1 및 제2 콘택홀을 경유하여 상기 제1 데이터 신호 공급라인과 상기 데이터 라인을 접속하는 제1 브리지 전극을 형성하는 단계; 상기 제2 데이터 신호 공급라인을 노출하는 제3 콘택홀을 형성하는 단계; 상기 제2 데이터 신호 공급라인과 연결되는 상기 데이터 라인의 일측 끝단을 노출하는 제4 콘택홀을 형성하는 단계; 및 상기 제3 및 제4 콘택홀을 경유하여 상기 제2 데이터 신호 공급라인과 상기 데이터 라인을 접속하는 제2 브리지 전극을 형성하는 단계를 더 포함한다.
그리고 상기 제1 내지 제4 콘택홀을 형성하는 단계에서, 상기 제1 및 제2 콘택홀과 상기 제3 및 제4 콘택홀 중 어느 일측이 나머지측보다 더 크게 형성되는 단계를 더 포함한다.
이때, 상기 제1 데이터 신호 공급라인을 이루는 제1 도전층의 비저항이 상기 제2 데이터 신호 공급라인을 이루는 상기 제2 도전층의 비저항보다 작게 형성되고, 상기 제1 및 제2 콘택홀은 상기 제3 및 제4 콘택홀보다 더 작게 형성되는 단계를 더 포함한다.
그리고 상기 화소 전극이 형성되는 단계에서, 상기 화소 전극과 동일한 금속으로 제1 및 제2 브리지 전극이 형성되는 단계를 더 포함한다.
한편, 상기 제1 및 제2 데이터 신호 공급라인은 상기 표시영역의 상부측 및 하부측 비표시영역 각각에 형성되는 단계를 더 포함한다.
이때, 상기 상부측 비표시영역에 형성된 상기 제1 데이터 신호 공급라인은 4M번째 데이터 라인과 상기 제1 브리지 전극을 통해 연결되는 단계; 상기 하부측 비표시영역에 형성된 상기 제1 데이터 신호 공급라인은 4M-3번째 데이터 라인과 상기 제1 브리지 전극을 통해 연결되는 단계; 상기 상부측 비표시영역에 형성된 상기 제2 데이터 신호 공급라인은 4M-2번째 데이터 라인과 상기 제2 브리지 전극을 통해 연결되는 단계; 및 상기 하부측 비표시영역에 형성된 상기 제2 데이터 신호 공급라인은 4M-1번째 데이터 라인과 상기 제2 브리지 전극을 통해 연결되는 단계를 더 포함한다.
그리고 상기 제1 및 제2 데이터 신호 공급라인을 형성하는 단계에서, 상기 제1 및 제2 데이터 신호 공급라인의 끝단에 구동회로부와 접속되는 접속패드를 형성하는 단계를 더 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면들을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면 도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판의 일부를 확대하여 도시한 확대도이며, 도 3은 도 2에 도시된 박막 트랜지스터 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도들이다.
도 1 내지 도 3를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 기판(10) 위에 게이트 절연막(30)을 사이에 두고 서로 교차구조로 형성된 게이트 라인(21) 및 데이터 라인(75), 게이트 라인(21) 및 데이터 라인(75)의 교차부마다 형성된 박막 트랜지스터(500), 박막 트랜지스터(500)에 접속된 화소 전극(100)이 형성된 표시영역(200), 표시영역(200)의 외곽에 형성된 비표시영역(300)에 구동회로부와 접속되는 접속패드(250), 접속패드(250)의 일측과 접속되며 비표시영역(300)에 제1 및 제2 도전층으로 형성된 제1 및 제2 데이터 신호 공급라인(110, 120), 제1 및 제2 데이터 신호 공급라인(110, 120)과 데이터 라인(75)을 제1 내지 제4 콘택홀(151, 152, 161, 162)을 통해 접속하는 제1 및 제2브리지 전극(130, 140)을 포함한다. 제1 및 제2 콘택홀(151, 152)과, 제3 및 제4 콘택홀(161, 162)은 서로 다른 크기로 형성된다.
구체적으로, 기판(10)은 유리 또는 플라스틱 등의 투명 절연물질로 형성된다.이러한 기판(10) 위에 게이트 라인(21) 및 데이터 라인(75)의 교차부마다 박막 트랜지스터(500)가 형성된다.
박막 트랜지스터(500)는 게이트 라인(21)으로부터 공급된 게이트 온 전압에 의해 턴온되어 데이터 라인(75)으로 부터 공급된 화소 데이터 전압을 화소 전극(100)에 공급한다. 이러한 박막 트랜지스터(500)는 게이트 전극(20)과, 게이트 전극(20) 위에 형성된 게이트 절연막(30)과, 게이트 절연막(30) 위에 형성된 반도체층(40) 및 오믹 콘택층(50)과, 오믹 콘택층(50) 위에 서로 마주하여 형성된 소스 전극(70) 및 드레인 전극(60)을 포함한다.
게이트 전극(20)은 게이트 라인(21)으로부터 돌출되어 게이트 라인(21)과 전기적으로 접속된다. 이러한 게이트 전극(20)은 게이트 라인(21)과 동일한 금속으로 동일한 평면상에 형성된다.
게이트 절연막(30)은 Sinx 또는 SiOx 등의 무기절연막으로 게이트 라인(21) 및 게이트 전극(20)이 형성된 기판(10) 전영역에 형성된다. 게이트 절연막(30)은 게이트 라인(21) 및 게이트 전극(20)이 다른 신호라인 또는 전극과 직접 접속되는 것을 방지한다.
반도체층(40)은 게이트 전극(20)과 중첩되어 게이트 절연막(30) 위에 형성된다. 반도체층(40)은 아몰포스 실리콘(Amolphos-Silicon; a-Si)으로 형성되며 박막 트랜지스터(500)의 채널을 형성한다.
반도체층(40)과 소스 전극(70)과 드레인 전극(60) 사이에 오믹 접촉을 위한 오믹 콘택층(50)을 더 구비한다. 오믹 콘택층(50)은 불순물 도핑된 아몰포스 실리콘(M+ a-Si)으로 형성된다.
소스 전극(70)은 반도체층(40)과 중첩되어 오믹 콘택층(50) 위에 형성된다. 소스 전극(70)은 데이터 라인(75)과 전기적으로 접속되어 박막 트랜지스터(500)가 턴-온 되면 데이터 라인(75)으로부터 공급되는 화소 데이터 전압을 드레인 전극(60)으로 공급한다. 이러한 소스 전극(70)은 데이터 라인(75)과 동일한 금속으 로 동일 평면상에 형성된다.
드레인 전극(60)은 반도체층(40)과 중첩되어 오믹 콘택층(50) 위에 소스 전극(70)과 마주하여 형성된다. 이러한 드레인 전극(60)은 데이터 라인(75) 및 소스 전극(70)과 동일한 금속으로 동일한 평면상에 형성된다.
게이트 라인(21)은 불투명 금속 예를 들어, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 등의 단일 금속 또는 이들의 합금으로 기판(10) 위에 단일층 또는 이중층 이상으로 형성된다. 특히, 게이트 라인(21)은 AlNd와 Mo의 이중층으로 형성된다. 이렇게 이중층으로 형성된 게이트 라인(21)은 하부층을 AlNd로 형성하고 상부층을 Mo로 형성한다. 게이트 라인(21)은 게이트 구동부로부터의 게이트 온 전압 및 게이트 오프 전압을 박막 트랜지스터(500)의 게이트 전극(20)으로 공급한다.
데이터 라인(75)은 불투명 금속 예를 들어, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 등의 단일 금속 또는 이들의 합금으로 단일층 또는 이중층 이상으로 게이트 절연막(30) 위에 형성된다. 데이터 라인(75)은 게이트 라인(21)에 게이트 온 전압이 공급될 때마다 데이터 구동부로부터 공급되는 화소 데이터 신호를 박막 트랜지스터(500)에 공급한다.
이러한 데이터 라인(75)에 화소 데이터 신호를 공급하기 위하여 구동회로부가 접속되는 접속패드(250)와 연결되는 데이터 신호 공급라인(110, 120)이 기판(10)의 비표시영역(300)에 형성된다.
데이터 신호 공급라인(110, 120)은 제1 도전층으로 형성된 제1 데이터 신호 공급라인(110)과, 제2 도전층으로 형성된 제2 데이터 신호 공급라인(120)을 포함한다.
제1 데이터 신호 공급라인(110)은 제1 도전층으로 형성되며 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 등의 단일금속층 또는 이들의 합금 들로 단일층 또는 이중층 이상으로 형성된다. 이때, 배선의 형성과정이나 금속의 내부저항 등을 고려하여 도전층을 선택하여 형성한다. 이에 따라, 제1 데이터 신호 공급라인(110)은 게이트 라인(21)과 동일하게 Al, 또는 AlNd 합금과 Mo의 이중층으로 형성된다. 여기서, AlNd는 기판(10)과의 접착특성이 우수하고 비저항이 작아 하부층에 형성되고, Mo는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전층과의 접속특성이 우수하여 상부층에 형성된다. 제1 데이터 신호 공급라인(110)은 약 4㎛의 폭으로 형성된다. 제1 데이터 신호 공급라인(110)의 일측은 데이터 라인(75)과 전기적으로 연결되며, 타측은 접속패드(250)를 통해 구동회로부와 접속되어 구동회로부로부터의 화소 데이터 신호를 데이터 라인(75)으로 공급한다. 접속패드(250)는 제1 및 제2 데이터 신호 공급라인(110, 120)의 일측끝단에 이와 중첩되어 형성된 게이트 절연막(30) 및 보호막(80)을 관통하여 제1 및 제2 데이터 신호 공급라인(110, 120)의 일부가 노출되고, 노출된 금속층과 접속되는 투명 도전층을 통해 외부와 접속되도록 형성된다.
제2 데이터 신호 공급라인(120)은 제1 데이터 신호 공급라인(110)과 다른 제2 도전층으로 형성된다. 제2 데이터 신호 공급라인(120)은 게이트 절연막(30) 위 에 제1 데이터 신호 공급라인(110)과 나란하게 형성된다. 다시 말하여, 제2 데이터 신호 공급라인(120)은 제1 데이터 신호 공급라인(110)의 일측면을 따라 게이트 절연막(30)을 사이에 두고 나란하게 형성된다. 제2 데이터 신호 공급라인(120)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전층과의 접속특성을 고려하여 Mo 또는 Cr의 단일층으로 형성된다. 또한, 제2 데이터 신호 공급라인(120)은 약 4㎛의 폭으로 형성된다. 제2 데이터 신호 공급라인(120)의 일측은 데이터 라인(75)과 전기적으로 연결되며, 타측은 접속패드(250)를 통해 구동회로부와 접속되어 구동회로부로부터의 화소 데이터 신호를 데이터 라인(75)으로 공급한다.
제1 데이터 신호 공급라인(110)과 제2 데이터 신호 공급라인(120)은 서로 교번하여 형성된다. 즉, 제1 데이터 신호 공급라인(110)은 M번째 데이터 라인(DLm)과 접속되며, 제2 데이터 신호 공급라인(120)은 M+1번째 데이터 라인(DLm+1)과 접속된다. 이에 따라, 제1 데이터 신호 공급라인(110)과 제2 데이터 신호 공급라인(120) 사이의 간격을 줄여 동일한 해상도를 갖는 액정패널의 크기를 줄일 수 있다. 예를 들어, 제1 및 제2 데이터 신호 공급라인(110, 120)의 폭이 4㎛라 하면 데이터 라인(75)의 개수가 960일 때 제1 및 제2 데이터 신호 공급라인(110, 120) 전체가 형성된 폭은 3,840㎛이 되어 하나의 금속층으로 형성하는 것과 대비하여 1/2배의 면적에 형성되므로 데이터 신호 공급라인이 형성되는 비표시영역(300)의 면적을 줄여 박막 트랜지스터 기판의 크기를 줄일 수 있다.
이러한, 제1 및 제2 데이터 신호 공급라인(110, 120)과 데이터 라인(75)은 브리지 전극(130, 140)을 통해 서로 전기적으로 접속된다. 브리지 전극(130, 140)은 제1 데이터 신호 공급라인(110)과 데이터 라인(75)을 접속하는 제1 브리지 전극(130), 제2 데이터 신호 공급라인(120)과 데이터 라인(75)을 접속하는 제2 브리지 전극(140)을 포함한다.
제1 브리지 전극(130)은 게이트 절연막(30) 및 보호막(80)을 관통하는 제1 콘택홀(151)과 보호막(80)을 관통하는 제2 콘택홀(152)을 통해 제1 데이터 신호 공급라인(110)과 M번째 데이터 라인(DLm)을 전기적으로 접속한다.
제2 브리지 전극(140)은 보호막(80)을 관통하는 제3 및 제4 콘택홀(161, 162)을 통해 제2 데이터 신호 공급라인(120)과 M+1번째 데이터 라인(DLm+1)을 전기적으로 접속한다. 여기서, 제1 및 제2브리지 전극(130, 140)은 화소 전극(100)과 동일한 물질로 동일 평면상에 형성된다.
제1 콘택홀(151)은 게이트 절연막(30) 및 보호막(80)을 관통하여 제1 도전층 즉, 제1 데이터 신호 공급라인(110)을 노출하며, 제2 콘택홀(152)은 제1 데이터 신호 공급라인(110)과 접속되는 M번째 데이터 라인(DLm) 상의 보호막(80)을 관통하여 M번째 데이터 라인(DLm)을 노출한다. 그리고 제3 콘택홀(161)은 제2 데이터 신호 공급라인(120)을 노출하도록 보호막(80)을 관통하여 형성되고, 제4 콘택홀(162)은 제2 데이터 신호 공급라인(120)과 접속되는 M+1번째 데이터 라인(DLm+1)과 중첩된 보호막(80)을 관통하여 M+1번째 데이터 라인(DLm+1)을 노출한다. 이때, 제1 데이터 신호 공급라인(110)의 비저항이 제2 데이터 신호 공급라인(120)의 비저항에 비해 상대적으로 작으므로 제3 및 제4 콘택홀(161, 162)의 크기(A3, A4)를 제1 및 제 2 콘택홀(151, 152)의 크기(A1, A2)보다 더 크게 형성한다. 즉, 제1 데이터 신호 공급라인(110)과 M번째 데이터 라인(DLm)을 연결하는 제1 브리지 전극(130)과 접속되는 제1 및 제2 콘택홀(151, 152)의 크기(A1, A2))를 작게 형성한다. 따라서, 제1 데이터 신호 공급라인(110)과 제1 콘택홀(151)을 경유하여 접속되는 제1 브리지 전극(130) 사이의 접촉면적이 줄어들고, M번째 데이터 라인(DLm)과 제2 콘택홀(152)을 경유하여 접속되는 제1 브리지 전극(130)의 면적이 줄어들어 접촉저항이 증가된다.
또한, 제2 데이터 신호 공급라인(120)과 M+1번째 데이터 라인(DLm+1)을 연결하는 제2 브리지 전극(140)과 접속되는 제3 및 제4 콘택홀(161, 162)의 크기를 더 크게 형성한다. 따라서, 제2 데이터 신호 공급라인(120)과 제3 콘택홀(161)을 경유하여 접속되는 제2 브리지 전극(140) 사이의 접촉면적이 증가되며, M+1번째 데이터 라인(DLm+1)과 제4 콘택홀(162)을 경유하여 접속되는 제2 브리지 전극(140)과의 접촉면적이 증가되어 접촉저항이 감소한다.
따라서, 제1 데이터 신호 공급라인(110)과 제2 데이터 신호 공급라인(120)에서 공급되는 화소 데이터 신호는 제1 내지 제4 콘택홀(151, 152, 161, 162)의 면적에 의해 접촉저항이 달라져 결과적으로 M번째 데이터 라인(DLm)으로 공급되는 전압과 M+1번째 데이터 라인(DLm+1)으로 공급되는 전압 각각의 전압강하가 다르게 된다.
한편, 제1 및 제2 데이터 신호 공급라인(110, 120)은 표시영역(200)의 상부 및 하부 각각의 비표시영역(300)에 형성될 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판의 표시영역의 상부측 및 하부측 각각에 형성된 데이터 신호 공급라인을 도시한 평면도이다.
도 4 및 도 5에 도시된 바와 같이, 제1 및 제2 데이터 신호 공급라인(110, 120)은 절반은 표시영역(200)의 상부에 형성되고, 절반은 표시영역(200)의 하부 비표시영역(300)에 각각 형성된다. 이때, 표시영역(200)의 상부에 형성된 제1 및 제2 데이터 신호 공급라인(110, 120)은 서로 교번하여 형성되며, 표시영역(200)의 하부에 형성된 제1 및 제2 데이터 신호 공급라인(110, 120)도 서로 교번하여 형성된다. 이를 통해, 제1 및 제2 데이터 신호 공급라인(110, 120)이 형성되는 비표시영역(300)의 면적이 줄어 박막 트랜지스터 기판의 크기를 줄일 수 있다. 여기서, 표시영역(200)의 상부측의 비표시영역(300)에 형성된 제1 데이터 신호 공급라인(110a)은 제1 도전층으로 형성되어 4M번째 데이터 라인(DL4)에 화소 데이터 신호가 공급되도록 제1 브리지 전극(130a)과 연결되며, 제2 데이터 신호 공급라인(120a)은 제2 도전층으로 형성되어 4M-2번째 데이터 라인(DL2)에 화소 데이터 신호가 공급되도록 제2 브리지 전극(140a)과 연결된다. 이때, 제1 콘택홀(151a)은 제1 데이터 신호 공급라인(110a)을 노출하도록 형성되며, 제2 콘택홀(151b)은 4M번째 데이터 라인(Dl4)을 노출하도록 형성된다. 이에 따라, 제1 브리지 전극(130a)은 제1 및 제2 콘택홀(151a, 151b)을 경유하여 제1 데이터 신호 공급라인(110a)과 4M번째 데이터 라인(DL4)을 전기적으로 연결한다. 그리고 제3 콘택홀(161a)은 제2 데이터 신호 공급라인(120a)을 노출하도록 형성되며, 제4 콘택홀(162a)은 4M-2번째 데이터 라인(DL2)을 노출하도록 형성된다. 이에 따라, 제2 브리지 전극(140a)은 제3 및 제4 콘택홀(161a, 162a)을 경유하여 제2 데이터 신호 공급라인(120a)과 4M-2번째 데이터 라인(DL2)을 전기적으로 연결한다.
또한, 표시영역(200)의 하부측의 비표시영역(300)에 형성된 제1 데이터 신호 공급라인(110b)은 제1 도전층으로 형성되어 4M-3번째 데이터 라인(DL1)에 화소 데이터 신호를 공급하도록 제1 브리지 전극(130b)과 접속되며, 제2 데이터 신호 공급라인(120b)은 제2 도전층으로 형성되어 4M-1번째 데이터 라인(DL3)에 화소 데이터 신호를 공급하도록 제2 브리지 전극(140b)과 접속된다. 이때, 제1 콘택홀(151b)은 제1 데이터 신호 공급라인(110b)을 노출하도록 형성되며, 제2 콘택홀(152b)은 4M-3번째 데이터 라인(DL1)을 노출하도록 형성된다. 이에 따라, 제1 브리지 전극(130b)은 제1 및 제2 콘택홀(151b, 152b)을 경유하여 제1 데이터 신호 공급라인(110b)과 4M-3번째 데이터 라인(DL1)을 전기적으로 연결한다. 그리고 제3 콘택홀(161b)은 제2 데이터 신호 공급라인(120b)을 노출하도록 형성되며, 제4 콘택홀(162b)은 4M-1번째 데이터 라인(DL3)을 노출하도록 형성된다. 이에 따라, 제2 브리지 전극(140b)은 제3 및 제4 콘택홀(161b, 162b)을 경유하여 제2 데이터 신호 공급라인(120b)과 4M-1번째 데이터 라인(DL3)을 전기적으로 연결한다.
이때, 제1 및 제2 콘택홀(151a, 151b, 152a, 152b)은 제3 및 제4 콘택홀(161a, 161b, 162a, 162b)과 대비하여 그 크기가 작게 형성된다. 따라서, 제1 및 제2 데이터 신호 공급라인(110, 120)을 통해 데이터 라인(75)으로 공급되는 전압의 전압강하가 각각 다르게 된다.
한편, 제1 및 제2 데이터 신호 공급라인(110, 120)은 표시영역(200)을 이분할하여 어느 일측에 형성된 데이터 라인(75)들에는 표시영역(200)의 상부 비표시영역(300)에 형성된 제1 및 제2 데이터 신호 공급라인(110, 120)을 통해 화소 데이터 신호를 공급하고, 나머지측에 형성된 데이터 라인(75)들에는 표시영역(200)의 하부 비표시영역(300)에 형성된 제1 및 제2 데이터 신호 공급라인(110, 120)을 통해 화소 데이터 신호를 공급할 수 있다. 이때에도 제1 및 제2 데이터 신호 공급라인(110, 120)은 서로 교번하여 형성되는 것이 바람직하다.
도 6a 내지 도 6e는 본 발명의 실시 예에 따른 액정표시패널의 박막 트랜지스터 기판의 제조방법을 마스크 공정별로 도시한 단면도이다. 여기서, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은 4개의 마스크를 이용하여 형성할 수도 있다.
도 6a는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제1 마스크 공정을 도시한 단면도이다.
도 6a를 참조하면, 제1 마스크 공정을 통해 기판(10) 위에 게이트 라인(21), 게이트 전극(20) 및 제1 데이터 신호 공급라인(110)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄(Al), 크롬(Cr), 구리(Cu) 및 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 특히, 제1 도전층은 알미네리윰(AlNd)과 몰 리브덴(Mo)의 기판(10)과의 접착특성 및 작은 비저항값을 고려하여 이중층으로 형성된다. 여기서는 알미네리윰(AlNd)을 먼저 기판(10) 전면에 스퍼터링 등의 증착방법으로 형성하고, 그 위에 몰리브덴(Mo)을 동일한 방법으로 형성한다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21), 게이트 전극(20) 및 제1 데이터 신호 공급라인(110)를 포함하는 제1 도전 패턴군이 형성된다. 여기서, 제1 데이터 신호 공급라인(110)은 비표시영역(300)에 형성되며, 게이트 라인(21) 및 게이트 전극(20)은 표시영역(200)에 형성된다. 이때, 스토리지 커패시터를 형성하는 스토리지 전극과, 스토리지 전극에 스토리지 전압을 공급하는 스토리지 라인이 더 형성될 수 있다.
한편, 제1 데이터 신호 공급라인(110)은 표시영역(200)의 상부 및 하부 각각의 비표시영역(300)에 나뉘어 형성될 수 있다.
도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제2 마스크 공정을 도시한 단면도이다.
도 6b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판(10) 상에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)을 형성한다.
구체적으로, 게이트 라인(21), 게이트 전극(20) 및 제1 데이터 신호 공급라인(110)이 형성된 기판(10) 위에 게이트 절연막(30), 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma EnhaMced Chemical Vapor Deposition; PECVD) 화학기상증착법(Chemical Vapor Deposition; CVD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물 도핑된 비정질 실리콘층이 패터닝됨으로써 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 게이트 절연막(30)으로는 질화실리콘(SiMx), 산화실리콘(SiOx) 등의 무기 절연 물질이 이용된다.
도 6c는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제3 마스크 공정을 도시한 단면도이다.
도 6c를 참조하면, 제3 마스크 공정을 통해 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 데이터 라인(75), 소스 전극(70), 드레인 전극(60) 및 제2 데이터 신호 공급라인(120)을 포함한 제2 도전 패턴군이 형성된다.
구체적으로, 데이터 라인(75)은 게이트 라인(21)과 교차하도록 게이트 절연막(30) 상에 형성되고, 드레인 전극(60)은 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 소스 전극(70)은 데이터 라인(75)에서 돌출되어 드레인 전극(60)과 대항되게 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 그리고, 제2 데이터 신호 공급라인(120)은 제1 데이터 신호 공급라인(110)과 나란하게 형성되된다. 제2 데이터 신호 공급라인(120)은 제1 데이터 신호 공급라인(120)의 일측면을 따라 교번하여 형성된다. 이때, 제2 데이터 신호 공급라인(120)은 표시영역(200)의 상측과 하측 비표시영역(300) 각각에 형성될 수 있다. 이러한 제2 도전패턴군은 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄(Al), 크롬(Cr), 구리(Cu) 몰리브덴(Mo) 텅스텐(W) 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 본 발명의 실시 예에서는 제2 도전패턴군은 몰리브덴(Mo)의 단일층으로 형성된다.
도 6d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제4 마스크 공정을 도시한 단면도들이다.
도 6d를 참조하면, 제4 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막(30) 위에 화소 콘택홀(90)과 제1 내지 제 4 콘택홀(151, 152, 161, 162)을 갖는 보호막(80)이 형성된다.
상세하게는, 보호막(80)은 제2 도전 패턴군이 형성된 기판 상에 PECVD, CVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(80)을 관통하여 드레인 전극(60)을 노출시키는 화소 콘택홀(90)과, 제1 데이터 신호 공급라인(110)을 노출하는 제1 콘택홀(151), 제1 데이터 신호 공급라인(110)과 추후 형성될 제1 브리지 전극(130)을 통해 접속되는 데이터 라인(75)을 노출하는 제2 콘택홀(152), 제2 데이터 신호 공급라인(120)을 노출하는 제3 콘택홀(161), 제2 데이터 신호 공급라인(120)과 추후 형성될 제2 브리지 전극(140)을 통해 접속되는 데이터 라인(75)을 노출하는 제4 콘택홀(162)이 형성된다. 이때, 제1 및 제2 콘택홀(151, 152)과 제3 및 제4 콘택홀(161, 162)은 어느 일측의 크기가 나머지 일측에 형성된 콘택홀들보다 더 큰 크기로 형성된다. 바람직하게는, 제3 및 제4 콘택홀(161, 162)의 크기(A3, A4)가 제1 및 제2 콘택홀(151, 152)의 크기(A1, A2)보다 크게 형성된다. 이에 따라, 제1 데이터 신호 공 급라인(110)의 비저항이 제2 데이터 신호 공급라인(120)의 비저항에 비해 작으므로 제1 데이터 신호 공급라인(110)을 노출하도록 형성되는 제1 콘택홀(151)과 이와 연결되는 데이터 라인(75)을 노출하는 제2 콘택홀(152)의 크기(A1, A2)를 작게 형성하여 접촉면적을 줄이도록 형성하는 것이 바람직하다.
그리고 접속패드(250)가 형성되는 영역 즉, 제1 및 제2 데이터 신호 공급라인(110, 120)의 일측단을 노출시키는 별도의 콘택홀들이 더 형성된다.
이러한, 보호막(80)은 SiMx, SiOx 등의 무기 절연 물질을 이용하거나, 유기 절연 물질로 형성될 수 있다. 그리고 보호막(80)은 유기 보호막과 무기 보호막의 이중구조로 형성될 수 있다.
도 6ㄷ는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제5 마스크 공정을 도시한 단면도들이다.
도 6ㄷ를 참조하면, 제5 마스크 공정을 통해 보호막(80) 위에 화소 전극(100)과 제1 및 제2 브리지 전극(130, 140)을 포함하는 투명도전층이 형성된다.
구체적으로, 화소 전극(100)과, 제1 및 제2 브리지 전극(130, 140)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층이 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명도전층을 패터닝하여 형성된다. 투명도전층으로는 ITO(Indium Tin Oxide), IZO(Indium ZicM Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소 전극(100)은 화소 콘택홀(90)을 통해 드레인 전극(60)과 접속된다. 그리고 제1 브리지 전극(130)은 제1 및 제2 콘택홀(151, 152)을 통해 제1 데이터 신호 공급라인(110)과 데이터 라인(75)을 연결하 며, 제2 브리지 전극(140)은 제3 및 제4 콘택홀(161, 162)을 통해 제2 데이터 신호 공급라인(120)과 데이터 라인(70)을 연결한다.
이때, 투명도전층을 이용하여 제1 및 제2 데이터 신호 공급라인(110, 120)의 일측단을 노출시키는 콘택홀들 각각에 제1 및 제2 데이터 신호 공급라인(110, 120)과 접속되는 접속패드(250)가 형성될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조방법은 데이터 라인에 화소 데이터 신호를 공급하는 데이터 신호 공급라인을 제1 도전층 및 제2 도전층의 서로 다른 금속층으로 형성하여 데이터 신호 공급라인들의 이격거리를 줄임으로써 박막 트랜지스터 기판의 크기를 줄일 수 있다.
또한, 제1 도전층 및 제2 도전층의 비저항 값이 다를 경우 브리지 전극과 접속되는 콘택홀의 크기를 조절하여 접촉면적을 조절하여 데이터 라인으로 공급되는 화소 데이터 신호의 전압강하를 다르게 하여 표시특성을 개선할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (24)
- 표시 영역과 그 주위를 둘러싸는 비표시 영역을 포함하는 기판;상기 기판 위에 게이트 절연막을 사이에 두고 서로 교차하는 복수의 게이트 라인 및 복수의 데이터 라인;상기 게이트 라인들 및 데이터 라인들의 교차부마다 형성된 복수의 박막 트랜지스터;상기 표시 영역에 형성되며 상기 복수의 박막 트랜지스터에 접속된 화소 전극;상기 비표시 영역에 형성되어 상기 데이터 라인들 중 하나에 접속되는 제1 데이터 신호 공급 라인;상기 비표시 영역에 형성되어 상기 데이터 라인들 중 상기 제1 데이터 신호 공급 라인이 연결된 데이터 라인과 다른 데이터 라인과 접속되는 제2 데이터 신호 공급라인;상기 데이터 라인들 중 하나를 노출시키는 제１콘택홀;상기 제１데이터 신호 공급 라인을 노출시키는 제２콘택홀;상기 제１콘택홀에 의해 노출된 상기 데이터 라인의 부분과 상기 제２콘택홀에 의해 노출된 상기 제１데이터 신호 공급 라인의 부분을 접속시키는 제１브릿지 전극;상기 데이터 라인들 중 상기 제１데이터 신호 공급 라인이 접속되는 데이터 라인과는 다른 데이터 라인을 노출시키는 제３콘택홀;상기 제２데이터 신호 공급 라인을 노출시키는 제４콘택홀; 및,상기 제３콘택홀에 의해 노출된 데이터 라인의 부분과 상기 제４콘택홀에 의해 노출된 상기 제２데이터 신호 공급 라인의 부분을 접속시키는 제２브릿지 전극을 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 제1 데이터 신호 공급라인은 상기 게이트 라인들과 동일한 평면상에 동일한 금속 물질로 형성되며, 상기 제2 데이터 신호 공급라인은 상기 데이터 라인들과 동일한 평면상에 동일한 금속 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 2 항에 있어서,상기 제2 데이터 신호 공급라인은 상기 제1 데이터 신호 공급라인의 일측면 을 따라 나란하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,서로 인접한 두 개의 데이터 라인에 있어서, 상기 제1 데이터 신호 공급라인은 상기 두 개의 데이터 라인들 중 하나에 연결되고, 상기 제2 데이터 신호 공급라인은 상기 두 개의 데이터 라인들 중 나머지 하나에 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
- 삭제
- 제 4 항에 있어서,상기 제1 콘택홀은 상기 제3 콘택홀과 크기가 다르며, 상기 제2 콘택홀은 상기 제4 콘택홀과 크기가 다른 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 제1 및 제2 브리지 전극은 상기 화소 전극들과 동일 평면상에 동일한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 2 항에 있어서,상기 제1 및 제2 데이터 신호 공급라인은 상기 표시 영역의 상부측 및 하부측의 상기 비표시 영역 각각에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 8 항에 있어서,상기 데이터 라인들 중 연속적으로 배치된 4개의 데이터 라인을 제1 내지 제4 데이터 라인이라고 할 때,상기 상부측에 형성된 상기 제1 데이터 신호 공급 라인은 상기 제1 데이터 라인과 접속되며, 상기 제2 데이터 신호 공급 라인은 상기 제3 데이터 라인에 연결되고,상기 하부측에 형성된 상기 제1 데이터 신호 공급 라인은 상기 제2 데이터 라인과 접속되며, 상기 제2 데이터 신호 공급라인은 상기 제4 데이터 라인과 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 제 1 항 내지 제 4 항 및 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제1 데이터 신호 공급 라인은 상기 제2 데이터 신호 공급 라인의 비저항값 보다 더 작은 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 13 항에 있어서,상기 제1 및 제2 데이터 신호 공급라인의 각 단부에 구동회로부와 접속되는 접속패드를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판의 표시 영역에 복수의 게이트 라인을 형성하고 상기 표시 영역을 둘러싸는 비표시 영역에는 제1 데이터 신호 공급 라인을 형상하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 사이에 두고 서로 교차하는 복수의 데이터 라인을 형성하는 단계;상기 비표시 영역에서 상기 게이트 절연막 상에 제2 데이터 신호 공급 라인을 형성하는 단계;상기 게이트 라인들 및 상기 데이터 라인들의 교차부마다 박막 트랜지스터들을 형성하는 단계;상기 기판 상에 제１콘택홀 내지 제４콘택홀을 가지는 보호막을 형성하는 단계;상기 표시영역에 상기 박막 트랜지스터들에 접속된 복수의 화소 전극을 형성하는 단계; 및상기 보호막 상에 제1 내지 제2 브릿지 전극을 형성하는 단계를 포함하며,상기 제1 콘택홀은 상기 데이터 라인들 중 하나를 노출시키며, 상기 제2 콘택홀은 상기 제１데이터 신호 공급 라인을 노출시키며, 상기 제3 콘택홀은 상기 데이터 라인들 중 상기 제１데이터 신호 공급 라인이 접속되는 데이터 라인과는 다른 데이터 라인을 노출시키며, 제4 콘택홀은 상기 제２데이터 신호 공급 라인을 노출시키며,상기 제1 브릿지 전극은 상기 제１콘택홀에 의해 노출된 상기 데이터 라인의 부분과 상기 제２콘택홀에 의해 노출된 상기 제１데이터 신호 공급 라인의 부분을 접속시키며, 상기 제2 브릿지 전극은 상기 제３콘택홀에 의해 노출된 데이터 라인의 부분과 상기 제４콘택홀에 의해 노출된 상기 제２데이터 신호 공급 라인의 부분을 접속시키는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 15 항에 있어서,상기 제1 데이터 신호 공급라인은 상기 게이트 라인과 동일한 제1 도전층으로 형성하고,상기 제2 데이터 신호 공급라인은 상기 데이터 라인과 동일한 제2 도전층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 16 항에 있어서,상기 제2 데이터 신호 공급라인을 형성하는 단계에서상기 제2 데이터 신호 공급라인은 상기 제1 데이터 신호 공급라인의 일측면을 따라 나란하게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 삭제
- 제 17 항에 있어서,상기 제1 콘택홀은 상기 제3 콘택홀과 크기가 다르며, 상기 제2 콘택홀은 상기 제4 콘택홀과 크기가 다른 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 17 항에 있어서,상기 제1 데이터 신호 공급라인은 상기 제2 데이터 신호 공급라인의 비저항값보다 더 작게 형성되고,상기 제1 콘택홀은 상기 제3 콘택홀보다 크기가 작으며, 상기 제2 콘택홀은 상기 제4 콘택홀보다 크기가 작은 박막 트랜지스터 기판의 제조방법.
- 제 20 항에 있어서,상기 제1 및 제2 브리지 전극우은 상기 화소 전극과 동일한 재료로 형성되는 박막 트랜지스터 기판의 제조방법.
- 제 17 항에 있어서,상기 제1 및 제2 데이터 신호 공급라인은 상기 표시 영역의 상부측 및 하부측 상기 비표시 영역 각각에 형성되는 박막 트랜지스터 기판의 제조방법.
- 제 22 항에 있어서,상기 데이터 라인들 중 연속적으로 배치된 4개의 데이터 라인을 제1 내지 제4 데이터 라인이라고 할 때,상기 상부측 비표시영역에 형성된 상기 제1 데이터 신호 공급라인은 상기 제1 데이터 라인과 상기 제1 브리지 전극을 통해 연결되고,상기 하부측 비표시영역에 형성된 상기 제1 데이터 신호 공급라인은 상기 제2 데이터 라인과 상기 제1 브리지 전극을 통해 연결되고,상기 상부측 비표시영역에 형성된 상기 제2 데이터 신호 공급라인은 상기 제3 데이터 라인과 상기 제2 브리지 전극을 통해 연결되고,상기 하부측 비표시영역에 형성된 상기 제2 데이터 신호 공급라인은 상기 제4 데이터 라인과 상기 제2 브리지 전극을 통해 연결되는 박막 트랜지스터 기판의 제조방법.
- 제 15 내지 제17항, 제19항 내지 제 23 항 중 어느 한 항에 있어서,상기 제1 및 제2 데이터 신호 공급라인을 형성하는 단계에서,상기 제1 및 제2 데이터 신호 공급라인의 각각의 단부에 구동회로부와 접속되는 접속패드를 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
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| KR101415684B1 (ko) * | 2011-07-07 | 2014-08-07 | 엘지디스플레이 주식회사 | 유기전계 발광소자용 기판 및 그 제조 방법 |
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| CN103472641B (zh) * | 2013-08-30 | 2016-03-16 | 京东方科技集团股份有限公司 | 一种阵列基板、其制备方法、液晶显示面板及显示装置 |
| CN103500744B (zh) * | 2013-08-30 | 2016-12-28 | 京东方科技集团股份有限公司 | 一种阵列基板、其制备方法及显示装置 |
| US9741745B2 (en) * | 2013-08-30 | 2017-08-22 | Boe Technology Group Co., Ltd. | Array substrate, method for manufacturing the same and display device |
| CN103560134B (zh) * | 2013-10-31 | 2016-11-16 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| KR102334547B1 (ko) * | 2014-06-17 | 2021-12-03 | 삼성디스플레이 주식회사 | 어레이 기판 및 이를 이용한 집적 회로 실장 방법 |
| CN105762154B (zh) * | 2016-02-24 | 2018-12-18 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板、显示装置 |
| CN105739208A (zh) * | 2016-05-13 | 2016-07-06 | 京东方科技集团股份有限公司 | 显示装置和驱动装置 |
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| CN109716421B (zh) * | 2016-09-14 | 2021-05-04 | 夏普株式会社 | 安装基板及显示面板 |
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| KR102362704B1 (ko) * | 2017-09-07 | 2022-02-14 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
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| CN108305881B (zh) * | 2018-03-23 | 2020-08-11 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、显示装置 |
| KR102588659B1 (ko) * | 2018-06-26 | 2023-10-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20220095451A (ko) * | 2020-12-30 | 2022-07-07 | 엘지디스플레이 주식회사 | 디스플레이 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150263A (ja) * | 1991-11-29 | 1993-06-18 | Toshiba Corp | アクテイブマトリツクス型液晶表示素子 |
| JP2004110034A (ja) * | 2002-09-16 | 2004-04-08 | Samsung Electronics Co Ltd | 表示装置用基板、液晶表示装置及び液晶表示装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403940B1 (ko) | 1996-10-31 | 2003-12-18 | 삼성전자주식회사 | Loc 패널의 아웃 리드 본딩패드와 팬 아웃부의 콘택구조 |
| KR100390456B1 (ko) * | 2000-12-13 | 2003-07-07 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그 제조방법 |
| JP4178090B2 (ja) | 2003-09-19 | 2008-11-12 | シャープ株式会社 | 電極配線基板および表示装置 |
| KR101023978B1 (ko) * | 2004-03-18 | 2011-03-28 | 삼성전자주식회사 | 반투과 액정표시장치의 제조방법과 이에 의한 액정표시장치 |
| JP2006209089A (ja) | 2004-12-27 | 2006-08-10 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
-
2006
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-
2007
- 2007-12-04 US US11/949,863 patent/US7821040B2/en active Active
- 2007-12-04 JP JP2007313365A patent/JP5269402B2/ja active Active
- 2007-12-04 CN CN2007103068877A patent/CN101221959B/zh active Active
-
2010
- 2010-09-24 US US12/889,833 patent/US8004016B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150263A (ja) * | 1991-11-29 | 1993-06-18 | Toshiba Corp | アクテイブマトリツクス型液晶表示素子 |
| JP2004110034A (ja) * | 2002-09-16 | 2004-04-08 | Samsung Electronics Co Ltd | 表示装置用基板、液晶表示装置及び液晶表示装置の製造方法 |
Also Published As
| Publication number | Publication date |
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