KR101329406B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴과; 상기 게이트 라인과 교차되게 형성되는 데이터 라인과; 상기 박막 트랜지스터와 접촉된 화소전극과; 상기 박막 트랜지스터의 채널영역과 중첩되게 형성되어 상기 채널영역을 보호하는 에치 스토퍼; 및 상기 화소전극의 전압을 유지시키는 스토리지 캐패시터를 구비한다. 상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고, 상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작다. 상기 스토리지 캐패시터는 상기 박막 트랜지스터를 덮는 보호막을 관통하는 컨택홀을 통해 상기 화소전극과 접촉되는 스토리지 전극과; 상기 게이트 패턴을 덮는 게이트 절연막 및 상기 에치 스토퍼를 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 이루어진다.
Description
도 1은 통상적인 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3f는 종래 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 6a 내지 도 6e는 종래 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 7a 내지 도 7c는 도 6b의 공정을 좀더 구체적으로 나타내는 단면도들.
도 8 및 도 9는 도 4 및 도 5에 비하여 스토리지 캐패시터의 용량을 개선한 구조를 나타내는 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 116 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
122 : 스토리지 전극 24, 124 : 제2 컨택홀
44, 144 : 게이트 절연막 48, 148 : 오믹접촉층
55,155 : 에치 스토퍼 124 : 제2 컨택홀
본 발명은 액정표시패널에 관한 것으로, 특히 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어 레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)과, 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)과, 활성층(14) 위에 위치함과 아울러 활성층(14)의 채널영역과 중첩되는 에치 스토퍼(Etch stopper)(55)와, 소스 전극(10) 및 드레인 전극(12) 아래에는 활성층(14)과 소스 전극(10) 및 드레인 전극(12) 간의 오믹접촉을 위한 오믹접촉층(48)이 위치하게 된다.
에치 스토퍼(55)는 채널영역을 포함하는 활성층(14)과 중첩되는 영역에 형성됨으로써 활성층(14)을 외부환경으로부터 보호하는 역할을 한다. 좀더 상세히 설명하면, 소스 전극(10) 및 드레인 전극(112) 등을 식각하는 공정에서 채널이 형성될 활성층(114)의 표면이 식각 공정으로 손상되는 것을 방지하여 박막 트랜지스터의 신뢰성을 확보하는 역할을 한다. 오믹 접촉층(48)은 소스 및 드레인 전극(10,12) 등의 소스 드레인 패턴과 동시에 형성됨에 따라 데이터 라인(4) 아래에도 위치하게 된다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호를 화소 전극(18)에 전달한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44) 및 보호막(50)을 사이에 두고 중첩되는 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
도 3a 내지 도 3f는 도 2의 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도들이다.
하부 기판(42) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 증착된 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝된다. 이에 따라, 도 3a에 도시된 바와 같이 게이트 라인(2), 게이트 라인(2)과 접속된 게이트 전극(8) 등의 게이트 패턴이 형성된다.
게이트 패턴이 형성된 후, PECVD 등의 증착방법을 통해 절연물질이 게이트 패턴이 형성된 하부 기판(42) 상에 전면 증착됨에 따라 게이트 절연막(44)이 형성된다.
이어서, PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층이 형성된 후 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 통해 비정질 실리콘층이 패터닝됨으로써 도 3b에 도시된 바와 같이 게이트 전극(8)과 중첩되는 영역에 활성층(14)이 형성된다.
활성층(14)이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법을 통해 절연물질이 전면 증착된 후 제3 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 통해 절연물질이 패터닝됨으로써 도 3c에 도시된 바와 같이 활성층(14) 및 게이트 전극(8)과 중첩됨과 아울러 게이트 전극(8) 보다 작은 선폭을 가지는 에치 스토퍼(55)가 형성된다.
에치 스토퍼(55)가 형성된 게이트 절연막(44) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 n+ 비정질 실리콘층 및 소스 드레인 금속층이 순차적으로 형성된 후, 제4 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정이 실시된다. 이에 따라, 도 3d에 도시된 바와 같이 n+ 비정질실리콘 및 소스 드레인 금속층이 패터닝 됨으로써 오믹접촉층(48) 및 오믹접촉층(48)과 중첩되는 소스 드레인 패턴이 형성 된다. 소스 드레인 패턴은 게이트 라인(2)과 교차되는 데이터 라인(4), 데이터 라인(4)과 접속되는 소스전극(10), 소스전극(10)과 마주보는 드레인 전극(12)을 포함한다.
소스 드레인 패턴이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 이후, 보호막(50)은 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝된다. 이에 따라, 도 3e에 도시된 바와 같이 드레인 전극(12)을 노출시키는 제1 컨택홀(16)이 형성된다. 여기서, 보호막(50)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
보호막(50)이 형성된 하부기판(42) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서, 제6 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 도 3f에 도시된 바와 같이 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되는 화소전극(18)이 형성된다.
이와 같이 종래의 박막 트랜지스터 어레이 기판을 형성하기 위해서는 적어도 6번의 마스크 공정이 실시된다. 각각의 마스크 공정은 증착공정 및, 노광 및 현상을 포함하는 포토리쏘그래피 공정, 세정 공정 등 다수의 공정들을 포함함에 따라 제조공정이 복잡하고 제조비용이 증가되는 문제가 있다. 따라서, 공정을 단순화하고 비용을 절감할 수 있는 방안이 절실히 요구되고 있다.
본 발명은 마스크 공정 수를 줄여 공정을 단순화하고 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
본 발명의 박막 트랜지스터 어레이 기판은 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴과; 상기 게이트 라인과 교차되게 형성되는 데이터 라인과; 상기 박막 트랜지스터와 접촉된 화소전극과; 상기 박막 트랜지스터의 채널영역과 중첩되게 형성되어 상기 채널영역을 보호하는 에치 스토퍼; 및 상기 화소전극의 전압을 유지시키는 스토리지 캐패시터를 구비한다.
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상기 박막 트랜지스터 어레이 기판의 제조방법은 하부 기판 위에 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 전극과 중첩되는 활성층, 상기 활성층 위에 위치함과 아울러 상기 게이트 패턴과 중첩되는 에치 스토퍼를 형성하는 단계와; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접촉되는 소스전극, 상기 소스 전극과 마주보는 드레인 전극, 및 스토리지 커패시터의 스토리지 전극을 포함하는 소스 드레인 패턴을 형성함과 아울러 상기 소스 드레인 패턴 아래에 위치하는 오믹접촉층을 형성하는 단계와; 상기 드레인 전극을 노출시키는 제1 컨택홀을 가지는 보호막을 형성하는 단계와; 상기 제1 컨택홀을 통해 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함한다.
상기 활성층 및 에치 스토퍼를 형성하는 단계는 상기 활성층이 형성된 게이트 절연막 위에 제1 절연물질 및 포토레지스트를 순차적으로 형성하는 단계와; 상기 게이트 패턴을 마스크로 이용하고 상기 하부 기판 아래에서 빛을 조사하는 배면 노광공정을 실시하여 상기 포토레지스트에 상기 빛을 조사하는 단계와; 현상공정을 실시하여 상기 게이트 패턴과 동일한 패턴 형상으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제1 절연물질을 패터닝하여 상기 에치 스토퍼를 형성하는 단계를 포함한다.
상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고, 상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작다.
상기 스토리지 캐패시터는 상기 보호막을 관통하는 제2 컨택홀을 통해 상기 화소전극과 접촉되는 스토리지 전극과; 상기 게이트 절연막 및 상기 에치 스토퍼를 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 이루어진다.
상기 활성층 및 에치 스토퍼를 형성하는 단계는 상기 활성층이 형성된 게이트 절연막 위에 제1 절연물질 및 포토레지스트를 순차적으로 형성하는 단계와; 상기 게이트 패턴을 마스크로 이용하고 상기 하부 기판 아래에서 빛을 조사하는 배면 노광공정을 실시하여 상기 포토레지스트에 상기 빛을 조사하는 단계와; 현상공정을 실시하여 상기 게이트 패턴과 동일한 패턴 형상으로 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제1 절연물질을 패터닝하여 상기 에치 스토퍼를 형성하는 단계를 포함한다.
상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고, 상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작다.
상기 스토리지 캐패시터는 상기 보호막을 관통하는 제2 컨택홀을 통해 상기 화소전극과 접촉되는 스토리지 전극과; 상기 게이트 절연막 및 상기 에치 스토퍼를 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 이루어진다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)과, 활성층(114) 위에 위치함과 아울러 활성층(114)의 채널영역과 중첩되는 에치 스토퍼(Etch stopper)(155)와, 소스 전극(110) 및 드레인 전극(12) 아래에는 활성층(114)과 소스 전극(110) 및 드레인 전극(112) 간의 오믹접촉을 위한 오믹접촉층(148)이 위치하게 된다.
에치 스토퍼(155)는 채널영역을 포함하는 활성층(114)과 중첩되는 영역에 위치할 뿐만 아니라 게이트 패턴과 동일한 패턴으로 형성된다. 즉, 게이트 라인(102), 게이트 전극(108)과 동일한 형상으로 게이트 절연막(144) 및 활성층(114) 위에 형성된다. 여기서, 에치 스토퍼(155)의 선폭은 게이트 패턴 및 활성층(114)의 선폭보다는 작은 선폭을 갖도록 형성된다. 이에 대하여 보다 구체적인 설명은 후술하기로 한다.
이러한 에치 스토퍼(155)는 소스 전극(110) 및 드레인 전극(112) 등을 식각하는 공정에서 채널이 형성될 활성층(114)의 표면이 식각 공정으로 손상되는 것을 방지하여 박막 트랜지스터의 신뢰성을 확보하는 역할을 한다.
오믹 접촉층(148)은 소스 및 드레인 전극(110,112) 등의 소스 드레인 패턴과 동시에 형성됨에 따라 데이터 라인(104) 아래에도 위치하게 된다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호를 화소 전극(118)에 전달한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144) 및 보호막(150)을 사이에 두고 중첩되는 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다. 스토리지 캐패시터(120)는 도 4 및 도 5와 같이 게이트라인(102)의 선폭 보다 작은 폭만큼 게이트라인(102)과 중첩된다. 도 4 및 도 5와 같은 스토리지 커패시터(12)의 구조에서, 보호막(15)을 관통하는 컨택홀이 없다.
도 6a 내지 도 6f는 도 5의 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도들이다.
먼저, 도 6a를 참조하면 하부 기판(142) 위에 게이트 패턴이 형성된다.
하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 증착된 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝된다. 이에 따라, 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(108) 등의 게이트 패턴이 형성된다. 여기서, 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 6b를 참조하면, 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 활성층(114) 및 에치 스토퍼(155)가 형성된다.
이하, 도 7a 내지 도 7c를 참조하여 좀더 상세히 설명하면 다음과 같다.
먼저, PECVD 등의 증착방법을 통해 절연물질이 게이트 패턴이 형성된 하부 기판(142) 상에 전면 증착됨에 따라 게이트 절연막(144)이 형성된다. 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 게이트 절연막(144)이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 비정질 실리콘층이 형성된다. 이후, 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 통해 비정질 실리콘층이 패터닝됨으로써 도 7a에 도시된 바와 같이 게이트 전극(108)과 중첩되는 영역에 활성층(114)이 형성된다.
이후, PECVD 등의 증착방법을 통해 절연물질(155a)이 전면 형성되고 포토레지스트(162a)가 전면 도포된 후 도 7b에 도시된 바와 같이 하부 기판(142) 아래에서 빛을 조사하는 배면 노광 공정이 실시된다. 배면 노광 공정이 실시되면 하부기판(142) 아래에서 광이 투명한 유리 기판인 하부 기판(142)을 투과하고 게이트 절연막(144) 및 절연물질(155a)을 경유하여 포토레지스트(162a)를 노광시킨다. 이때, 광은 서로 다른 매질인 하부 기판(142), 게이트 절연막(144) 및 절연물질(155a) 등을 경유하면서 굴절되고 난반사 됨에 따라 마스크를 이용한 통상적인 노광 공정에 비하여 노광되는 영역이 넓어질 수 있게 된다. 여기서, 충분한 광을 비교적 오랫동안 노광시킴에 따라 게이트 전극(108) 및 활성층(114)의 중심방향으로 광이 굴절 및 반사될 수 있게 된다. 이후, 현상 공정이 실시되면 도 7c에 도시된 바와 같이 게이트 전극(108) 및 게이트 라인(102)을 포함하는 게이트 패턴보다 작은 선폭을 가지는 포토레지스터 패턴(162)을 형성할 수 있게 된다.
이후, 포토레지스트 패턴(162)을 이용한 식각 공정을 이용하여 절연물질(155a)을 패터닝함에 따라 도 6b에 도시된 바와 같이 게이트 패턴과 동일 형상을 가지며 게이트 패턴 보다 작은 선폭을 가지는 에치 스토퍼(155)가 형성될 수 있게 된다. 에치 스토퍼(155)을 형성하기 위한 절연물질로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 6c를 참조하면, 에치 스토퍼(155)가 형성된 게이트 절연막(144) 상에 오믹접촉층(148) 및 소스 드레인 패턴이 형성된다.
에치 스토퍼(155)가 형성된 게이트 절연막(144) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 n+ 비정질 실리콘층 및 소스 드레인 금속층이 순차적으로 형성된 다.
이후, 제3 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴을 마스크로 이용한 식각 공정이 실시됨에 따라 n+ 비정질실리콘 및 소스 드레인 금속층이 패터닝된다. 이때, 식각 공정이 실시되는 경우 에치 스토퍼(155)에 의해 채널영역을 가지는 활성층이 식각 가스 또는 식각 액 등으로부터 보호될 수 있게 된다.
이에 따라, 오믹접촉층(148) 및 오믹접촉층(148)과 중첩되는 소스 드레인 패턴이 형성된다. 소스 드레인 패턴은 게이트 라인(102)과 교차되는 데이터 라인(104), 데이터 라인(104)과 접속되는 소스전극(110), 소스전극(110)과 마주보는 드레인 전극(112)을 포함한다. 여기서, 소스 드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 6d를 참조하면, 소스 드레인 패턴이 형성된 게이트 절연막(144) 상에 보호막(150)이 형성된다.
소스 드레인 패턴이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 이후, 보호막(150)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝된다. 이에 따라, 드레인 전극(112)을 노출시키는 제1 컨택홀(116)이 형성된다. 여기서, 보호막(150)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 6e를 참조하면, 보호막(150) 상에 화소전극(118)이 형성된다.
보호막(150)이 형성된 하부기판(142) 상에 스퍼터링 등의 증착방법으로 투명 전극 물질이 전면 증착된다. 이어서, 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패터닝된다. 이에 따라, 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되며 전단 게이트 라인(102)과 스토리지 캐패시터(120)을 형성하는 화소전극(118)이 형성된다. 여기서, 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 배면 노광공정을 추가함에 따라 별도의 포토 마스크를 제작할 필요 없이 게이트 패턴을 마스크로 이용하여 에치 스터퍼를 형성할 수 있게 된다. 그 결과, 제조 공정이 단순해지고 에치 스터퍼 형성을 위한 마스크 제작 비용을 절감할 수 있다.
한편, 본 발명에 따른 박막 트랜지스터 어레이 기판은 절연물질로 이루어지는 에치 스토퍼(155)가 게이트 라인(102)과 동일 형상을 가지도록 형성됨에 따라 스토리지 캐패시터(120)를 이루는 화소전극(118)과 게이트 라인(102) 사이의 거리가 늘어나게 된다. 이에 따라, 스토리지 캐패시터(120)이 정전용량이 다소 줄어들 염려가 있으므로 도 8 및 도 9와 같이 스토리지 캐패시터(120)의 용량을 증가시킬 수 있는 구조를 더 포함할 수 도 있다.
도 8 및 9에 도시된 박막 트랜지스터 어레이 기판의 평면도 및 단면도에서는 스토리지 캐패시터(120)가 게이트 라인(102)과 중첩되며 화소전극(118)과 제2 컨택홀(124)을 통해 접촉되는 스토리지 전극(122)을 더 포함한다. 그리고 스토리지 전극(122) 아래에는 오믹접촉층(148)이 위치한다.
이에 따라, 실질적으로 스토리지 캐패시터(120)는 게이트 라인(102)과 스토리지 전극(122) 사이에 형성된다. 이에 따라, 스토리지 캐패시터(120)의 용량 저하문제를 해결할 수 있게 된다. 스토리지 전극(122)은 데이터 라인(104) 등의 소스 드레인 패턴을 형성하는 경우 동시에 형성될 수 있게 된다. 그 결과, 별도의 추가 공정은 필요 없다. 보호막(150)을 관통하는 제2 컨택홀(124) 또한 드레인 전극(112)를 노출시키는 제1 컨택홀(116) 형성 공정에서 동시에 형성될 수 있으므로 별도의 추가 공정은 필요 없다. 이를 제외한 기타의 제조공정은 도 6a 내지 도 7c에서 설명과 방법이 그대로 적용된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조방법은 배면 노광 공정을 이용하여 에치 스토퍼를 형성한다. 이에 따라, 별도의 마스크 제작 없이 에치 스토퍼와 스토리지 커패시터를 동시에 형성할 수 있게 됨에 따라 제조공정이 단순해지고 제조비용이 절감된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
Claims (14)
- 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴과;상기 게이트 라인과 교차되게 형성되는 데이터 라인과;상기 박막 트랜지스터와 접촉된 화소전극과;상기 박막 트랜지스터의 채널영역과 중첩되게 형성되어 상기 채널영역을 보호하는 에치 스토퍼; 및상기 화소전극의 전압을 유지시키는 스토리지 캐패시터를 구비하고,상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고,상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작고,상기 스토리지 캐패시터는,상기 박막 트랜지스터를 덮는 보호막을 관통하는 컨택홀을 통해 상기 화소전극과 접촉되는 스토리지 전극과;상기 게이트 패턴을 덮는 게이트 절연막 및 상기 에치 스토퍼를 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 박막 트랜지스터는상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되며 상기 채널영역을 포함하는 활성층과;상기 활성층과 접속되는 소스 전극과;상기 활성층과 접속됨과 아울러 상기 보호막을 관통하는 다른 컨택홀을 통해 상기 화소전극과 접촉되는 드레인 전극과;상기 활성층과 소스 전극 사이 및 상기 활성층과 드레인 전극 사이에 각각 위치하는 오믹접촉층을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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- 제 1 항에 있어서,상기 에치 스토퍼는 절연물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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- 하부 기판 위에 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와;상기 게이트 전극과 중첩되는 활성층, 상기 활성층 위에 위치함과 아울러 상기 게이트 패턴과 중첩되는 에치 스토퍼를 형성하는 단계와;상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접촉되는 소스전극, 상기 소스 전극과 마주보는 드레인 전극, 및 스토리지 커패시터의 스토리지 전극을 포함하는 소스 드레인 패턴을 형성함과 아울러 상기 소스 드레인 패턴 아래에 위치하는 오믹접촉층을 형성하는 단계와;상기 드레인 전극을 노출시키는 제1 컨택홀을 가지는 보호막을 형성하는 단계와;상기 제1 컨택홀을 통해 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하고,상기 활성층 및 에치 스토퍼를 형성하는 단계는,상기 활성층이 형성된 게이트 절연막 위에 제1 절연물질 및 포토레지스트를 순차적으로 형성하는 단계와;상기 게이트 패턴을 마스크로 이용하고 상기 하부 기판 아래에서 빛을 조사하는 배면 노광공정을 실시하여 상기 포토레지스트에 상기 빛을 조사하는 단계와;현상공정을 실시하여 상기 게이트 패턴과 동일한 패턴 형상으로 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 이용하여 상기 제1 절연물질을 패터닝하여 상기 에치 스토퍼를 형성하는 단계를 포함하고,상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고,상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작으며,상기 스토리지 캐패시터는,상기 보호막을 관통하는 제2 컨택홀을 통해 상기 화소전극과 접촉되는 스토리지 전극과;상기 게이트 절연막 및 상기 에치 스토퍼를 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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- 제 7 항에 있어서,상기 게이트 패턴을 마스크로 이용한 배면 노광공정이 실시되는 단계는상기 하부기판의 뒤에서 공급되는 광은 상기 하부기판, 게이트 절연막 및 상기 제1 절연패턴에 의해 굴절 및 난반사되는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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- 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴과;상기 게이트 라인과 교차되게 형성되는 데이터 라인과;상기 박막 트랜지스터와 접촉된 화소전극과;상기 박막 트랜지스터의 채널영역과 중첩되게 형성되어 상기 채널영역을 보호하는 에치 스토퍼; 및상기 화소전극의 전압을 유지시키는 스토리지 캐패시터를 구비하고,상기 에치 스토퍼는 상기 게이트 전극과 상기 게이트 라인을 따라 상기 게이트 패턴 상에 형성되고,상기 에치 스토퍼의 선폭은 상기 게이트 패턴의 선폭 보다 작고,상기 스토리지 캐패시터는,상기 게이트 패턴을 덮는 게이트 절연막, 상기 에치 스토퍼, 및 상기 박막 트랜지스터를 덮는 보호막을 사이에 두고 상기 화소전극과 일부 중첩되는 상기 게이트 라인으로 구성되고,상기 스토리지 커패시터 내에서 상기 보호막을 관통하는 홀이 없는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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|---|---|---|---|
| KR1020060133233A KR101329406B1 (ko) | 2006-12-23 | 2006-12-23 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060133233A KR101329406B1 (ko) | 2006-12-23 | 2006-12-23 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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| KR20080058961A KR20080058961A (ko) | 2008-06-26 |
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| KR1020060133233A KR101329406B1 (ko) | 2006-12-23 | 2006-12-23 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
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Citations (2)
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|---|---|---|---|---|
| JPH1090722A (ja) * | 1996-08-30 | 1998-04-10 | Lg Electron Inc | 薄膜トランジスタ液晶表示装置及びその製造方法 |
| JP2003140566A (ja) * | 2001-10-31 | 2003-05-16 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
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2006
- 2006-12-23 KR KR1020060133233A patent/KR101329406B1/ko active IP Right Grant
Patent Citations (2)
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|---|---|---|---|---|
| JPH1090722A (ja) * | 1996-08-30 | 1998-04-10 | Lg Electron Inc | 薄膜トランジスタ液晶表示装置及びその製造方法 |
| JP2003140566A (ja) * | 2001-10-31 | 2003-05-16 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
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