KR20200134908A - 디스플레이 패널 - Google Patents

Abstract

본 발명의 실시예들은, 디스플레이 패널 및 장치에 관한 것으로서, 서브픽셀에 배치된 발광 소자의 애노드 전극의 상면을 평탄화 또는 연마시키는 공정을 통해 발광 소자의 구동 전압 특성을 개선할 수 있다. 또한, 애노드 전극을 패터닝하기 전에 애노드 전극이 배치되지 않는 영역에 무기막 패턴을 패터닝하고 전극 물질을 증착한 후 평탄화 또는 연마 공정을 통해 애노드 전극을 형성함으로써, 애노드 전극의 충분한 면적을 확보하여 발광 소자의 구동 특성, 효율 및 수명을 향상시키며, 발광 면적이 충분히 확보된 디스플레이 패널과 장치를 제공할 수 있다.

Description

디스플레이 패널{DISPLAY PANEL}

본 발명의 실시예들은, 디스플레이 패널에 관한 것이다.

정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.

디스플레이 장치 중 유기발광 디스플레이 장치는, 스스로 발광하는 유기발광다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점을 갖는다.

유기발광 디스플레이 장치는, 패널에 배열된 다수의 서브픽셀 각각에 배치된 유기발광다이오드를 포함한다. 그리고, 유기발광다이오드에 흐르는 전류 제어를 통해 유기발광다이오드를 발광시킴으로써, 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.

여기서, 각각의 서브픽셀에서 발광 영역의 면적은 충분한 휘도를 나타내기 위해 매우 중요하다. 발광 영역의 면적이 충분히 확보되지 않으면 충분한 휘도를 나타내기 위해 높은 전압이 인가되어야 하므로, 유기발광다이오드의 열화로 인해 유기발광다이오드의 수명이 감소할 수 있는 문제점이 존재한다.

본 발명의 실시예들은, 구동 전압에 따른 휘도 효율이 개선된 유기발광다이오드를 포함하는 디스플레이 패널과 장치를 제공할 수 있다.

본 발명의 실시예들은, 서브픽셀에서 발광 영역의 면적을 증가시켜 유기발광다이오드의 구동 특성과 수명, 효율을 개선하여, 충분한 발광 영역의 면적이 확보된 초고해상도의 디스플레이 패널과 장치를 제공할 수 있다.

일 측면에서, 본 발명의 실시예들은, 다수의 서브픽셀이 배치된 액티브 영역과, 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하고, 액티브 영역은, 적어도 하나의 컨택홀을 포함하는 평탄화층과, 컨택홀에 배치된 제1 부분과 제1 부분에 연결되고 평탄화층 상에 배치된 제2 부분을 포함하는 다수의 전극 패턴과, 평탄화층 상에서 전극 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치되고 전극 패턴의 제1 부분의 두께보다 작은 두께를 갖는 적어도 하나의 절연 패턴을 포함하는 디스플레이 패널을 제공한다.

여기서, 절연 패턴의 두께와 전극 패턴의 제2 부분의 두께의 차이는 절연 패턴의 두께와 전극 패턴의 제1 부분의 두께의 차이보다 작을 수 있다.

또한, 절연 패턴의 두께는 전극 패턴의 제2 부분의 두께와 동일할 수 있다.

다른 측면에서, 본 발명의 실시예들은, 적어도 하나의 컨택홀을 포함하는 평탄화층과, 컨택홀에 배치된 제1 부분과 제1 부분에 연결되고 평탄화층 상에 배치된 제2 부분을 포함하는 다수의 전극 패턴과, 컨택홀이 배치된 영역을 포함하는 영역에 배치되고 전극 패턴의 제2 부분의 적어도 일부를 노출시키는 뱅크와, 평탄화층 상에서 전극 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치되고 평탄화층과 뱅크 사이에 위치하는 적어도 하나의 절연 패턴을 포함하는 디스플레이 패널을 제공한다.

본 발명의 실시예들에 의하면, 서브픽셀에 배치된 유기발광다이오드의 애노드 전극의 상면을 평탄화하는 공정을 통해, 애노드 전극과 발광층의 계면을 개선하여 유기발광다이오드의 구동 특성, 수명 및 효율을 향상시킬 수 있다.

본 발명의 실시예들에 의하면, 애노드 전극이 배치되는 층에서 애노드 전극 사이에 무기막을 추가로 배치한 후 애노드 전극을 배치하는 공정을 통해, 애노드 전극의 면적을 증가시켜 유기발광다이오드의 효율을 향상시키며 충분한 발광 영역의 면적이 확보된 디스플레이 패널과 장치를 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성의 예시를 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 패널에 배치된 서브픽셀의 회로 구조와 서브픽셀에 배치된 발광 소자의 단면 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 패널의 서브픽셀에 배치된 제1 전극의 단면 구조의 예시를 나타낸 도면이다.
도 4a 내지 도 4d는 도 3에 도시된 제1 전극을 배치하는 공정의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 패널의 서브픽셀에 배치된 제1 전극의 단면 구조의 다른 예시를 나타낸 도면이다.
도 6a 내지 도 6f는 도 5에 도시된 제1 전극을 배치하는 공정의 예시를 나타낸 도면이다.
도 7은 도 3에 도시된 제1 전극의 면적과 도 5에 도시된 제1 전극의 면적을 비교한 예시를 나타낸 도면이다.
도 8a와 도 8b는 본 발명의 실시예들에 따른 디스플레이 패널의 서브픽셀에 배치된 제1 전극의 단면 구조의 또 다른 예시를 나타낸 도면이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 패널의 서브픽셀에서 제1 전극과 동일한 층에 배선 패턴이 배치된 구조의 예시들을 나타낸 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성의 예시를 나타낸 도면이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배치된 액티브 영역(A/A)과 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함하는 디스플레이 패널(110)을 포함한다. 그리고, 디스플레이 패널(110)에 배치된 각종 신호 라인 등을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.

디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다.

게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.

게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.

각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.

데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.

각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.

각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.

컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.

컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.

컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.

컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.

일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.

여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.

또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.

여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.

이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.

각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.

도 2는 본 발명의 실시예들에 따른 디스플레이 패널(110)에 배치된 서브픽셀(SP)의 회로 구조와 서브픽셀(SP)에 배치된 발광 소자의 단면 구조의 예시를 나타낸 도면이다.

도 2를 참조하면, 본 발명의 실시예들에 디스플레이 패널(110)에 배치된 서브픽셀(SP)은, 하나 이상의 트랜지스터와 캐패시터를 포함할 수 있으며, 발광 소자로서 유기발광다이오드(OLED)가 배치될 수 있다.

일 예로, 각각의 서브픽셀(SP)은, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 캐패시터(Cstg) 및 유기발광다이오드(OLED)를 포함할 수 있다.

제1 트랜지스터(T1)는, 데이터 라인(DL)과 제2 트랜지스터(T2)의 게이트 노드인 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 노드는 게이트 라인(GL)에 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(T1)는, 게이트 라인(GL)으로 인가되는 신호에 의해 제어되며, 제2 트랜지스터(T2)의 게이트 노드로 데이터 전압(Vdata)의 인가를 제어할 수 있다.

제2 트랜지스터(T2)는, 게이트 노드인 제1 노드(N1)와, 소스 노드 또는 드레인 노드인 제2 노드(N2)와, 드레인 노드 또는 소스 노드인 제3 노드(N3)를 포함할 수 있다. 전술한 바와 같이, 제1 노드(N1)는 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 그리고, 제2 노드(N2)는 유기발광다이오드(OLED)와 전기적으로 연결되고, 제3 노드(N3)는 구동 전압(VDD)이 공급되는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)는, 제1 노드(N1)로 인가되는 데이터 전압(Vdata)에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어할 수 있다.

디스플레이 패널(110)의 유형에 따라, 각각의 서브픽셀(SP)에는, 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 이외에 하나 이상의 트랜지스터가 더 배치될 수도 있다. 또한, 도 2는 서브픽셀(SP)에 배치된 트랜지스터가 n-타입인 경우를 예시로 나타내나, 경우에 따라, p-타입의 트랜지스터가 서브픽셀(SP)에 배치될 수도 있다.

스토리지 캐패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 그리고, 스토리지 캐패시터(Cstg)는, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜줄 수 있다. 스토리지 캐패시터(Cstg)는, 제2 트랜지스터(T2)의 유형에 따라, 제1 노드(N1)와 제3 노드(N3) 사이에 전기적으로 연결될 수도 있다.

유기발광다이오드(OLED)는, 제2 노드(N2)에 전기적으로 연결된 애노드 전극과 기저 전압(VSS)이 인가되는 캐소드 전극을 포함할 수 있다. 그리고, 유기발광다이오드(OLED)는, 제2 트랜지스터(T2)에 의해 공급되는 전류에 따라 발광하며, 서브픽셀(SP)이 영상 데이터에 따른 밝기를 나타내도록 한다.

여기서, 유기발광다이오드(OLED)는, 애노드 전극과 캐소드 전극 사이에 발광을 위해 배치된 여러 층을 포함할 수 있다.

일 예로, 기판(200) 상에 애노드 전극인 제1 전극(210)이 배치되고, 제1 전극(210) 상에 정공 수송층(221), 발광층(222), 전자 수송층(223)이 배치될 수 있다. 그리고, 전자 수송층(223) 상에 캐소드 전극인 제2 전극(230)이 배치될 수 있다. 또한, 정공 주입층, 전자 주입층 등을 더 포함할 수 있으며, 설명의 편의를 위해 본 명세서에서 제1 전극(210)과 제2 전극(230) 사이에 배치되는 층을 발광층 등(221/222/223)으로 기재한다.

이때, 기판(200)과 제1 전극(210) 사이에는 여러 절연층이나 전극층 등이 배치될 수도 있으며, 기판(200)과 제1 전극(210) 사이에 배치된 절연층의 표면 거칠기로 인해 제1 전극(210)의 상면이 균일하지 않을 수 있다. 그리고, 제1 전극(210)의 상면이 균일하지 않음에 따라, 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면이 균일하지 않을 수 있다. 이로 인해, 유기발광다이오드(OLED)의 구동 특성이 약화되고, 유기발광다이오드(OLED)의 효율 및 수명이 저하될 수 있다.

본 발명의 실시예들은, 유기발광다이오드(OLED)에 포함된 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면의 균일도를 개선하여, 유기발광다이오드(OLED)의 구동 특성을 향상시키고 수명 및 효율을 개선할 수 있도록 한다.

도 3은 본 발명의 실시예들에 따른 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 제1 전극(210)의 단면 구조의 예시를 나타낸 도면이다.

도 3을 참조하면, 제1 전극(210)의 하부에 평탄화층(320)이 배치되고, 평탄화층(320)의 하부에 소스드레인 전극(310)이 배치될 수 있다. 본 명세서에서, 평탄화층(320) 상에 배치되는 제1 전극(210)을 "전극 패턴"이라 할 수도 있다.

평탄화층(320)은 적어도 하나의 컨택홀(CH)을 포함할 수 있다. 그리고, 제1 전극(210)은, 평탄화층(320)에 배치된 컨택홀(CH)을 통해 평탄화층(320)의 하부에 배치된 소스드레인 전극(310)과 전기적으로 연결될 수 있다.

여기서, 소스드레인 전극(310)은, 도 2에 도시된 예시에서, 유기발광다이오드(OLED)와 전기적으로 연결되는 제2 트랜지스터(T2)의 소스 노드나 드레인 노드를 의미할 수 있다.

제1 전극(210)이 컨택홀(CH)을 통해 소스드레인 전극(310)과 연결됨에 따라, 제1 전극(210)은 컨택홀(CH)에 배치된 제1 부분(210a)과 평탄화층(320) 상에 배치된 제2 부분(210b)을 포함할 수 있다.

제1 전극(210) 상에서 발광 영역을 제외한 영역에 뱅크(330)가 배치될 수 있다. 또는, 제1 전극(210) 상에서 뱅크(330)가 배치되지 않아 제1 전극(210)이 노출되는 부분을 발광 영역으로 볼 수도 있다.

뱅크(330)는, 평탄화층(320)에 포함된 컨택홀(CH)이 배치된 영역을 포함하는 배치될 수 있다. 따라서, 뱅크(330)는, 제1 전극(210)의 제1 부분(210a)의 전체와 중첩되고, 제1 전극(210)의 제2 부분(210b)의 일부와 중첩될 수 있다.

뱅크(330) 상에는, 경우에 따라, 뱅크(330) 상의 일부 영역에 스페이서(340)가 배치될 수 있다.

여기서, 제1 전극(210)을 배치하는 공정에서, 제1 전극(210)의 상면을 평탄화하는 연마 공정이 수행될 수 있으며, 일 예로, CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.

제1 전극(210)의 상면을 평탄화하는 공정은, 평탄화층(320) 상에 배치된 제1 전극(210)에 대해 수행될 수 있다.

따라서, 평탄화 공정이 수행된 제1 전극(210)의 제2 부분(210b)의 두께와 상면의 거칠기가 균일해질 수 있다. 그리고, 제1 전극(210)의 제2 부분(210b)의 상면의 거칠기가 균일해짐에 따라, 제1 전극(210)의 제2 부분(210b) 상에 배치되는 발광층 등(221/222/223)과 제1 전극(210) 사이의 계면의 균일도가 개선될 수 있다.

이에 따라, 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면에서 전류 특성이 개선되어(누설 전류 감소 등), 낮은 전압으로 높은 휘도를 나타낼 수 있다. 그리고, 구동 효율이 높아짐에 따라 유기발광다이오드(OLED)의 수명과 효율을 개선할 수 있다.

여기서, 평탄화 공정이 제1 전극(210)의 제2 부분(210b)에 대해 수행됨에 따라, 제1 전극(210)의 제1 부분(210a)의 두께와 표면의 거칠기는 제1 전극(210)의 제2 부분(210b)과 상이할 수 있다.

일 예로, 평탄화 공정이 수행되지 않은 제1 전극(210)의 제1 부분(210a)의 두께 t1은 평탄화 공정이 수행된 제1 전극(210)의 제2 부분(210b)의 두께 t2보다 클 수 있다. 그리고, 제1 부분(210a)의 상면의 거칠기(Rpv: 8.83nm, Rq: 0.58nm, Ra: 0.32nm)는 제2 부분(210b)의 상면의 거칠기(Rpv: 1.88nm, Rq: 0.23nm, Ra: 0.21nm)보다 큰 값을 가질 수 있다.

제1 전극(210)의 제1 부분(210a)은, 뱅크(330)에 의해 노출되지 않으며 발광층 등(221/222/223)과 접촉되지 않으므로 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면의 특성에 영향을 주지 않는다. 그리고, 제1 전극(210)에서 발광층 등(221/222/223)과 접촉되는 제2 부분(210b)의 상면의 거칠기가 개선되므로, 제1 전극(210과 발광층 등(221/222/223) 사이의 계면 특성을 개선하여 유기발광다이오드(OLED)의 구동 효율과 수명을 향상시킬 수 있다.

도 4a 내지 도 4d는 도 3에 도시된 제1 전극(210)을 배치하는 공정의 예시를 나타낸 도면이다.

도 4a를 참조하면, 소스드레인 전극(310)이 배치된 후 평탄화층(320)을 배치하고 식각 공정을 통해 평탄화층(320)에 컨택홀(CH)을 형성한다.

도 4b를 참조하면, 평탄화층(320) 상에 제1 전극(210)을 형성하기 위한 전극 물질층(210')을 증착한다.

도 4c를 참조하면, 전극 물질층(210')이 증착된 후, 연마 기구 등과 같은 평탄화 장치(400)를 이용하여 전극 물질층(210')의 상면을 평탄화하는 공정을 수행한다. 일 예로, 전극 물질층(210') 상에 슬러리와 같은 연마제를 도포하고 평탄화 장치(400)를 이용하여 전극 물질층(210')의 상면을 연마할 수 있다.

전극 물질층(210')의 상면을 연마하는 공정 과정에서, 평탄화층(320) 상에 배치되는 전극 물질층(210')의 두께와 상면의 거칠기의 균일도가 개선될 수 있다. 그리고, 평탄화층(320) 상에 배치되는 전극 물질층(210')의 두께와 상면의 거칠기가 컨택홀(CH)에 배치되는 전극 물질층(210')의 두께와 상면의 거칠기와 상이해질 수 있다.

도 4d를 참조하면, 전극 물질층(210')에 대한 평탄화 공정이 완료되면, 전극 물질층(210')을 패터닝하여 제1 전극(210)을 형성한다. 그리고, 제1 전극(210) 상에 뱅크(330), 스페이서(340), 발광층 등(221/222/223)을 배치하는 공정을 수행한다.

또는, 경우에 따라, 전극 물질층(210')을 제1 전극(210)으로 패터닝하는 공정을 수행한 후, 평탄화 공정을 수행할 수도 있다.

이와 같이, 본 발명의 실시예들은, 유기발광다이오드(OLED)의 제1 전극(210)을 배치하는 공정에서, 제1 전극(210)의 상면을 평탄화 또는 연마하는 공정을 수행함으로써, 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면 특성을 개선하여 발광 소자의 구동 특성을 개선하고 수명 및 효율을 향상시킬 수 있다.

또한, 전술한 실시예들은, 발광 소자가 유기발광다이오드(OLED)인 경우를 예시로 설명하고 있으나, 경우에 따라, 무기발광다이오드나 발광다이오드, 마이크로 발광다이오드 등을 발광 소자로 이용하는 경우에도 적용될 수도 있다.

또한, 본 발명의 실시예들은, 제1 전극(210)을 패터닝하는 공정에서 평탄화층(320) 상에 유기막이나 무기막을 추가로 배치하고 패터닝한 후, 제1 전극(210)을 배치함으로써 제1 전극(210)의 면적을 증가시켜줄 수 있는 방안을 제공한다.

도 5는 본 발명의 실시예들에 따른 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 제1 전극(210)의 단면 구조의 다른 예시를 나타낸 도면이다.

도 5를 참조하면, 소스드레인 전극(310) 상에 적어도 하나의 컨택홀(CH)을 포함하는 평탄화층(320)이 배치된다. 그리고, 평탄화층(320) 상에 제1 전극(210)이 배치된다.

제1 전극(210)은, 평탄화층(320)에 포함된 컨택홀(CH)에 배치된 제1 부분(210a)과, 평탄화층(320) 상에 배치된 제2 부분(210b)을 포함할 수 있다. 그리고, 제1 전극(210) 상에 제1 전극(210)의 제2 부분(210b)의 일부를 노출시키며 뱅크(330)가 배치될 수 있다. 또한, 경우에 따라, 뱅크(330) 상의 일부 영역에 스페이서(340)가 배치될 수도 있다.

여기서, 평탄화층(320) 상에서 제1 전극(210)이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 적어도 하나의 절연 패턴(500)이 배치될 수 있다.

일 예로, 절연 패턴(500)은 평탄화층(320) 상에서 제1 전극(210)이 배치되지 않은 영역에 배치될 수 있으며, 평탄화층(320)과 뱅크(330) 사이에 배치될 수 있다.

그리고, 절연 패턴(500)은, 절연 패턴(500)의 하부에 배치되는 평탄화층(320)과 다른 물질로 이루어질 수 있다. 일 예로, 평탄화층(320)은 유기물로 이루어지고 절연 패턴(500)은 무기물로 이루어질 수 있다. 절연 패턴(500)을 평탄화층(320)과 다른 물질로 배치함으로써, 절연 패턴(500)의 패터닝 공정이 용이하게 할 수 있다.

절연 패턴(500)은, 평탄화층(320) 상에 제1 전극(210)을 배치하기 전에 평탄화층(320) 상에 패터닝될 수 있다. 그리고, 절연 패턴(500)이 배치된 이후에 제1 전극(210)이 배치되도록 함으로써, 제1 전극(210)의 면적이 증가되도록 할 수 있다.

즉, 제1 전극(210)이 배치되는 영역에 패터닝을 수행하는 것이 아니라, 제1 전극(210)이 배치되지 않는 영역에 패터닝을 먼저 수행함으로써, 공정 과정에서 공정 마진으로 인해 제1 전극(210)의 면적이 감소하는 것을 방지할 수 있다.

그리고, 제1 전극(210)은, 평탄화층(320)과 절연 패턴(500) 상에 제1 전극(210)을 구성하는 물질을 배치한 후 평탄화 또는 연마 공정을 수행함에 의해 배치될 수 있다.

평탄화 공정은 평탄화층(320) 상에 배치된 제1 전극(210)과 절연 패턴(500)에 대해 수행되므로, 제1 전극(210)의 제1 부분(210a)의 두께 및 상면의 거칠기는 제1 전극(210)의 제2 부분(210b)의 두께 및 상면의 거칠기와 다를 수 있다. 또한, 제1 전극(210)의 제1 부분(210a)의 두께 및 상면의 거칠기는 절연 패턴(500)의 두께 및 상면의 거칠기와 다를 수 있다. 즉, 제1 전극(210)의 제2 부분(210b)과 절연 패턴(500)은 평탄화 공정에 의해 두께가 감소될 수 있고, 평탄화 공정 후 제1 전극(210)의 제2 부분(210b)의 상면과 절연 패턴(500)의 상면은 평탄화될 수 있다.

일 예로, 제1 전극(210)의 제2 부분(210b)과 절연 패턴(500)의 두께 t2는 제1 전극(210)의 제1 부분(210a)의 두께 t1보다 작을 수 있다. 또한, 제1 전극(210)의 제2 부분(210b)과 절연 패턴(500)의 상면의 거칠기는 제1 전극(210)의 제1 부분(210a)의 상면의 거칠기보다 균일할 수 있다.

또한, 공정 상의 오차를 고려하더라도, 절연 패턴(500)과 제1 전극(210)의 제2 부분(210b) 상에서 평탄화 또는 연마 공정이 수행되므로, 절연 패턴(500)의 두께와 제1 전극(210)의 제2 부분(210b)의 두께의 차이가 절연 패턴(500)의 두께와 제1 전극(210)의 제1 부분(210a)의 두께의 차이보다 작을 수 있다.

이와 같이, 제1 전극(210)의 제1 부분(210a)의 상면은 균일하지 않더라도 뱅크(330)와 접촉하며 발광층 등(221/222/223)과 직접 접촉하지 않으므로 유기발광다이오드(OLED)의 구동 특성에 영향을 주지 아니한다.

그리고, 제1 전극(210)의 제2 부분(210b)의 두께의 균일도와 상면의 균일도를 개선한 상태에서 발광층 등(221/222/223)이 배치되도록 함으로써, 유기발광다이오드(OLED)의 구동 특성을 개선할 수 있다.

또한, 절연 패턴(500)을 먼저 배치한 후, 평탄화 또는 연마 공정을 통해 제1 전극(210)을 배치함으로써, 제1 전극(210)의 면적, 즉, 발광층 등(221/222/223)이 접촉되는 제1 전극(210)의 제2 부분(210b)의 면적을 증가시켜 유기발광다이오드(OLED)가 충분한 휘도를 낼 수 있도록 한다.

또한, 발광 영역의 면적이 증가됨에 따라, 서브픽셀(SP) 간의 간격을 감소시켜 시야각에서 서브픽셀(SP) 간의 간격으로 인한 화질 열화가 인지되는 것을 방지해줄 수 있다.

따라서, 본 발명의 실시예들에 의하면, 유기발광다이오드(OLED)의 효율 및 수명을 향상시키며, 발광 영역의 면적이 충분히 확보된 고해상도의 디스플레이 패널(110)을 제공할 수 있다.

도 6a 내지 도 6f는 도 5에 도시된 제1 전극(210)을 배치하는 공정의 예시를 나타낸 도면이다.

도 6a를 참조하면, 소스드레인 전극(310) 상에 평탄화층(320)을 배치하고, 평탄화층(320)에 컨택홀(CH)을 형성한다.

도 6b를 참조하면, 평탄화층(320) 상에 절연 물질층(500')을 증착한다. 평탄화층(320)이 유기물로 이루어진 경우, 절연 물질층(500')은 무기물로 이루어질 수 있다. 즉, 평탄화층(320)에 컨택홀(CH)을 형성한 후, 제1 전극(210)을 배치하기 전에 무기막을 추가로 배치할 수 있다.

도 6c를 참조하면, 평탄화층(320) 상에 배치된 절연 물질층(500')을 패터닝하여 절연 패턴(500)을 형성한다.

일 예로, 절연 물질층(500')이 배치된 상태에서 절연 패턴(500)이 형성될 부분에 포토 레지스트를 배치하고, 포토 레지스트가 배치된 영역을 제외한 영역을 식각하여 절연 패턴(500)을 형성할 수 있다.

따라서, 제1 전극(210) 상에 포토 레지스트를 배치하는 공정에 비하여, 포토 레지스트 간의 간격 형성이 용이하도록 하여, 제1 전극(210)이 배치될 영역의 면적이 증가할 수 있다.

또한, 포토 레지스트가 배치된 영역 이외의 영역에 배치된 절연 물질층(500')을 식각하는 공정에서 포토 레지스트의 경계 부분이 식각될 수 있다. 이에 따라, 절연 패턴(500)의 면적이 감소하므로, 제1 전극(210)이 배치될 영역의 면적이 증가할 수 있다.

이와 같이, 평탄화층(320) 상에 제1 전극(210)을 패터닝하지 않고 제1 전극(210)이 배치되지 않는 영역에 절연 패턴(500)을 패터닝함으로써, 제1 전극(210)이 배치될 영역의 면적이 증가되도록 할 수 있다.

도 6d를 참조하면, 절연 패턴(500)의 패터닝이 완료되면 평탄화층(320)과 절연 패턴(500) 상에 전극 물질층(210')을 배치한다.

도 6e를 참조하면, 전극 물질층(210')을 배치한 후 평탄화 장치(400)를 이용하여, 평탄화 또는 연마 공정을 수행한다.

이때, 절연 패턴(500) 상에 배치된 전극 물질층(210')이 제거될 정도로 평탄화 또는 연마 공정을 수행한다. 따라서, 평탄화층(320) 상에서 절연 패턴(500)이 배치되지 않은 영역에 전극 패턴, 즉, 제1 전극(210)이 배치될 수 있다.

여기서, 평탄화 또는 연마 공정을 통해 제1 전극(210)이 형성되므로, 제1 전극(210)의 제2 부분(210b)의 두께와 절연 패턴(500)의 두께는 동일하거나 매우 유사할 수 있다. 그리고, 제1 전극(210)의 제2 부분(210b)과 절연 패턴(500)의 두께 t2는 제1 전극(210)의 제1 부분(210a)의 두께 t1보다 작을 수 있다.

또한, 제1 전극(210)의 제2 부분(210b)의 상면과 절연 패턴(500)의 상면의 균일도가 평탄화 또는 연마 공정에 의해 개선될 수 있다. 즉, 공정 후, 제1 전극(210)의 제2 부분(210b)의 상면과 절연 패턴(500)의 상면은 평탄화될 수 있다.

도 6f를 참조하면, 제1 전극(210) 상의 일부 영역과 절연 패턴(500) 상에 뱅크(300) 등을 배치하고, 이후 발광층 등(221/222/223)을 배치하는 공정을 수행한다.

이와 같이, 절연 패턴(500)을 먼저 패터닝하고 제1 전극(210)을 배치함으로써, 제1 전극(210)에서 발광 영역에 대응하는 면적이 증가될 수 있다. 그리고, 평탄화 또는 연마 공정을 통해 제1 전극(210)을 형성함으로써, 제1 전극(210)의 두께와 상면의 거칠기의 균일도를 개선하여 유기발광다이오드(OLED)의 구동 특성, 효율 및 수명을 향상시킬 수 있다.

도 7은 도 3에 도시된 제1 전극(210)의 면적과 도 5에 도시된 제1 전극(210)의 면적을 비교한 예시를 나타낸 도면이다.

도 7을 참조하면, Case A는 도 3에 도시된 제1 전극(210)의 단면 구조의 예시를 나타내고, Case B는 도 5에 도시된 제1 전극(210)의 단면 구조의 예시를 나타낸다.

Case A와 같이, 제1 전극(210)을 패터닝하고 평탄화 또는 연마 공정을 수행하면 제1 전극(210)의 두께와 상면의 균일도를 개선할 수 있으나, 포토 레지스트를 배치하는 공정과 식각 공정에서 공정 마진으로 인해 제1 전극(210)이 배치되는 영역의 폭이 설계치에 비하여 감소(예: -2.5㎛)될 수 있다.

반면, Case B와 같이, 절연 패턴(500)을 먼저 패터닝하고 제1 전극(210)을 배치하면, 포토 레지스트를 배치하는 공정에서 제1 전극(210)이 배치될 영역의 폭이 증가(예: +1.1㎛)할 수 있다. 또한, 절연 패턴(500)의 식각 공정에서 제1 전극(210)이 배치될 영역의 폭이 증가(예: +0.2㎛)할 수 있다. 따라서, 제1 전극(210)이 배치되는 영역의 폭이 설계치에 비하여 증가(예: +1.3㎛)될 수 있다.

즉, Case A의 경우 공정을 진행하는 과정에서 제1 전극(210)이 배치될 영역의 폭이 점차적으로 감소하나, Case B의 경우 공정을 진행하는 과정에서 제1 전극(210)이 배치될 영역의 폭이 점차적으로 증가하여 충분한 발광 영역의 면적을 용이하게 확보할 수 있다.

또한, 절연 패턴(500)과 제1 전극(210)의 상면에 평탄화 또는 연마 공정을 수행함으로써, 제1 전극(210)과 제1 전극(210) 상에 배치되는 발광층 등(221/222/223) 사이의 계면을 개선하여 유기발광다이오드(OLED)의 수명 및 효율을 향상시킬 수 있다.

이러한 제1 전극(210)은, 경우에 따라, 복수의 전극이 적층된 구조를 가질 수 있으며, 제1 전극(210)에 포함된 복수의 전극의 두께는 공정 방식에 따라 상이하게 구현될 수 있다.

도 8a와 도 8b는 본 발명의 실시예들에 따른 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 제1 전극(210)의 단면 구조의 또 다른 예시를 나타낸 도면이다.

도 8a과 도 8b를 참조하면, 평탄화층(320) 상에 제1 전극(210)이 배치된다. 그리고, 평탄화층(320) 상에서 제1 전극(210)이 배치되지 않은 영역에 절연 패턴(500)이 배치될 수 있다. 즉, 절연 패턴(500)을 먼저 형성하고, 평탄화 또는 연마 공정을 통해 제1 전극(210)을 배치함으로써, 제1 전극(210)에서 발광 영역에 대응되는 면적을 증가시킬 수 있다.

여기서, 제1 전극(210)은, 하부 전극(211), 반사 전극(212) 및 상부 전극(213)이 적층된 구조를 가질 수 있다.

하부 전극(211)과 상부 전극(213)은, 일 예로, ITO와 같은 투명한 전극일 수 있다. 그리고, 반사 전극(212)은, 일 예로, Ag와 같은 반사 특성을 갖는 전극일 수 있다. 따라서, 반사 전극(212)은, 제1 전극(210) 상의 발광층 등(221/222/223)에서 발산된 광을 반사시켜 유기발광다이오드(OLED)의 발광 효율을 높여줄 수 있다.

이와 같이, 제1 전극(210)이 하부 전극(211), 반사 전극(212) 및 상부 전극(213)을 포함하고, 평탄화 또는 연마 공정을 통해 배치되므로, 제1 전극(210)에 포함된 상부 전극(213)의 두께는 제1 전극(210)의 부분에 따라 다를 수 있다.

일 예로, 도 8a에 도시된 예시의 경우, 하부 전극(211)의 두께와 상부 전극(213)의 두께가 동일하게 배치된 상태에서 평탄화 또는 연마 공정을 통해 제1 전극(210)을 형성할 수 있다.

이러한 경우, 제1 전극(210)의 제1 부분(210a)은 연마되지 않으므로, 제1 전극(210)의 제1 부분(210a)에 포함된 하부 전극(211a)와 상부 전극(213a)의 두께는 t3로 동일할 수 있다.

그리고, 제1 전극(210)의 제2 부분(210b)은 공정 과정에서 연마되므로, 제1 전극(210)의 제2 부분(210b)에 포함된 상부 전극(213b)의 두께 t4는 하부 전극(211b)의 두께 t3보다 작을 수 있다.

즉, 연마가 이루어진 제1 전극(210)의 제2 부분(210b)에 포함된 하부 전극(211b)의 두께와 상부 전극(213b)의 두께가 상이할 수 있다.

또는, 도 8b에 도시된 예시의 경우, 하부 전극(211)보다 상부 전극(213)을 두껍게 배치한 상태에서 평탄화 또는 연마 공정을 통해 제1 전극(210)을 형성할 수도 있다.

그리고, 평탄화 또는 연마 공정을 통해 제1 전극(210)의 제2 부분(210b)에 포함된 하부 전극(211b)과 상부 전극(213b)이 동일한 두께 t3를 갖도록 할 수 있다.

따라서, 평탄화 또는 연마 공정이 수행되지 않은 제1 전극(210)의 제1 부분(210a)에 포함된 상부 전극(213a)의 두께 t5는 하부 전극(211a)의 두께 t3보다 클 수 있다.

즉, 제1 전극(210)의 제1 부분(210a)과 제2 부분(210b) 중에서 제1 부분(210a)에 포함된 상부 전극(213a)의 두께와 하부 전극(211a)의 두께가 상이할 수 있다.

이때, 제1 전극(210)의 제2 부분(210b)에 포함된 하부 전극(211b), 반사 전극(212b), 상부 전극(213b)의 두께는, 일 예로, 각각 70Å, 1000Å, 70Å일 수 있다. 즉, 제1 전극(210)의 제1 부분(210a)에 포함된 상부 전극(213a)의 두께는 70Å보다 클 수 있다.

이와 같이, 제1 전극(210)이 반사 전극(212)을 포함하는 다층 구조인 경우, 제1 전극(210)이 발광층 등(221/222/223)과 접촉하는 부분인 제2 부분(210b)에 포함된 상부 전극(213b)의 두께와 하부 전극(211b)의 두께를 동일하게 함으로써, 유기발광다이오드(OLED)가 균일한 발광 특성을 갖도록 할 수 있다.

또한, 본 발명의 실시예들은, 절연 패턴(500)을 먼저 패터닝하는 공정을 통해 평탄화층(320) 상에 제1 전극(210)이 배치될 수 있는 영역을 용이하게 확보할 수 있도록 함에 따라, 제1 전극(210)이 배치되지 않는 영역 중 일부 영역에 신호 라인에 연결되는 패턴이 배치되도록 할 수도 있다.

도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 패널(110)의 서브픽셀(SP)에서 제1 전극(210)과 동일한 층에 배선 패턴(600)이 배치된 구조의 예시들을 나타낸 도면이다.

도 9a를 참조하면, 평탄화층(320) 상에 제1 전극(210)과 뱅크(330)가 배치된 평면 구조의 예시를 나타낸다. 평탄화층(320) 상에서 각각의 서브픽셀(SP)마다 제1 전극(210)이 배치될 수 있다. 그리고, 제1 전극(210)에서 발광 영역과 대응되는 영역을 제외한 영역에 뱅크(330)가 배치될 수 있다.

여기서, 제1 전극(210)이 배치되지 않은 영역 중 일부 영역에 배선 패턴(600)이 배치될 수 있다.

이러한 배선 패턴(600)은, 제1 전극(210)과 동일한 물질로 이루어지고, 제1 전극(210)과 분리되어 배치될 수 있다. 그리고, 배선 패턴(600)은, 제1 전극(210)을 배치하는 공정 과정에서 배치될 수 있다.

즉, 평탄화층(320) 상에 절연 패턴(500)을 형성한 후, 전극 물질층(210')을 배치하고 평탄화 또는 연마 공정을 진행하여, 제1 전극(210)에 해당하는 전극 패턴과 배선 패턴(600)이 배치되도록 할 수 있다. 따라서, 배선 패턴(600)의 상면은 제1 전극(210)의 제2 부분(210b)의 상면이나 절연 패턴(500)의 상면과 같이 평탄화될 수 있다.

절연 패턴(500)을 먼저 배치하는 공정을 통해 전극 패턴이나 배선 패턴(600)이 배치될 수 있는 영역이 증가될 수 있다.

따라서, 전극 패턴의 면적을 증가시키면서 전극 패턴이 배치되지 않는 영역에 배선 패턴(600)을 배치할 수 있다. 또한, 배선 패턴(600)을 먼저 패터닝하지 않고 절연 패턴(500)을 먼저 패터닝한 후, 평탄화 또는 연마 공정을 통해 배선 패턴(600)을 배치함으로써 배선 패턴(600)을 보다 넓은 폭으로 배치할 수 있다.

도 9b는 도 9a에 도시된 A-A' 부분의 단면 구조의 예시를 나타낸 것으로서, 소스드레인 전극(310)의 하부 구조의 예시를 나타낸다.

도 9b를 참조하면, 제1 폴리이미드층(701) 상에 폴리이미드 절연층(702), 제2 폴리이미드층(703)이 배치될 수 있다. 제2 폴리이미드층(703) 상에 멀티 버퍼층(704), 액티브 버퍼층(705)이 배치되고, 액티브 버퍼층(705) 상에 액티브층(706)이 배치될 수 있다. 액티브층(706) 상에 게이트 절연층(707), 게이트 전극(708)이 배치되고, 게이트 전극(708) 상에 제1 층간 절연층(709), 캐패시터 전극(710), 제2 층간 절연층(711)이 배치될 수 있다.

그리고, 제2 층간 절연층(711) 상에 소스드레인 전극(310)과 평탄화층(320)이 배치될 수 있다.

평탄화층(320)은 컨택홀(CH)을 포함할 수 있다. 그리고, 평탄화층(320) 상의 일부 영역과 평탄화층(320)의 컨택홀(CH)에 전극 패턴에 해당하는 제1 전극(210)이 배치될 수 있다. 또한, 평탄화층(320) 상에서 제1 전극(210)이 배치되지 않은 영역 중 적어도 일부 영역에 절연 패턴(500)이 배치될 수 있다. 또한, 평탄화층(320) 상에서 제1 전극(210)과 절연 패턴(500)이 배치되지 않은 영역 중 적어도 일부 영역에 배선 패턴(600)이 배치될 수 있다.

즉, 배선 패턴(600)은, 제1 전극(210)이 배치되지 않은 영역 중 적어도 일부 영역에 배치될 수 있으며, 배선 패턴(600)과 제1 전극(210) 사이에 절연 패턴(500)이 배치될 수 있다.

절연 패턴(500)을 먼저 배치하는 공정을 통해, 전극 패턴과 배선 패턴(600)을 배치하므로, 전극 패턴의 면적과 배선 패턴(600)의 면적이 보다 증가할 수 있다. 전극 패턴의 면적 증가는 서브픽셀(SP)에 배치되는 유기발광다이오드(OLED)의 구동 성능을 향상시킬 수 있다. 그리고, 배선 패턴(600)의 면적 증가는 디스플레이 패널(110)에 배치된 신호 라인의 저항 감소의 효과를 높여줄 수 있다.

도 9c를 참조하면, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 기저 전압(VSS)이 공급되는 전원 배선(800)이 배치될 수 있다. 액티브 영역(A/A)에 배치된 배선 패턴(600)은, 논-액티브 영역(N/A)으로 연장되어 논-액티브 영역(N/A)에서 전원 배선(800)과 전기적으로 연결될 수 있다.

즉, 배선 패턴(600)은, 일 예로, 디스플레이 패널(110)에 배치되는 신호 라인 중 공용 전원을 공급하는 전원 배선(800)과 전기적으로 연결되어 전원 배선(800)의 저항을 감소시켜줄 수 있다.

또한, 경우에 따라, 배선 패턴(600)은, 액티브 영역(A/A)에서 공용 전원을 공급하는 배선과 전기적으로 연결될 수도 있다.

이와 같이, 본 발명의 실시예들은, 평탄화층(320)에 절연 패턴(500)을 먼저 배치하고 평탄화 또는 연마 공정을 통해 전극 패턴과 배선 패턴(600)을 배치함으로써, 전극 패턴과 배선 패턴(600)의 면적을 용이하게 증가시켜줄 수 있다.

그리고, 전극 패턴의 면적 증가에 따라 유기발광다이오드(OLED)의 구동 성능을 개선하고, 배선 패턴(600)의 면적 증가에 따라 디스플레이 패널(110)에 배치되는 신호 라인의 저항 감소의 효과를 향상시킬 수 있다.

전술한 본 발명의 실시예들에 의하면, 유기발광다이오드(OLED)의 제1 전극(210)의 상면을 평탄화 또는 연마하는 공정을 수행함으로써, 제1 전극(210)과 발광층 등(221/222/223) 사이의 계면을 개선하여 유기발광다이오드(OLED)의 구동 특성을 개선할 수 있다.

또한, 평탄화층(320) 상에 절연 패턴(500)을 먼저 패터닝하고, 평탄화 또는 연마 공정을 통해 제1 전극(210)을 배치함으로써, 제1 전극(210)의 균일도를 개선하면서 제1 전극(210)에서 발광 영역에 대응되는 면적을 증가시킬 수 있다.

따라서, 유기발광다이오드(OLED)가 충분한 발광 면적을 확보할 수 있도록 하며, 효율 및 수명이 개선된 유기발광다이오드(OLED)를 포함하는 초고해상도의 디스플레이 패널(110)를 제공할 수 있다.

또한, 제1 전극(210)과 동일한 층에 배치되는 배선 패턴(600)의 면적도 증가시켜줄 수 있어, 배선 패턴(600)을 이용한 신호 라인의 저항 감소 효과도 높여줄 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 200: 기판
210: 제1 전극 210a: 제1 부분
210b: 제2 부분 210': 전극 물질층
211a, 211b: 하부 전극 212a, 212b: 반사 전극
213a, 213b: 상부 전극 221: 정공 수송층
222: 발광층 223: 전자 수송층
230: 제2 전극 310: 소스드레인 전극
320: 평탄화층 330: 뱅크
340: 스페이서 400: 평탄화 장치(연마 장치)
500: 절연 패턴 500': 절연 물질층
600: 배선 패턴 701: 제1 폴리이미드층
702: 폴리이미드 절연층 703: 제2 폴리이미드층
704: 멀티 버퍼층 705: 액티브 버퍼층
706: 액티브층 707: 게이트 절연층
708: 게이트 전극 709: 제1 층간 절연층
710: 캐패시터 전극 711: 제2 층간 절연층
800: 전원 배선

Claims (24)

1. 다수의 서브픽셀이 배치된 액티브 영역; 및
   상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하고,
   상기 액티브 영역은,
   적어도 하나의 컨택홀을 포함하는 평탄화층;
   상기 컨택홀에 배치된 제1 부분과, 상기 제1 부분에 연결되고 상기 평탄화층 상에 배치된 제2 부분을 포함하는 다수의 전극 패턴; 및
   상기 평탄화층 상에서 상기 전극 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치되고, 상기 전극 패턴의 상기 제1 부분의 두께보다 작은 두께를 갖는 적어도 하나의 절연 패턴
   을 포함하는 디스플레이 패널.
   
2. 제1항에 있어서,
   상기 절연 패턴의 두께와 상기 전극 패턴의 상기 제2 부분의 두께의 차이는 상기 절연 패턴의 두께와 상기 전극 패턴의 제1 부분의 두께의 차이보다 작은 디스플레이 패널.
   
3. 제1항에 있어서,
   상기 절연 패턴의 두께는 상기 전극 패턴의 상기 제2 부분의 두께와 동일한 디스플레이 패널.
   
4. 제1항에 있어서,
   상기 전극 패턴의 상기 제2 부분의 두께는 상기 전극 패턴의 상기 제1 부분의 두께보다 작은 디스플레이 패널.
   
5. 제1항에 있어서,
   상기 전극 패턴의 상기 제1 부분의 상면의 거칠기는, 상기 전극 패턴의 상기 제2 부분의 상면의 거칠기와 상이하고, 상기 절연 패턴의 상면의 거칠기와 상이한 디스플레이 패널.
   
6. 제1항에 있어서,
   상기 전극 패턴의 상기 제2 부분의 상면과 상기 절연 패턴의 상면은 평탄화된 디스플레이 패널.
   
7. 제1항에 있어서,
   상기 평탄화층은 유기물로 이루어지고, 상기 절연 패턴은 무기물로 이루어진 디스플레이 패널.
   
8. 제1항에 있어서,
   상기 다수의 전극 패턴 각각은,
   하부 전극;
   상기 하부 전극 상에 배치된 반사 전극; 및
   상기 반사 전극 상에 배치된 상부 전극을 포함하고,
   상기 전극 패턴의 상기 제1 부분에 포함된 상기 상부 전극의 두께와 상기 하부 전극의 두께가 상이하거나, 상기 전극 패턴의 상기 제2 부분에 포함된 상기 상부 전극의 두께와 상기 하부 전극의 두께가 상이한 디스플레이 패널.
   
9. 제8항에 있어서,
   상기 전극 패턴의 상기 제2 부분에 포함된 상기 상부 전극의 두께와 상기 하부 전극의 두께의 차이는 상기 전극 패턴의 상기 제1 부분에 포함된 상기 상부 전극의 두께와 상기 하부 전극의 두께의 차이보다 작은 디스플레이 패널.
   
10. 제1항에 있어서,
    상기 컨택홀이 배치된 영역을 포함하는 영역에 배치되고, 상기 절연 패턴의 전체와 중첩되고 상기 전극 패턴의 일부분과 중첩되도록 배치된 뱅크를 더 포함하는 디스플레이 패널.
    
11. 제1항에 있어서,
    상기 평탄화층 상에서 상기 전극 패턴과 상기 절연 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치된 적어도 하나의 배선 패턴을 더 포함하는 디스플레이 패널.
    
12. 제11항에 있어서,
    상기 배선 패턴의 두께와 상기 전극 패턴의 상기 제2 부분의 두께의 차이는 상기 배선 패턴의 두께와 상기 전극 패턴의 상기 제1 부분의 두께의 차이보다 작은 디스플레이 패널.
    
13. 제11항에 있어서,
    상기 배선 패턴은 상기 전극 패턴과 동일한 물질로 이루어지고 상기 전극 패턴과 분리되어 배치된 디스플레이 패널.
    
14. 제11항에 있어서,
    상기 배선 패턴은 상기 논-액티브 영역으로 연장되고 상기 논-액티브 영역에 배치된 전원 배선과 전기적으로 연결된 디스플레이 패널.
    
15. 제11항에 있어서,
    상기 절연 패턴의 적어도 일부는 상기 전극 패턴과 상기 배선 패턴 사이에 배치된 디스플레이 패널.
    
16. 제11항에 있어서,
    상기 전극 패턴의 상기 제2 부분의 상면, 상기 절연 패턴의 상면 및 상기 배선 패턴의 상면은 평탄화된 디스플레이 패널.
    
17. 적어도 하나의 컨택홀을 포함하는 평탄화층;
    상기 컨택홀에 배치된 제1 부분과, 상기 제1 부분에 연결되고 상기 평탄화층 상에 배치된 제2 부분을 포함하는 다수의 전극 패턴;
    상기 컨택홀이 배치된 영역을 포함하는 영역에 배치되고, 상기 전극 패턴의 상기 제2 부분의 적어도 일부를 노출시키는 뱅크; 및
    상기 평탄화층 상에서 상기 전극 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치되고, 상기 평탄화층과 상기 뱅크 사이에 위치하는 적어도 하나의 절연 패턴
    을 포함하는 디스플레이 패널.
    
18. 제17항에 있어서,
    상기 뱅크는,
    상기 절연 패턴이 배치된 영역 전체와 중첩되고, 상기 전극 패턴의 상기 제1 부분이 배치된 영역 전체와 중첩되며, 상기 전극 패턴의 상기 제2 부분이 배치된 영역의 일부와 중첩되는 디스플레이 패널.
    
19. 제17항에 있어서,
    상기 절연 패턴의 두께는 상기 전극 패턴의 상기 제1 부분의 두께보다 작은 디스플레이 패널.
    
20. 제17항에 있어서,
    상기 절연 패턴의 두께와 상기 전극 패턴의 상기 제2 부분의 두께의 차이는 상기 절연 패턴의 두께와 상기 전극 패턴의 상기 제1 부분의 두께의 차이보다 작은 디스플레이 패널.
    
21. 제17항에 있어서,
    상기 전극 패턴의 상기 제2 부분의 상면과 상기 절연 패턴의 상면은 평탄화된 디스플레이 패널.
    
22. 제17항에 있어서,
    상기 평탄화층 상에서 상기 전극 패턴과 상기 절연 패턴이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 배치되고, 상기 평탄화층과 상기 뱅크 사이에 위치하는 적어도 하나의 배선 패턴을 더 포함하는 디스플레이 패널.
    
23. 제22항에 있어서,
    상기 배선 패턴은 상기 전극 패턴과 동일한 물질로 이루어지고 상기 전극 패턴과 분리되어 배치된 디스플레이 패널.
    
24. 제22항에 있어서,
    상기 전극 패턴의 상기 제2 부분의 상면, 상기 절연 패턴의 상면 및 상기 배선 패턴의 상면은 평탄화된 디스플레이 패널.

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