JP2005123360A5 - - Google Patents

Claims (33)

1. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
   前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第１の開孔部内、前記第２の開孔部内及び前記層間絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１ゲート電極と接する第２ゲート電極を形成し、
   前記第２ゲート電極及び前記層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部及び前記層間絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
2. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
   前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第１の開孔部内、前記第２の開孔部内及び前記層間絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１ゲート電極と接する第２ゲート電極を形成すると共に前記層間絶縁膜上に配線を形成し、
   前記第２ゲート電極及び前記層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部及び前記層間絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
3. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内に前記第１ゲート電極と接する第２ゲート電極を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
4. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内に、前記第１ゲート電極と接し、第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に該第１の導電膜からなる配線を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
5. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内に第２ゲート電極を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
6. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内に第１の導電膜からなる第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に前記第１の導電膜からなる配線を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
7. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１ゲート電極と接する第２ゲート電極を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
8. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１ゲート電極と接する第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に配線を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
9. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
   前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
   前記第２の層間絶縁膜をエッチング加工することにより、前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
   前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に第２ゲート電極を形成し、
   前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
   前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
10. ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層、ゲート絶縁膜及び第１ゲート電極を形成し、
    前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜をエッチング加工することにより、前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
    前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に配線を形成し、
    前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
11. ソース領域、ドレイン領域、ＬＤＤ領域をそれぞれ有する第１の半導体層及び第２の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第１の半導体層及び前記第２の半導体層それぞれの上に位置する第１ゲート電極を形成し、
    前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記第１の半導体層の前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
    前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１の半導体層の前記第１ゲート電極と接する第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に画素電極を形成し、
    前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内に前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成し、
    前記第２の半導体層の前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続することを特徴とする半導体装置の作製方法。
12. 請求項１、３、７又は１１において、前記ソース電極及び前記ドレイン電極を形成すると同時に、前記第２ゲート電極上にも配線層を形成することを特徴とする半導体装置の作製方法。
13. ソース領域、ドレイン領域、ＬＤＤ領域をそれぞれ有する第１の半導体層及び第２の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第１の半導体層及び前記第２の半導体層それぞれの上に位置する第１ゲート電極を形成し、
    前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜及び前記第１の層間絶縁膜をエッチング加工することにより、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第１の開孔部と、前記第１の半導体層の前記ＬＤＤ領域上に位置し且つ前記ゲート絶縁膜を露出する第２の開孔部を形成し、
    前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に前記第１の半導体層の前記第１ゲート電極と接する第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に配線を形成し、
    前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続されたソース電極及びドレイン電極を形成すると共に、前記第２の層間絶縁膜上に画素電極を形成することを特徴とする半導体装置の作製方法。
14. ソース領域、ドレイン領域、ＬＤＤ領域をそれぞれ有する第１の半導体層及び第２の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第１の半導体層及び前記第２の半導体層それぞれの上に位置する第１ゲート電極を形成し、
    前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜をエッチング加工することにより、前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記第１の半導体層の前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
    前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に画素電極を形成し、
    前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極を形成し、
    前記第２の半導体層の前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続することを特徴とする半導体装置の作製方法。
15. 請求項５、９又は１４において、前記第１の層間絶縁膜に耐熱性材料膜を用い、前記第１の層間絶縁膜を形成した後に、熱活性化処理を施すことを特徴とする半導体装置の作製方法。
16. ソース領域、ドレイン領域、ＬＤＤ領域をそれぞれ有する第１の半導体層及び第２の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第１の半導体層及び前記第２の半導体層それぞれの上に位置する第１ゲート電極を形成し、
    前記第１ゲート電極及び前記ゲート絶縁膜の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜をエッチング加工することにより、前記第２の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第１の層間絶縁膜を露出する第１の開孔部と、前記第１の半導体層の前記ＬＤＤ領域上に位置し且つ前記第１の層間絶縁膜を露出する第２の開孔部を形成し、
    前記第２の開孔部内及び前記第２の層間絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜をエッチング加工することにより、前記第２の開孔部内に第２ゲート電極を形成すると共に前記第２の層間絶縁膜上に配線を形成し、
    前記第２ゲート電極及び前記第２の層間絶縁膜をマスクとして、前記第１の開孔部内の底部の前記第１の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第１の開孔部内及び前記第２の層間絶縁膜上に第２の導電膜を形成し、
    前記第２の導電膜をエッチング加工することにより、前記第１の開孔部内及び前記第２の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続されたソース電極及びドレイン電極を形成すると共に、前記第２の層間絶縁膜上に画素電極を形成することを特徴とする半導体装置の作製方法。
17. 請求項３乃至請求項１６のいずれか一項において、前記第１の層間絶縁膜が窒化珪素膜であり、前記第２の層間絶縁膜が有機樹脂であることを特徴とする半導体装置の作製方法。
18. 請求項１乃至請求項１０のいずれか一項において、前記第２の開孔部は前記第１ゲート電極上にも位置することを特徴とする半導体装置の作製方法。
19. 請求項１１、１３、１４又は１６において、前記第２の開孔部は、前記第１の半導体層上に位置する前記第１ゲート電極上にも位置することを特徴とする半導体装置の作製方法。
20. 請求項１乃至請求項１９のいずれか一項において、前記ソース領域及び前記ドレイン領域、前記ＬＤＤ領域を形成した後に、前記ソース領域、前記ドレイン領域及び前記ＬＤＤ領域をレーザ照射又は熱処理により活性化することを特徴とする半導体装置の作製方法。
21. 請求項１乃至請求項２０のいずれか一項において、前記第１ゲート電極がＡｌまたはＡｌ合金からなる膜もしくはＡｌまたはＡｌ合金からなる膜を含む積層構造膜により形成されていることを特徴とする半導体装置の作製方法。
22. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜を介して形成され、前記第１ゲート電極と接する第２ゲート電極と、
    前記ゲート絶縁膜上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第１及び前記第２ゲート電極は、前記層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
23. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜を介して形成され、前記第１ゲート電極と接する第１の導電膜からなる第２ゲート電極と、
    前記ゲート絶縁膜上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された前記第１の導電膜からなる配線と、
    前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
    を具備し、
    前記第１及び前記第２ゲート電極は、前記層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
24. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜を介して形成され、前記第１ゲート電極と接する第２ゲート電極と、
    前記ゲート絶縁膜上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第１及び前記第２ゲート電極は、前記第１及び前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
25. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜を介して形成され、前記第１ゲート電極と接する第１の導電膜からなる第２ゲート電極と、
    前記ゲート絶縁膜上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記第１の導電膜からなる配線と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
    を具備し、
    前記第１及び前記第２ゲート電極は、前記第１及び前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
26. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ゲート絶縁膜及び前記第１ゲート電極上に形成された第１の層間絶縁膜と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して形成された第２ゲート電極と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極と、
    前記第１ゲート電極と前記第２ゲート電極を電気的に接続する配線層と、
    を具備し、
    前記第２ゲート電極は、前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
27. チャネル形成領域、ソース領域、ドレイン領域及びＬＤＤ領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ゲート絶縁膜及び前記第１ゲート電極上に形成された第１の層間絶縁膜と、
    前記ＬＤＤ領域上に前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して形成された第１の導電膜からなる第２ゲート電極と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記第１の導電膜からなる配線と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
    前記第１ゲート電極と前記第２ゲート電極を電気的に接続し、前記第２の導電膜からなる電極層と、
    を具備し、
    前記第２ゲート電極は、前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
28. 第１の半導体層及び第２の半導体層と、
    前記第１の半導体層及び前記第２の半導体層それぞれに形成されたチャネル形成領域、ＬＤＤ領域、ソース領域及びドレイン領域と、
    前記第１の半導体層の前記チャネル形成領域及び前記第２の半導体層の前記チャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１の半導体層の前記ＬＤＤ領域上に位置し、前記第１の半導体層の前記第１ゲート電極と接する導電膜からなる第２ゲート電極と、
    前記ゲート絶縁膜上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記導電膜からなる画素電極と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第２の半導体層の前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続し、
    前記第１及び前記第２ゲート電極は、前記第１及び前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
29. 請求項２２、２４又は２８において、前記第２ゲート電極上に配線層が形成されることを特徴とする半導体装置。
30. 第１の半導体層及び第２の半導体層と、
    前記第１の半導体層及び前記第２の半導体層それぞれに形成されたチャネル形成領域、ＬＤＤ領域、ソース領域及びドレイン領域と、
    前記第１の半導体層の前記チャネル形成領域及び前記第２の半導体層の前記チャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１の半導体層の前記ＬＤＤ領域上に前記ゲート絶縁膜を介して形成され、前記第１ゲート電極と接する第１の導電膜からなる第２ゲート電極と、
    前記ゲート絶縁膜上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記第１の導電膜からなる配線と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
    前記第２の層間絶縁膜上に形成された前記第２の導電膜からなる画素電極と、
    を具備し、
    前記第１及び前記第２ゲート電極は、前記第１及び前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
31. 第１の半導体層及び第２の半導体層と、
    前記第１の半導体層及び前記第２の半導体層それぞれに形成されたチャネル形成領域、ＬＤＤ領域、ソース領域及びドレイン領域と、
    前記第１の半導体層のチャネル形成領域及び前記第２の半導体層のチャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ゲート絶縁膜及び前記第１ゲート電極上に形成された第１の層間絶縁膜と、
    前記第１の半導体層の前記ＬＤＤ領域上に前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して形成された導電膜からなる第２ゲート電極と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記導電膜からなる画素電極と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
    前記第１ゲート電極と前記第２ゲート電極を電気的に接続する配線層と、
    を具備し、
    前記第２の半導体層のソース電極及びドレイン電極は、前記画素電極に電気的に接続し、
    前記第２ゲート電極は、前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
32. 請求項２６又は３１において、前記第１の層間絶縁膜に耐熱性材料膜を用いることを特徴とする半導体装置。
33. 第１の半導体層及び第２の半導体層と、
    前記第１の半導体層及び前記第２の半導体層それぞれに形成されたチャネル形成領域、ＬＤＤ領域、ソース領域及びドレイン領域と、
    前記第１の半導体層のチャネル形成領域及び前記第２の半導体層のチャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記ゲート絶縁膜及び前記第１ゲート電極上に形成された第１の層間絶縁膜と、
    前記第１の半導体層の前記ＬＤＤ領域上に前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して形成された第１の導電膜からなる第２ゲート電極と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成された前記第１の導電膜からなる配線と、
    前記第２の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第２の導電膜からなるソース電極及びドレイン電極と、
    前記第２の層間絶縁膜上に形成された前記第２の導電膜からなる画素電極と、
    前記第１ゲート電極と前記第２ゲート電極を電気的に接続する前記第２の導電膜からなる電極層と、
    を具備し、
    前記第２ゲート電極は、前記第２の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。