JP3907898B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非晶質半導体薄膜を結晶化して形成された結晶質半導体膜を利用した半導体装置の作製方法に関するものであり、特に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置およびその作製方法に関する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型表示装置への応用開発が積極的に進められてきた。アクティブマトリクス型表示装置はマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。結晶質半導体膜を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型表示装置は画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要となり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が動作不良になり線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
また、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図１３（Ａ）に示したのはＭＯＳＦＥＴの概略図である。１は単結晶シリコン基板に形成されたドレイン領域、２はＬＤＤ（ライトドープトドレイン）領域である。また、３はフィールド絶縁膜であり、ゲート配線４の直下はゲート絶縁膜５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２からドレイン領域１に向かって不純物濃度に勾配がみられる点である。図１３（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２からドレイン領域１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２とゲート配線４とがオーバーラップしている点である。このような構造としてはＧＯＬＤ（Gate Overlapped Light-doped Drain）やＬＴＡＩＤ（Large-Tilt-Angle Implanted Drain）などが知られている。こうすることでＬＤＤ領域２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２とゲート配線４との間にある程度の距離が存在する点である。これはフィールド絶縁膜３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてＧＯＬＤ構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明に係る薄膜トランジスタは、チャネル形成領域が形成される半導体層にソース領域またはドレイン領域として機能するｎ型又はｐ型の第１の不純物領域ほかに、チャネル形成領域と第１の不純物領域の間に２種類の第１の不純物領域と同じ導電型を示す不純物領域（第２、第３の不純物領域）を有する。これら第２、第３の不純物領域はその導電型を決める不純物濃度が第１の不純物領域よりも低く、高抵抗領域として機能する。
【００１６】
第２の不純物領域はゲート絶縁膜を介してゲート電極と重なったＧＯＬＤ構造の低濃度不純物領域であり、ホットキャリア耐性を高める作用を有する。他方、第３の不純物領域はゲート電極と重ならない低濃度不純物領域であり、オフ電流の増加を防ぐ作用を有する。
【００１７】
なお、本明細書中、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印可して空乏層を形成するための電極である。即ち、ゲート配線において、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。
【００１８】
本明細書で開示する本発明の構成は、
半導体層と、前記半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と交差するゲート電極とを有する薄膜トランジスタを有する半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域を挟んで形成された導電型を有する１対の不純物領域を有し、
前記１対の不純物領域は前記ゲート絶縁膜を介して前記ゲート電極と部分的に重なっていることを特徴とする半導体装置である。
【００１９】
また、他の本発明の構成は、
半導体層と、前記半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と交差するゲート電極とを有する薄膜トランジスタを有する半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記半導体層は、チャネル形成領域と、
導電型を有する第１の不純物領域と、
前記チャネル形成領域と前記第１の不純物領域に挟まれ、かつ前記チャネル形成領域に接する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域に挟まれた第３の不純物領域とを有し、
前記第２の不純物領域及び前記第３の不純物領域は、前記第１の不純物領域と同じ導電型であり、
前記導電型の不純物の濃度が前記第１の不純物領域よりも低く、
前記第２の不純物領域は前記ゲート絶縁膜を介して前記ゲート電極と重なり、
前記第３の不純物領域は前記第ゲート電極と重ならないことを特徴とする半導体装置である。
【００２０】
また、他の本発明の構成は、
ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＣＭＯＳ回路は、前記ｎチャネル型の薄膜トランジスタの半導体層と前記ｐチャネル型の薄膜トランジスタの半導体層とにゲート絶縁膜を介して交差するゲート配線を有し、
前記ゲート配線は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記ｎチャネル型の薄膜トランジスタの半導体層は、チャネル形成領域と、
第１のｎ型不純物領域と、
前記チャネル形成領域と前記第１のｎ型不純物領域に挟まれ、かつ前記チャネル形成領域に接する第２のｎ型不純物領域と、
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域に挟まれた第３のｎ型不純物領域とを有し、
前記第２のｎ型不純物領域及び前記第３のｎ型不純物領域は、前記第１のｎ型不純物領域よりもｎ型の不純物の濃度が低く、
前記第２のｎ型不純物領域は前記ゲート絶縁膜を介して前記ゲート配線と重なり、
前記第３のｎ型不純物領域は前記第ゲート配線と重ならないことを特徴とする半導体装置である。
【００２１】
また、本願発明を実施する上での作製方法に関する本発明の構成は、
半導体層を形成する工程と、
前記半導体層に接して絶縁膜を形成する工程と、
前記絶縁膜に接し、かつ前記半導体層と交差する第１のフォトレジストマスクを形成する工程と、
前記第１のフォトレジストマスクを介して、所定の導電型の不純物を前記半導体層に添加する第１の添加工程と、
前記絶縁膜を介して前記半導体層と交差するゲート電極を形成する工程と、
前記ゲート電極を覆って、前記ゲート電極よりもチャネル長方向の幅が広い第２のフォトレジストマスクを形成する工程と、
前記第２のフォトレジストマスクを介して、前記導電型の不純物を前記半導体層に添加する第２の添加工程と、
を有し、
第１の導電層、第２の導電層、第３の導電層の順序で前記絶縁膜側から積層した多層膜で前記ゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００２２】
【本発明の実施の形態】
本実施の形態を図１〜図３を用いて説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補的に組み合わせてなるＣＭＯＳ回路を作製する例を示す。
【００２３】
まず、絶縁表面を有する基板１０１を用意する。基板１０１としては、ガラス基板、石英基板等の絶縁性基板を用いることができる。そして、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるために酸化シリコン膜等からなる下地絶縁膜（以下、下地膜と呼ぶ）１０２を設ける。ただし、ＴＦＴの電気特性を向上する必要がなければ下地膜を設けない構成としても構わない。
【００２４】
次いで、非晶質半導体膜を成膜する。非晶質半導体膜としては、珪素を含む非晶質半導体膜、例えば非晶質珪素膜、微結晶を有する非晶質珪素膜、微結晶珪素膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ1-x （０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜またはこれらの積層膜を１０〜１００ｎｍ、より好ましくは１５〜６０ｎｍの膜厚範囲で用いることができる。
【００２５】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成する。ただし、非晶質半導体膜の水素濃度が数十％と高い場合は、結晶化処理前に水素濃度の低減処理（４００〜５００℃の熱処理）を行うことが好ましい。結晶化処理としては、公知のレーザー結晶化技術または熱結晶化の技術を用いることができる。
【００２６】
その後、公知のパターニング技術により所望の形状を有する半導体層２０１、２０２を形成する。次いで、前記半導体層を覆って、酸化珪素膜等からなるゲート絶縁膜１０３を形成する。（図２（Ａ））
【００２７】
次いで、フォトマスクを用いてｎチャネル型ＴＦＴの一部（チャネル形成領域となる領域）またはｐチャネル型ＴＦＴを覆うフォトレジストマスク２０３、２０４を形成する。そして、フォトレジストマスク２０３、２０４をマスクとして半導体層にｎ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｎ- 領域）２０５を形成する。（図２（Ｂ））不純物元素の添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型を付与する不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１３族元素であり、典型的にはりん（Ｐ）、ひ素（Ａｓ）である。また、フォトレジストマスク２０３で覆われて図２（Ｂ）の添加工程で不純物が添加されない領域１０４は、ｎチャネル型ＴＦＴのチャネル形成領域となる。また、フォトレジストマスク２０３は、後で形成されるゲート電極の幅よりもチャネル長方向の幅が狭い。この工程により後に形成されるゲート電極の下に不純物領域（ｎ- 領域）を形成する。
【００２８】
次いで、フォトレジストマスク２０３、２０４を除去して、不純物領域（ｎ- 領域）２０５に添加された不純物の活性化工程（熱処理またはレーザーアニール処理等）を行い、活性化された不純物領域（ｎ- 領域）２００を形成する。（図２（Ｃ））特に、ここで活性化工程を行う必要はないが、ゲート電極を形成する前であるので、ゲート電極の耐熱温度を考慮に入れることなく、後で形成されるゲート電極と重なる不純物領域の活性化が行える。
【００２９】
次いで、ゲート絶縁膜上に三層構造を有するゲート電極２０６を形成する。（図２（Ｄ））ゲート電極２０６は、スパッタ法等を用いて導電膜を積層形成した後、公知のパターニング技術により形成する。また、ゲート電極の長さ（線幅）は、０．１〜１０μｍ（代表的には０．２〜５μｍ）とする。ただし、後の工程で陽極酸化を行うため、全てのゲート配線を１つの配線に接続しておく必要がある。
【００３０】
本発明においては、ゲート電極２０６を三層構造とし、その第１の導電層２０６ａをＴａ（タンタル）を主成分（組成比が５０％以上）とする材料で構成し、第２の導電層２０６ｂをＡｌ（アルミニウム）を主成分とする材料で構成し、第３の導電層２０６ｃをＴａ（タンタル）を主成分とする材料で構成することを特徴としている。例えば、第１の導電層２０６ａ／第２の導電層２０６ｂ／第３の導電層２０６ｃとしては、Ｔａ／Ａｌ／Ｔａ、Ｔａ／Ａｌ／ＴａＮ等の組み合わせを選択することができる。
【００３１】
第１の導電層２０６ａと第３の導電層２０６ｃとの間に、第２の導電層２０６ｂを挟む三層構造とすると、第２の導電層は上部に接して第３の導電層が設けられ、下部に接して第１の導電層が設けられるため、ヒロック等が発生することを防止できる。また、第１の導電層２０６ａ及び第３の導電層２０６ｃの主成分であるタンタルは、耐熱性が高く、第３の導電層２０６ｂを構成するアルミニウム元素の拡散を防止するブロッキング層となる。また、第３の導電層２０６ｃは、上層配線とのショートを防止するブロッキング層となる。
【００３２】
次いで、陽極酸化工程を行ない、第１の導電層１０５ａの側部、第２の導電層１０５ｂの側部、及び第３の導電層１０５ｃの上部及び側部に陽極酸化膜１０７を形成する。（図２（Ｅ））陽極酸化は、中性の電解溶液中で行われ、例えば酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として陽極酸化が行われる。この陽極酸化で得られる陽極酸化膜１０７は緻密な膜質を有するため、ドーピング工程や熱処理を加えても、膜剥がれやヒロック等が発生することを防止できる。特に、本発明においては、第２の導電層は耐熱性が低いアルミニウムを主成分とする材料からなっているが、側面に緻密な陽極酸化膜（アルミナ膜）が設けられるためゲート電極の耐熱性が向上し、非常に有効である。なお、ゲート電極に十分な耐熱性を持たせるため必要なアルミナ膜の膜厚は、１０ｎｍ以上、好ましくは３０ｎｍ以上である。
【００３３】
次いで、ｎチャネル型ＴＦＴの一部及びｐチャネル型ＴＦＴを覆うフォトレジストマスク２０８、２０９を設ける。このフォトレジストマスク２０８は、ゲート電極の幅よりもチャネル長方向の幅が広い。また、このフォトレジストマスク２０８によって、第１の不純物領域（ｎ+ 領域）の長さが決定される。そして、このフォトレジストマスク２０８をマスクとして再び半導体層２０１にｎ型の不純物を添加する。こうして、第１の不純物領域（ｎ+ 領域）２１０が形成される。（図３（Ａ））
【００３４】
また、図３（Ａ）の添加工程でリンが添加されなかった領域のうち、ゲート電極１０５と重なっている（オーバーラップ）している領域は第２の不純物領域となり、ゲート電極１０５と重なっていない領域は第３の不純物領域となる。
【００３５】
なお、ｎ- 領域である第２の不純物領域及び第３の不純物領域のリンの濃度は、ｎ+ 領域である第１の不純物領域よりも低い。
【００３６】
次いで、フォトレジストマスク２０８、２０９を除去し、ｎチャネル型ＴＦＴを覆うフォトレジストマスク２１１を設ける。そして、ゲート電極１０５をマスクとして半導体層２０２にｐ型の不純物を添加する。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的には、ボロン（Ｂ）である。こうして、第１の不純物領域（ｐ+ 領域）２１２が形成される。（図３（Ｂ））
【００３７】
次いで、添加されたｎ型の不純物及びｐ型の不純物を活性化させるための熱活性化工程を行い、活性化された第１の不純物領域（ｎ+ 領域）１０９及び第１の不純物領域（ｐ+ 領域）１１０を形成する。（図３（Ｃ））
【００３８】
次いで、陽極酸化を行うために１つの配線に接続されているゲート配線をエッチングにより分断し、所望の形状のゲート配線及びゲート電極を形成する。
【００３９】
次いで、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを覆って酸化珪素膜等からなる層間絶縁膜１１１を形成する。（図３（Ｄ））
【００４０】
次いで、ゲート絶縁膜１０３、層間絶縁膜１１１を選択的にエッチングして、第１の不純物領域１０９、１１０に達するコンタクトホールを形成する。次いで、ソース配線（ソース電極を含む）１１２、１１４ドレイン配線（ドレイン電極を含む）１１３を形成する。（図３（Ｅ））最後に水素雰囲気中で熱処理を行い、全体を水素化してｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成する。
【００４１】
なお、ゲート配線と取り出し電極とのコンタクトを形成するためのコンタクトホールを形成する必要があるが、本発明のゲート配線の上部は、第３の導電層（タンタル）の陽極酸化膜で覆われているため、フッ素系のドライエッチングで容易に除去することができる。
【００４２】
上記作製方法によって形成された本発明に係る薄膜トランジスタは、半導体層に２種類の低濃度不純物領域、即ち、ゲート電極と重なっている（オーバーラップ）している領域（第２の不純物領域）と、ゲート電極と重なっていない領域（第３の不純物領域）を有することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以上の信頼性を有する。
【００４３】
（本発明の薄膜トランジスタの利点）
本発明のＴＦＴは第２の不純物領域（ゲートオーバーラップ型のＬＤＤ領域）と第３の不純物領域（非ゲートオーバーラップ型のＬＤＤ領域）という２種類のＬＤＤ領域（低濃度不純物領域とも言う）を半導体層に形成することに特徴がある。
【００４４】
図１２を用いて、本発明の優位性を従来のＴＦＴの特性と比較して説明する。図１２（Ａ）、（Ｂ）はＬＤＤ領域のないｎチャネル型ＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１２（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図１２（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図１２（Ｇ）、（Ｈ）には本発明のｎチャネル型ＴＦＴの場合を示す。
【００４５】
なお、図１２中においてn+はソース領域またはドレイン領域を、channel はチャネル形成領域を、n-はゲートオーバーラップ型のＬＤＤ領域（n-は第２の不純物領域）、ｎは非ゲートオーバーラップ型のＬＤＤ領域（ｎは第３の不純物領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００４６】
図１２（Ａ）、（Ｂ）に示すようにＬＤＤがない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００４７】
一方、非ゲートオーバーラップ型のＬＤＤを形成することで、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図１２（Ｃ）、（Ｄ））
【００４８】
ＬＤＤ領域とゲート電極とがオーバーラップしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造（図１２（Ｅ）、（Ｆ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００４９】
この場合、オン電流の劣化を十分に抑えることができる反面、通常の非オーバーラップ型のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００５０】
そして、本発明の構造は図１２（Ｇ）、（Ｈ）に示すように、ゲート電極とオーバーラップさせたＬＤＤ領域（第２の不純物領域）と、ゲート電極とオーバーラップしないＬＤＤ領域（第３の不純物領域）を半導体層に形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となった。
【００５１】
本出願人は図１２（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。ｎチャネル型ＴＦＴがオフ状態にある時、ゲート電極にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜のドレイン側端部に非常に大きな電界が形成される。
【００５２】
この時、ＬＤＤ領域にはホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつなぐ少数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと予想される。
【００５３】
本出願人は、このような電流経路を途中で遮断するために、ゲート電極とオーバーラップしない位置に別の抵抗体、即ち第３の不純物領域を形成する必要があると考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【００５４】
【実施例】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【００５５】
［実施例１］ 以下、図１〜５を用いて、本発明の実施例を詳細に説明する。
【００５６】
本願発明を利用した半導体素子からなる半導体回路を備えた半導体装置について、その構造の一例を説明する。本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素マトリクス回路部とを備えている。本実施例では図示を容易にするため、周辺駆動回路部の一部を構成するＣＭＯＳ回路を図１に示し、画素マトリクス回路部の一部を構成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）とを図４に示した。
【００５７】
図１（Ｂ）は図１（Ａ）の上面図に相当する図であり、図１（Ｂ）において、点線Ａ−Ａ’で切断した部分が、図１（Ａ）のＣＭＯＳ回路の断面構造に相当する。また、図１（Ｃ）はＣＭＯＳ回路の簡略な回路図である。
【００５８】
図１（Ａ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板１０１上に設けられた下地膜１０２上に結晶質半導体膜からなる半導体層が所定の形状にパターニング形成されている。
【００５９】
ＣＭＯＳ回路のｎチャネル型のＴＦＴは、半導体層として、チャネル形成領域１０４と、前記チャネル形成領域の両側に接して設けられたＬＤＤ領域（本明細書中では低濃度不純物領域またはｎ- 領域ともいう）１０８と、前記ＬＤＤ領域１０８に接して設けられた第１の不純物領域（ｎ+ 領域）１０９とから成っている。第１の不純物領域（ｎ+ 領域）１０９は、ＴＦＴのソース領域またはドレイン領域として機能する。さらにチャネル形成領域１０４上にはゲート絶縁膜１０３が設けられ、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接してゲート電極１０５が設けられている。このゲート電極１０５の表面には、陽極酸化膜１０７が設けられており、その上を覆って層間絶縁膜１１１が設けられている。そして、ｎ+ 領域１０９にソース配線１１２またはドレイン配線１１３が接続されている。さらに、その上を覆ってパッシベーション膜（図示しない）が設けられている。
【００６０】
図１（Ａ）に示したように、本実施例のｎチャネル型のＴＦＴは、ゲート絶縁膜１０３を介してＬＤＤ領域１０８の全域がゲート電極に重なっているのではなく、その一部のみが重なっている。即ち、ＬＤＤ領域は、ゲート電極と重なっている部分（ゲート電圧が印加される部分）と、重なっていない部分（ゲート電圧が印加されない部分）とが複合された状態を実現している。
【００６１】
この構成を図１（Ｄ）に示す。なお、図１（Ｄ）の符号は図１（Ａ）の符号に対応している。図１（Ｄ）に示すように、ＬＤＤ領域１０８は、ゲート電極１０５とゲート絶縁膜１０３を介して重なっている部分（Gate-overlapped LDD 領域１０８a ）と重なっていない部分（non-Gate-overlapped LDD 領域１０８b ）とに区別される。
【００６２】
本願発明では、Gate-overlapped LDD 領域１０８a の長さを０．１〜２μｍ（代表的には０．３〜１．５μｍ）とし、non-Gate-overlapped LDD 領域１０８b （図１（Ｄ）のＸに相当する）を０．１〜２μｍ（代表的には０．３〜１μｍ）とするのが好ましいと考えている。
【００６３】
なお、ＬＤＤ領域１０８は、０．２〜４μｍ、代表的には０．６〜２．５μｍの長さを有し、ｎ型を付与する不純物元素（周期律表の１５族に属する元素、代表的にはリン又は砒素）の濃度が１×１０16〜１×１０19atoms/cm3 、代表的には１×１０17〜５×１０18atoms/cm3 である。本明細書中では、ｎ型を付与する不純物元素が１×１０16〜１×１０19atoms/cm3 の濃度で含まれている不純物領域をｎ- 領域と呼ぶ。
【００６４】
また、第１の不純物領域（ｎ+ 領域）１０９の不純物濃度は、１×１０19〜１×１０21atoms/cm3 、代表的には１×１０20〜５×１０20atoms/cm3 とすれば良い。本明細書中では、ｎ型を付与する不純物元素が１×１０19〜１×１０21atoms/cm3 の濃度で含まれている不純物領域をｎ+ 領域と呼ぶ。
【００６５】
また、チャネル形成領域１０４は真性な半導体層、またはあらかじめ１×１０16〜５×１０18atoms/cm3 の濃度でボロンが添加された半導体層で構成される。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００６６】
一方、ｐチャネル型ＴＦＴの場合には、半導体層として第１の不純物領域（ｐ+ 領域）１１０とチャネル形成領域１００とが設けられている。本明細書中では、ｐ型を付与する不純物元素が１×１０19〜１×１０21atoms/cm3 の濃度で含まれている不純物領域をｐ+ 領域と呼ぶ。ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。特に、ＣＭＯＳ回路に適用する場合には、この特性のバランスをとることが重要である。但し、ＬＤＤ構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。そして、ｐ+ 領域１１０にソース配線１１４またはドレイン配線１１３が接続されている。さらに、その上を覆って窒化珪素膜等からなるパッシベーション膜（図示しない）が設けられている。ｐチャネル型ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦＴと同一構造である。
【００６７】
また、図４（Ａ）は図４（Ｂ）の上面図に相当する図であり、図４（Ａ）において、点線Ａ−Ａ’で切断した部分が、図４（Ｂ）の画素マトリクス回路の断面構造に相当する。
【００６８】
図４（Ａ）及び（Ｂ）に示した画素マトリクス回路に形成されたｎチャネル型ＴＦＴについては、層間絶縁膜を設ける部分まで、ＣＭＯＳ回路のｎチャネル型ＴＦＴと基本的には同一構造である。なお、図４の層間絶縁膜４１０は図１（Ａ）の層間絶縁膜１１１に相当する。図４中、４００は１０１に相当する基板、４０１は１０２に相当する下地膜、４０２及び４０６は第１の不純物領域、４０４はチャネル形成領域、４０３及び４０５はＬＤＤ領域、４０８は１０５に相当するゲート電極、４０９は１０７に相当する陽極酸化膜である。
【００６９】
そして、第１の不純物領域に接続される配線４１１、４１２を設け、その上を覆って、パッシベーション膜４１３を設け、その上に第２の層間絶縁膜４１４と、ブラックマスク４１５とが形成される。さらに、その上に第３の層間絶縁膜４１６が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極４１７が接続される。ブラックマスクは画素ＴＦＴを覆い、且つ画素電極と保持容量を形成している。
【００７０】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００７１】
なお、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００７２】
以上示したように本願発明はＴＦＴの構造において、三層構造のゲート電極を設けたものであり、図１（Ｄ）で示すようにゲート電極１０５は、第１の導電層１０５ａ、第２の導電層１０５ｂ、第３の導電層１０５ｃからなる三層膜で構成される。
【００７３】
そして、半導体層に２種類の低濃度不純物領域、即ち、ゲート電極と重なっている（オーバーラップ）している領域（第２の不純物領域１０８ａ）と、ゲート電極と重なっていない領域（第３の不純物領域１０８ｂ）を有する構造に特徴があり、また、その作製方法に特徴がある。
【００７４】
以下にＣＭＯＳ回路を一例としてその作製方法を図２、図３、及び図５に示す。
【００７５】
まず、基板１０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板１０１のＴＦＴが形成される絶縁表面に、酸化シリコン膜でなる下地膜１０２を２００ｎｍの厚さに形成した。
【００７６】
次に、この下地膜１０２の上に膜厚５０ｎｍの非晶質珪素膜５０３をプラズマＣＶＤ法で形成した。（図５（Ａ））形成された非晶質珪素膜の含有水素量にもよるが、本実施例では、５００℃、２時間の加熱処理を行ない、非晶質珪素膜の含有水素量を５atoms ％以下とした。
【００７７】
次に、非晶質珪素膜５０３に結晶化処理を行って結晶質珪素膜５０５とした。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜５０３に照射し、結晶質珪素膜５０５を形成した。（図５（Ｂ））
【００７８】
こうして形成された結晶質珪素膜５０５をパターニングして、島状の半導体層（活性層ともいう）２０１、２０２を形成した。
【００７９】
次に、半導体層２０１、２０２を覆って、ゲート絶縁膜１０３を形成した。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの窒化酸化珪素膜を形成した。（図２（Ａ））
【００８０】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２０４及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク２０３を形成し、フォトレジストマスク２０３、２０４をマスクとして半導体層２０１にｎ型を付与する不純物の添加を行った。本実施例では、ｎ型を付与する不純物としてリンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０１に不純物の添加を行った。こうして形成された不純物領域２０５は、後に図３（Ａ）に示すｎチャネル型ＴＦＴのＬＤＤ領域１０８を形成することになる。この領域のリンの濃度を本実施例では１×１０18atoms/cm3 とした。
【００８１】
また、フォトレジストマスク２０３の真下にあたる領域にはリンが添加されず、フォトレジストマスク２０３によってｎチャネル型ＴＦＴのチャネル形成領域１０４が画定した。（図２（Ｂ））
【００８２】
次に、フォトレジストマスク２０３、２０４を除去して活性化処理を行い、活性化された不純物領域２００を形成した。（図２（Ｃ））半導体層中に添加された不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。この活性化工程は、ソース領域・ドレイン領域を形成する不純物添加の工程の後実施してもよいが、この段階で熱処理により活性化させることは効果的であった。
【００８３】
そして、図示しないがゲート絶縁膜１０３の表面に第１の導電膜／第２の導電膜／第３の導電膜の三層構造からなる積層膜を１００〜１０００ｎｍの厚さで形成した。本実施例では、タンタル（膜厚２０ｎｍ）／アルミニウム（膜厚２００ｎｍ）／タンタル（膜厚１００ｎｍ）とした。なお、第１の導電膜の厚さとしては、５〜５０ｎｍ、第２の導電膜の厚さとしては、５〜３００ｎｍ、第３の導電膜の厚さとしては、５〜３００ｎｍとすればよい。
【００８４】
そして、公知のパターニング技術により、ゲート絶縁膜を介してｎ- 領域上に重なるように、第１の導電層２０６ａ／第２の導電層２０６ｂ／第３の導電層２０６ｃの三層構造からなるゲート電極２０６を形成した。（図２（Ｄ））この時、ゲート電極は、以降の陽極酸化工程のために全部接続した状態で形成する。なお、図示しないが、ドライエッチングによりゲート配線のパターニングを行う際、ゲート絶縁膜も多少エッチングされる。
【００８５】
次に、陽極酸化法により、ゲート電極１０５（１０５ａ〜ｃ）の表面に緻密な膜質を有する陽極酸化膜１０７が形成された。（図２（Ｅ））この時の陽極酸化は、３％の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として行った。なお、図２（Ｅ）では陽極酸化膜１０７を簡略化して単層膜として図示しているが、実際には第２の導電層の側部にアルミニウムの陽極酸化膜が形成され、第３の導電層の上面及び側部にタンタルの陽極酸化膜が形成され、第１の導電層の側部にタンタルの陽極酸化膜が形成されている。ただし、第２の導電膜の上面に酸化膜が形成しないように、陽極酸化工程を行っても第３の導電層が残存する陽極酸化条件を適宜調節することが必要である。
【００８６】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２０９及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク２０８を形成し、フォトレジストマスク２０８、２０９をマスクとして半導体層に２回目のｎ型を付与する不純物の添加を行った。ここでは、前述の添加工程と同様に、ゲート絶縁膜を通してその下の半導体層にリンを添加した。こうして形成された第１の不純物領域２１０は、後に示すｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することになる。この領域のリンの濃度を本実施例では５×１０20atoms/cm3 とした。
【００８７】
こうして、フォトレジストマスク２０８によって、第１の不純物領域２１０及びＬＤＤ領域１０８が画定した。（図３（Ａ））
【００８８】
次に、フォトレジストマスク２０８、２０９を除去した後、フォトレジスト膜をパターニングして、ｎチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２１１を形成し、ゲート電極をマスクとして半導体層２０２のみにｐ型を付与する不純物の添加を行った。本実施例では、ｐ型を付与する不純物としてボロン（Ｂ）を用い、ジボラン（Ｂ2 Ｈ6 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０２に不純物の添加を行った。こうして形成された第１の不純物領域２１２は、後に示すｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。この領域のボロンの濃度を本実施例では５×１０20atoms/cm3 とした。
【００８９】
また、ゲート電極の真下にあたる領域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形成領域１００が画定した。（図３（Ｂ））
【００９０】
本実施例では、ｎ+ 領域を形成するための不純物添加工程の後にｐ+ 領域を形成するための不純物添加工程を行ったが、工程順序を変更し、ｐ+ 領域を形成するための不純物添加工程の後に、ｎ+ 領域を形成するための不純物添加工程を行ってもよい。
【００９１】
次いで、フォトレジストマスク２１１を除去し、半導体層に添加されたｎ型またはｐ型を付与する不純物元素を有効に作用させるための活性化工程を行った。（図３（Ｃ））本実施例では窒素雰囲気中において、５００℃、２時間の加熱処理を行ない活性化を行った。本実施例では、ゲート電極を構成する第２の導電層にアルミニウムを用いたが、第２の導電層は第１の導電層と第３の導電層に挟まれ、第２の導電層の側部は緻密な陽極酸化膜で覆われているため、ヒロックの発生やアルミニウム元素の他の領域への拡散等を防ぐことができた。
【００９２】
次いで、陽極酸化を行うために１つの配線に接続されているゲート配線をエッチングにより分断し、所望の形状のゲート配線及びゲート電極を形成した。
【００９３】
次に層間絶縁膜１１１を１μｍの厚さに形成した。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。（図３（Ｄ））
【００９４】
層間絶縁膜１１１を形成したら、次にパターニングでそれぞれのＴＦＴの第１の不純物領域（ソース領域またはドレイン領域）１０９、１１０に達するコンタクトホールを形成した。そして、このコンタクトホールの形成と同一工程または別工程によって、ゲート配線と上層配線（図示しない）とを接続するためのコンタクトホール（図示しない）を形成する。そして、ソース配線（またはソース電極）１１２、１１４とドレイン配線（またはドレイン電極）１１３と上層配線（図示しない）を形成した。図示していないが、本実施例ではこの配線１１２〜１１４をチタン膜（膜厚１００ｎｍ）、チタンを含むアルミニウム膜（膜厚３００ｎｍ）、チタン膜（膜厚１５０ｎｍ）をスパッタ法で連続して形成した３層構造の膜をパターニングして形成した。（図３（Ｅ））
【００９５】
次に、水素雰囲気中で熱処理を行い、全体を水素化する。この段階で図１（Ａ）に示されるＣＭＯＳ回路（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）が完成した。
【００９６】
図３（Ｅ）の状態が形成されたら、０．２〜０．４μｍのパッシベーション膜（窒化珪素膜）４１３を形成した。パッシベーション膜を形成した後、さらに有機樹脂からなる第２の層間絶縁膜４１４を約２μｍの厚さに形成した。本実施例では、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃に焼成して形成した。
【００９７】
次に、チタン膜でブラックマスク４１５を形成し、その上に第３の層間絶縁膜４１６を形成した。そして、第２の層間絶縁膜と第３の層間絶縁膜とを選択的にエッチングしてドレイン配線４１２に達するコンタクトホールを形成し、画素電極４１７を形成した。こうして画素マトリクス回路が完成した。
【００９８】
このようにして、図４（Ｂ）の状態が形成されたら、配向膜（本実施例ではポリイミド）を形成した。対向側の基板には透明導電膜と配向膜とを形成した。この配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角をもって平行配向するようにした。
【００９９】
上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路とが形成された基板と対向基板とを公知のセル組み工程によってシール材やスペーサなどを介して貼り合わせた。その後、両基板の間に液晶材料を注入して封止剤により完全に封止した。こうして液晶パネルが完成した。
【０１００】
［実施例２］ 本実施例では、実施例１において半導体層２０１、２０２として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１０１】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図６に示す。まず基板６０１に酸化シリコン膜６０２を設け、その上に非晶質珪素膜（アモルファスシリコンとも呼ぶ）６０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成した。（図６（Ａ））
【０１０２】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０５を形成した。こうして得られた結晶質珪素膜（ポリシリコンとも呼ぶ）６０５は非常に優れた結晶性を有した。（図６（Ｂ））
【０１０３】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図７で説明する。
【０１０４】
まず、ガラス基板７０１に酸化シリコン膜７０２を設け、その上に非晶質珪素膜７０３、酸化シリコン膜７０４を連続的に形成した。
【０１０５】
次に酸化シリコン膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質珪素膜７０２と接触した。（図７（Ａ））
【０１０６】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃、１４時間）の熱処理を行い、結晶質珪素膜７０７を形成した。この結晶化の過程では、ニッケルが接した非晶質珪素膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質珪素膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１０７】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１０８】
以上のような技術を用いて結晶質半導体膜（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１０９】
［実施例３］ 本実施例は、実施例１で用いられる半導体層２０１、２０２を形成する方法として、実施例２のように非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１１０】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3 以下、好ましくは１×１０16atoms/cm3 にまで低減することができる。
【０１１１】
本実施例の構成について図８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質珪素膜８０３が形成された状態を示している。そして、結晶質珪素膜８０３の表面にマスク用の酸化珪素膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質珪素膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質珪素膜にリンが添加された領域８０５が設けられた。
【０１１２】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間（本実施例では６００℃、１２時間）の熱処理を行うと、結晶質珪素膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質珪素膜８０３に残存していた触媒元素はリンが添加された領域８０５に移動させることができた。
【０１１３】
そして、マスク用の酸化珪素膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3 以下にまで低減された結晶質珪素膜を得ることができた。この結晶質珪素膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１１４】
［実施例４］ 本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層２０１、２０２とゲート絶縁膜１０３を形成する他の実施形態を示す。
【０１１５】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられた。そして実施例２及び実施例３で示した技術を用い、結晶質半導体膜が形成され、これをＴＦＴの活性層にするために、島状にパターニングして半導体層９０２、９０３を形成した。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４を、酸化珪素を主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成した。（図９（Ａ））
【０１１６】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図９（Ｂ））
【０１１７】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成された。
【０１１８】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良い。
【０１１９】
勿論、本実施例に実施例２や実施例３を組み合わせることは実施者が適宜決定すれば良い。
【０１２０】
〔実施例５〕 本実施例では、本願発明によって作製された液晶表示装置の例を図１０に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１２１】
図１０は、本実施例のアクティブマトリクス型液晶パネルの概略図である。図１０に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素マトリクス回路１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【０１２２】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素マトリクス回路１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【０１２３】
画素マトリクス回路１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ１０１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【０１２４】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素マトリクス回路１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【０１２５】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１２６】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１２７】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１２８】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２９】
〔実施例６〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１３０】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用してもよい。
【０１３１】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１３２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例５のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１３３】
〔実施例７〕 本願発明の電気光学装置（半導体装置）は、様々な電子機器の表示部または液晶表示装置として利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯型情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図１１、図１４、図１５に示す。
【０１３４】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１３５】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１３６】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１３７】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１３８】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１３９】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１４０】
図１４（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１４１】
図１４（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１４２】
なお、図１４（Ｃ）は、図１４（Ａ）及び図１４（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４３】
また、図１４（Ｄ）は、図１４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４４】
ただし、図１４に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１４５】
図１５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１４６】
図１５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１４７】
図１５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１４８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１４９】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例５、６に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【０１５０】
【発明の効果】
本発明を用いることで、あらゆる半導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高めることが可能となった。その結果、ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素マトリクス回路や、その周辺に設けられる駆動回路の信頼性を高めることができた。延いては、ｎチャネル型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を部品として組み込んだ電子機器の信頼性も向上した。
【図面の簡単な説明】
【図１】 実施例１のＣＭＯＳ回路の上面図及び断面図の説明図である。
【図２】 実施例１のＴＦＴの作製工程の説明図である。
【図３】 実施例１のＴＦＴの作製工程の説明図である。
【図４】 実施例１の画素マトリクス回路の上面図及び断面図の説明図である。
【図５】 実施例１の結晶化工程の説明図であり、基板断面図である。
【図６】 実施例２の結晶化工程の説明図であり、基板断面図である。
【図７】 実施例２の結晶化工程の説明図であり、基板断面図である。
【図８】 実施例３のゲッタリング工程の説明図であり、基板断面図である。
【図９】 実施例４のゲッタリング工程の説明図であり、基板断面図である。
【図１０】 実施例５のアクティブマトリクス基板の構成を示す図である。
【図１１】 実施例７の電子機器の説明図である。
【図１２】 各種ＴＦＴ構造における電気特性の特徴を示す図である。
【図１３】 従来のＭＯＳＦＥＴの概略図
【図１４】 実施例７の電子機器の説明図である。
【図１５】 実施例７の電子機器の説明図である。
【発明の属する技術分野】
本発明は、非晶質半導体薄膜を結晶化して形成された結晶質半導体膜を利用した半導体装置の作製方法に関するものであり、特に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置およびその作製方法に関する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型表示装置への応用開発が積極的に進められてきた。アクティブマトリクス型表示装置はマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。結晶質半導体膜を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型表示装置は画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要となり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が動作不良になり線欠陥と呼ばれる不良を招くことにつながる。
【０００５】
また、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
本出願人は、ＭＯＳＦＥＴには信頼性の面で三つの有利点があると考えた。そしてその理由として次のような推論をした。図１３（Ａ）に示したのはＭＯＳＦＥＴの概略図である。１は単結晶シリコン基板に形成されたドレイン領域、２はＬＤＤ（ライトドープトドレイン）領域である。また、３はフィールド絶縁膜であり、ゲート配線４の直下はゲート絶縁膜５である。
【０００７】
この時、信頼性の面で三つの有利点があると考えた。まず第１の有利点は、ＬＤＤ領域２からドレイン領域１に向かって不純物濃度に勾配がみられる点である。図１３（Ｂ）に示すように、従来のＭＯＳＦＥＴはＬＤＤ領域２からドレイン領域１に向かうにつれて次第に不純物濃度が高くなる。この勾配が信頼性を高めるのに効果があると考えた。
【０００８】
次に第２の有利点は、ＬＤＤ領域２とゲート配線４とがオーバーラップしている点である。このような構造としてはＧＯＬＤ（Gate Overlapped Light-doped Drain）やＬＴＡＩＤ（Large-Tilt-Angle Implanted Drain）などが知られている。こうすることでＬＤＤ領域２の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００９】
次に第３の有利点は、ＬＤＤ領域２とゲート配線４との間にある程度の距離が存在する点である。これはフィールド絶縁膜３がゲート配線直下に潜り込むような形で形成されることによる。即ち、オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなった状態となるので、効果的な電界緩和が期待できる。
【００１０】
このように、従来のＭＯＳＦＥＴはＴＦＴと比較するといくつかの利点をもち、その結果、高い信頼性を有すると考えられる。
【００１１】
また、こういったＭＯＳＦＥＴの利点をＴＦＴに応用しようという試みもなされている。例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてＧＯＬＤ構造を実現している。
【００１２】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【００１３】
【発明が解決しようとする課題】
以上示してきたように、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時に、ＴＦＴの構造上の問題が信頼性（特にホットキャリア耐性）に影響していると考えた。
【００１４】
本願発明はそのような問題点を克服するための技術であり、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴを実現することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明に係る薄膜トランジスタは、チャネル形成領域が形成される半導体層にソース領域またはドレイン領域として機能するｎ型又はｐ型の第１の不純物領域ほかに、チャネル形成領域と第１の不純物領域の間に２種類の第１の不純物領域と同じ導電型を示す不純物領域（第２、第３の不純物領域）を有する。これら第２、第３の不純物領域はその導電型を決める不純物濃度が第１の不純物領域よりも低く、高抵抗領域として機能する。
【００１６】
第２の不純物領域はゲート絶縁膜を介してゲート電極と重なったＧＯＬＤ構造の低濃度不純物領域であり、ホットキャリア耐性を高める作用を有する。他方、第３の不純物領域はゲート電極と重ならない低濃度不純物領域であり、オフ電流の増加を防ぐ作用を有する。
【００１７】
なお、本明細書中、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印可して空乏層を形成するための電極である。即ち、ゲート配線において、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。
【００１８】
本明細書で開示する本発明の構成は、
半導体層と、前記半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と交差するゲート電極とを有する薄膜トランジスタを有する半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域を挟んで形成された導電型を有する１対の不純物領域を有し、
前記１対の不純物領域は前記ゲート絶縁膜を介して前記ゲート電極と部分的に重なっていることを特徴とする半導体装置である。
【００１９】
また、他の本発明の構成は、
半導体層と、前記半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と交差するゲート電極とを有する薄膜トランジスタを有する半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記半導体層は、チャネル形成領域と、
導電型を有する第１の不純物領域と、
前記チャネル形成領域と前記第１の不純物領域に挟まれ、かつ前記チャネル形成領域に接する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域に挟まれた第３の不純物領域とを有し、
前記第２の不純物領域及び前記第３の不純物領域は、前記第１の不純物領域と同じ導電型であり、
前記導電型の不純物の濃度が前記第１の不純物領域よりも低く、
前記第２の不純物領域は前記ゲート絶縁膜を介して前記ゲート電極と重なり、
前記第３の不純物領域は前記第ゲート電極と重ならないことを特徴とする半導体装置である。
【００２０】
また、他の本発明の構成は、
ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む半導体装置であって、
前記ＣＭＯＳ回路は、前記ｎチャネル型の薄膜トランジスタの半導体層と前記ｐチャネル型の薄膜トランジスタの半導体層とにゲート絶縁膜を介して交差するゲート配線を有し、
前記ゲート配線は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、
前記ｎチャネル型の薄膜トランジスタの半導体層は、チャネル形成領域と、
第１のｎ型不純物領域と、
前記チャネル形成領域と前記第１のｎ型不純物領域に挟まれ、かつ前記チャネル形成領域に接する第２のｎ型不純物領域と、
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域に挟まれた第３のｎ型不純物領域とを有し、
前記第２のｎ型不純物領域及び前記第３のｎ型不純物領域は、前記第１のｎ型不純物領域よりもｎ型の不純物の濃度が低く、
前記第２のｎ型不純物領域は前記ゲート絶縁膜を介して前記ゲート配線と重なり、
前記第３のｎ型不純物領域は前記第ゲート配線と重ならないことを特徴とする半導体装置である。
【００２１】
また、本願発明を実施する上での作製方法に関する本発明の構成は、
半導体層を形成する工程と、
前記半導体層に接して絶縁膜を形成する工程と、
前記絶縁膜に接し、かつ前記半導体層と交差する第１のフォトレジストマスクを形成する工程と、
前記第１のフォトレジストマスクを介して、所定の導電型の不純物を前記半導体層に添加する第１の添加工程と、
前記絶縁膜を介して前記半導体層と交差するゲート電極を形成する工程と、
前記ゲート電極を覆って、前記ゲート電極よりもチャネル長方向の幅が広い第２のフォトレジストマスクを形成する工程と、
前記第２のフォトレジストマスクを介して、前記導電型の不純物を前記半導体層に添加する第２の添加工程と、
を有し、
第１の導電層、第２の導電層、第３の導電層の順序で前記絶縁膜側から積層した多層膜で前記ゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００２２】
【本発明の実施の形態】
本実施の形態を図１〜図３を用いて説明する。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補的に組み合わせてなるＣＭＯＳ回路を作製する例を示す。
【００２３】
まず、絶縁表面を有する基板１０１を用意する。基板１０１としては、ガラス基板、石英基板等の絶縁性基板を用いることができる。そして、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるために酸化シリコン膜等からなる下地絶縁膜（以下、下地膜と呼ぶ）１０２を設ける。ただし、ＴＦＴの電気特性を向上する必要がなければ下地膜を設けない構成としても構わない。
【００２４】
次いで、非晶質半導体膜を成膜する。非晶質半導体膜としては、珪素を含む非晶質半導体膜、例えば非晶質珪素膜、微結晶を有する非晶質珪素膜、微結晶珪素膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ1-x （０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜またはこれらの積層膜を１０〜１００ｎｍ、より好ましくは１５〜６０ｎｍの膜厚範囲で用いることができる。
【００２５】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成する。ただし、非晶質半導体膜の水素濃度が数十％と高い場合は、結晶化処理前に水素濃度の低減処理（４００〜５００℃の熱処理）を行うことが好ましい。結晶化処理としては、公知のレーザー結晶化技術または熱結晶化の技術を用いることができる。
【００２６】
その後、公知のパターニング技術により所望の形状を有する半導体層２０１、２０２を形成する。次いで、前記半導体層を覆って、酸化珪素膜等からなるゲート絶縁膜１０３を形成する。（図２（Ａ））
【００２７】
次いで、フォトマスクを用いてｎチャネル型ＴＦＴの一部（チャネル形成領域となる領域）またはｐチャネル型ＴＦＴを覆うフォトレジストマスク２０３、２０４を形成する。そして、フォトレジストマスク２０３、２０４をマスクとして半導体層にｎ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｎ- 領域）２０５を形成する。（図２（Ｂ））不純物元素の添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型を付与する不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１３族元素であり、典型的にはりん（Ｐ）、ひ素（Ａｓ）である。また、フォトレジストマスク２０３で覆われて図２（Ｂ）の添加工程で不純物が添加されない領域１０４は、ｎチャネル型ＴＦＴのチャネル形成領域となる。また、フォトレジストマスク２０３は、後で形成されるゲート電極の幅よりもチャネル長方向の幅が狭い。この工程により後に形成されるゲート電極の下に不純物領域（ｎ- 領域）を形成する。
【００２８】
次いで、フォトレジストマスク２０３、２０４を除去して、不純物領域（ｎ- 領域）２０５に添加された不純物の活性化工程（熱処理またはレーザーアニール処理等）を行い、活性化された不純物領域（ｎ- 領域）２００を形成する。（図２（Ｃ））特に、ここで活性化工程を行う必要はないが、ゲート電極を形成する前であるので、ゲート電極の耐熱温度を考慮に入れることなく、後で形成されるゲート電極と重なる不純物領域の活性化が行える。
【００２９】
次いで、ゲート絶縁膜上に三層構造を有するゲート電極２０６を形成する。（図２（Ｄ））ゲート電極２０６は、スパッタ法等を用いて導電膜を積層形成した後、公知のパターニング技術により形成する。また、ゲート電極の長さ（線幅）は、０．１〜１０μｍ（代表的には０．２〜５μｍ）とする。ただし、後の工程で陽極酸化を行うため、全てのゲート配線を１つの配線に接続しておく必要がある。
【００３０】
本発明においては、ゲート電極２０６を三層構造とし、その第１の導電層２０６ａをＴａ（タンタル）を主成分（組成比が５０％以上）とする材料で構成し、第２の導電層２０６ｂをＡｌ（アルミニウム）を主成分とする材料で構成し、第３の導電層２０６ｃをＴａ（タンタル）を主成分とする材料で構成することを特徴としている。例えば、第１の導電層２０６ａ／第２の導電層２０６ｂ／第３の導電層２０６ｃとしては、Ｔａ／Ａｌ／Ｔａ、Ｔａ／Ａｌ／ＴａＮ等の組み合わせを選択することができる。
【００３１】
第１の導電層２０６ａと第３の導電層２０６ｃとの間に、第２の導電層２０６ｂを挟む三層構造とすると、第２の導電層は上部に接して第３の導電層が設けられ、下部に接して第１の導電層が設けられるため、ヒロック等が発生することを防止できる。また、第１の導電層２０６ａ及び第３の導電層２０６ｃの主成分であるタンタルは、耐熱性が高く、第３の導電層２０６ｂを構成するアルミニウム元素の拡散を防止するブロッキング層となる。また、第３の導電層２０６ｃは、上層配線とのショートを防止するブロッキング層となる。
【００３２】
次いで、陽極酸化工程を行ない、第１の導電層１０５ａの側部、第２の導電層１０５ｂの側部、及び第３の導電層１０５ｃの上部及び側部に陽極酸化膜１０７を形成する。（図２（Ｅ））陽極酸化は、中性の電解溶液中で行われ、例えば酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として陽極酸化が行われる。この陽極酸化で得られる陽極酸化膜１０７は緻密な膜質を有するため、ドーピング工程や熱処理を加えても、膜剥がれやヒロック等が発生することを防止できる。特に、本発明においては、第２の導電層は耐熱性が低いアルミニウムを主成分とする材料からなっているが、側面に緻密な陽極酸化膜（アルミナ膜）が設けられるためゲート電極の耐熱性が向上し、非常に有効である。なお、ゲート電極に十分な耐熱性を持たせるため必要なアルミナ膜の膜厚は、１０ｎｍ以上、好ましくは３０ｎｍ以上である。
【００３３】
次いで、ｎチャネル型ＴＦＴの一部及びｐチャネル型ＴＦＴを覆うフォトレジストマスク２０８、２０９を設ける。このフォトレジストマスク２０８は、ゲート電極の幅よりもチャネル長方向の幅が広い。また、このフォトレジストマスク２０８によって、第１の不純物領域（ｎ+ 領域）の長さが決定される。そして、このフォトレジストマスク２０８をマスクとして再び半導体層２０１にｎ型の不純物を添加する。こうして、第１の不純物領域（ｎ+ 領域）２１０が形成される。（図３（Ａ））
【００３４】
また、図３（Ａ）の添加工程でリンが添加されなかった領域のうち、ゲート電極１０５と重なっている（オーバーラップ）している領域は第２の不純物領域となり、ゲート電極１０５と重なっていない領域は第３の不純物領域となる。
【００３５】
なお、ｎ- 領域である第２の不純物領域及び第３の不純物領域のリンの濃度は、ｎ+ 領域である第１の不純物領域よりも低い。
【００３６】
次いで、フォトレジストマスク２０８、２０９を除去し、ｎチャネル型ＴＦＴを覆うフォトレジストマスク２１１を設ける。そして、ゲート電極１０５をマスクとして半導体層２０２にｐ型の不純物を添加する。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的には、ボロン（Ｂ）である。こうして、第１の不純物領域（ｐ+ 領域）２１２が形成される。（図３（Ｂ））
【００３７】
次いで、添加されたｎ型の不純物及びｐ型の不純物を活性化させるための熱活性化工程を行い、活性化された第１の不純物領域（ｎ+ 領域）１０９及び第１の不純物領域（ｐ+ 領域）１１０を形成する。（図３（Ｃ））
【００３８】
次いで、陽極酸化を行うために１つの配線に接続されているゲート配線をエッチングにより分断し、所望の形状のゲート配線及びゲート電極を形成する。
【００３９】
次いで、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを覆って酸化珪素膜等からなる層間絶縁膜１１１を形成する。（図３（Ｄ））
【００４０】
次いで、ゲート絶縁膜１０３、層間絶縁膜１１１を選択的にエッチングして、第１の不純物領域１０９、１１０に達するコンタクトホールを形成する。次いで、ソース配線（ソース電極を含む）１１２、１１４ドレイン配線（ドレイン電極を含む）１１３を形成する。（図３（Ｅ））最後に水素雰囲気中で熱処理を行い、全体を水素化してｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完成する。
【００４１】
なお、ゲート配線と取り出し電極とのコンタクトを形成するためのコンタクトホールを形成する必要があるが、本発明のゲート配線の上部は、第３の導電層（タンタル）の陽極酸化膜で覆われているため、フッ素系のドライエッチングで容易に除去することができる。
【００４２】
上記作製方法によって形成された本発明に係る薄膜トランジスタは、半導体層に２種類の低濃度不純物領域、即ち、ゲート電極と重なっている（オーバーラップ）している領域（第２の不純物領域）と、ゲート電極と重なっていない領域（第３の不純物領域）を有することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以上の信頼性を有する。
【００４３】
（本発明の薄膜トランジスタの利点）
本発明のＴＦＴは第２の不純物領域（ゲートオーバーラップ型のＬＤＤ領域）と第３の不純物領域（非ゲートオーバーラップ型のＬＤＤ領域）という２種類のＬＤＤ領域（低濃度不純物領域とも言う）を半導体層に形成することに特徴がある。
【００４４】
図１２を用いて、本発明の優位性を従来のＴＦＴの特性と比較して説明する。図１２（Ａ）、（Ｂ）はＬＤＤ領域のないｎチャネル型ＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１２（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図１２（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図１２（Ｇ）、（Ｈ）には本発明のｎチャネル型ＴＦＴの場合を示す。
【００４５】
なお、図１２中においてn+はソース領域またはドレイン領域を、channel はチャネル形成領域を、n-はゲートオーバーラップ型のＬＤＤ領域（n-は第２の不純物領域）、ｎは非ゲートオーバーラップ型のＬＤＤ領域（ｎは第３の不純物領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【００４６】
図１２（Ａ）、（Ｂ）に示すようにＬＤＤがない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００４７】
一方、非ゲートオーバーラップ型のＬＤＤを形成することで、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図１２（Ｃ）、（Ｄ））
【００４８】
ＬＤＤ領域とゲート電極とがオーバーラップしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造（図１２（Ｅ）、（Ｆ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００４９】
この場合、オン電流の劣化を十分に抑えることができる反面、通常の非オーバーラップ型のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【００５０】
そして、本発明の構造は図１２（Ｇ）、（Ｈ）に示すように、ゲート電極とオーバーラップさせたＬＤＤ領域（第２の不純物領域）と、ゲート電極とオーバーラップしないＬＤＤ領域（第３の不純物領域）を半導体層に形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となった。
【００５１】
本出願人は図１２（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。ｎチャネル型ＴＦＴがオフ状態にある時、ゲート電極にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜のドレイン側端部に非常に大きな電界が形成される。
【００５２】
この時、ＬＤＤ領域にはホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつなぐ少数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと予想される。
【００５３】
本出願人は、このような電流経路を途中で遮断するために、ゲート電極とオーバーラップしない位置に別の抵抗体、即ち第３の不純物領域を形成する必要があると考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【００５４】
【実施例】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【００５５】
［実施例１］ 以下、図１〜５を用いて、本発明の実施例を詳細に説明する。
【００５６】
本願発明を利用した半導体素子からなる半導体回路を備えた半導体装置について、その構造の一例を説明する。本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素マトリクス回路部とを備えている。本実施例では図示を容易にするため、周辺駆動回路部の一部を構成するＣＭＯＳ回路を図１に示し、画素マトリクス回路部の一部を構成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）とを図４に示した。
【００５７】
図１（Ｂ）は図１（Ａ）の上面図に相当する図であり、図１（Ｂ）において、点線Ａ−Ａ’で切断した部分が、図１（Ａ）のＣＭＯＳ回路の断面構造に相当する。また、図１（Ｃ）はＣＭＯＳ回路の簡略な回路図である。
【００５８】
図１（Ａ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板１０１上に設けられた下地膜１０２上に結晶質半導体膜からなる半導体層が所定の形状にパターニング形成されている。
【００５９】
ＣＭＯＳ回路のｎチャネル型のＴＦＴは、半導体層として、チャネル形成領域１０４と、前記チャネル形成領域の両側に接して設けられたＬＤＤ領域（本明細書中では低濃度不純物領域またはｎ- 領域ともいう）１０８と、前記ＬＤＤ領域１０８に接して設けられた第１の不純物領域（ｎ+ 領域）１０９とから成っている。第１の不純物領域（ｎ+ 領域）１０９は、ＴＦＴのソース領域またはドレイン領域として機能する。さらにチャネル形成領域１０４上にはゲート絶縁膜１０３が設けられ、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接してゲート電極１０５が設けられている。このゲート電極１０５の表面には、陽極酸化膜１０７が設けられており、その上を覆って層間絶縁膜１１１が設けられている。そして、ｎ+ 領域１０９にソース配線１１２またはドレイン配線１１３が接続されている。さらに、その上を覆ってパッシベーション膜（図示しない）が設けられている。
【００６０】
図１（Ａ）に示したように、本実施例のｎチャネル型のＴＦＴは、ゲート絶縁膜１０３を介してＬＤＤ領域１０８の全域がゲート電極に重なっているのではなく、その一部のみが重なっている。即ち、ＬＤＤ領域は、ゲート電極と重なっている部分（ゲート電圧が印加される部分）と、重なっていない部分（ゲート電圧が印加されない部分）とが複合された状態を実現している。
【００６１】
この構成を図１（Ｄ）に示す。なお、図１（Ｄ）の符号は図１（Ａ）の符号に対応している。図１（Ｄ）に示すように、ＬＤＤ領域１０８は、ゲート電極１０５とゲート絶縁膜１０３を介して重なっている部分（Gate-overlapped LDD 領域１０８a ）と重なっていない部分（non-Gate-overlapped LDD 領域１０８b ）とに区別される。
【００６２】
本願発明では、Gate-overlapped LDD 領域１０８a の長さを０．１〜２μｍ（代表的には０．３〜１．５μｍ）とし、non-Gate-overlapped LDD 領域１０８b （図１（Ｄ）のＸに相当する）を０．１〜２μｍ（代表的には０．３〜１μｍ）とするのが好ましいと考えている。
【００６３】
なお、ＬＤＤ領域１０８は、０．２〜４μｍ、代表的には０．６〜２．５μｍの長さを有し、ｎ型を付与する不純物元素（周期律表の１５族に属する元素、代表的にはリン又は砒素）の濃度が１×１０16〜１×１０19atoms/cm3 、代表的には１×１０17〜５×１０18atoms/cm3 である。本明細書中では、ｎ型を付与する不純物元素が１×１０16〜１×１０19atoms/cm3 の濃度で含まれている不純物領域をｎ- 領域と呼ぶ。
【００６４】
また、第１の不純物領域（ｎ+ 領域）１０９の不純物濃度は、１×１０19〜１×１０21atoms/cm3 、代表的には１×１０20〜５×１０20atoms/cm3 とすれば良い。本明細書中では、ｎ型を付与する不純物元素が１×１０19〜１×１０21atoms/cm3 の濃度で含まれている不純物領域をｎ+ 領域と呼ぶ。
【００６５】
また、チャネル形成領域１０４は真性な半導体層、またはあらかじめ１×１０16〜５×１０18atoms/cm3 の濃度でボロンが添加された半導体層で構成される。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００６６】
一方、ｐチャネル型ＴＦＴの場合には、半導体層として第１の不純物領域（ｐ+ 領域）１１０とチャネル形成領域１００とが設けられている。本明細書中では、ｐ型を付与する不純物元素が１×１０19〜１×１０21atoms/cm3 の濃度で含まれている不純物領域をｐ+ 領域と呼ぶ。ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。特に、ＣＭＯＳ回路に適用する場合には、この特性のバランスをとることが重要である。但し、ＬＤＤ構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。そして、ｐ+ 領域１１０にソース配線１１４またはドレイン配線１１３が接続されている。さらに、その上を覆って窒化珪素膜等からなるパッシベーション膜（図示しない）が設けられている。ｐチャネル型ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦＴと同一構造である。
【００６７】
また、図４（Ａ）は図４（Ｂ）の上面図に相当する図であり、図４（Ａ）において、点線Ａ−Ａ’で切断した部分が、図４（Ｂ）の画素マトリクス回路の断面構造に相当する。
【００６８】
図４（Ａ）及び（Ｂ）に示した画素マトリクス回路に形成されたｎチャネル型ＴＦＴについては、層間絶縁膜を設ける部分まで、ＣＭＯＳ回路のｎチャネル型ＴＦＴと基本的には同一構造である。なお、図４の層間絶縁膜４１０は図１（Ａ）の層間絶縁膜１１１に相当する。図４中、４００は１０１に相当する基板、４０１は１０２に相当する下地膜、４０２及び４０６は第１の不純物領域、４０４はチャネル形成領域、４０３及び４０５はＬＤＤ領域、４０８は１０５に相当するゲート電極、４０９は１０７に相当する陽極酸化膜である。
【００６９】
そして、第１の不純物領域に接続される配線４１１、４１２を設け、その上を覆って、パッシベーション膜４１３を設け、その上に第２の層間絶縁膜４１４と、ブラックマスク４１５とが形成される。さらに、その上に第３の層間絶縁膜４１６が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極４１７が接続される。ブラックマスクは画素ＴＦＴを覆い、且つ画素電極と保持容量を形成している。
【００７０】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００７１】
なお、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００７２】
以上示したように本願発明はＴＦＴの構造において、三層構造のゲート電極を設けたものであり、図１（Ｄ）で示すようにゲート電極１０５は、第１の導電層１０５ａ、第２の導電層１０５ｂ、第３の導電層１０５ｃからなる三層膜で構成される。
【００７３】
そして、半導体層に２種類の低濃度不純物領域、即ち、ゲート電極と重なっている（オーバーラップ）している領域（第２の不純物領域１０８ａ）と、ゲート電極と重なっていない領域（第３の不純物領域１０８ｂ）を有する構造に特徴があり、また、その作製方法に特徴がある。
【００７４】
以下にＣＭＯＳ回路を一例としてその作製方法を図２、図３、及び図５に示す。
【００７５】
まず、基板１０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板１０１のＴＦＴが形成される絶縁表面に、酸化シリコン膜でなる下地膜１０２を２００ｎｍの厚さに形成した。
【００７６】
次に、この下地膜１０２の上に膜厚５０ｎｍの非晶質珪素膜５０３をプラズマＣＶＤ法で形成した。（図５（Ａ））形成された非晶質珪素膜の含有水素量にもよるが、本実施例では、５００℃、２時間の加熱処理を行ない、非晶質珪素膜の含有水素量を５atoms ％以下とした。
【００７７】
次に、非晶質珪素膜５０３に結晶化処理を行って結晶質珪素膜５０５とした。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜５０３に照射し、結晶質珪素膜５０５を形成した。（図５（Ｂ））
【００７８】
こうして形成された結晶質珪素膜５０５をパターニングして、島状の半導体層（活性層ともいう）２０１、２０２を形成した。
【００７９】
次に、半導体層２０１、２０２を覆って、ゲート絶縁膜１０３を形成した。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの窒化酸化珪素膜を形成した。（図２（Ａ））
【００８０】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２０４及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク２０３を形成し、フォトレジストマスク２０３、２０４をマスクとして半導体層２０１にｎ型を付与する不純物の添加を行った。本実施例では、ｎ型を付与する不純物としてリンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０１に不純物の添加を行った。こうして形成された不純物領域２０５は、後に図３（Ａ）に示すｎチャネル型ＴＦＴのＬＤＤ領域１０８を形成することになる。この領域のリンの濃度を本実施例では１×１０18atoms/cm3 とした。
【００８１】
また、フォトレジストマスク２０３の真下にあたる領域にはリンが添加されず、フォトレジストマスク２０３によってｎチャネル型ＴＦＴのチャネル形成領域１０４が画定した。（図２（Ｂ））
【００８２】
次に、フォトレジストマスク２０３、２０４を除去して活性化処理を行い、活性化された不純物領域２００を形成した。（図２（Ｃ））半導体層中に添加された不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。この活性化工程は、ソース領域・ドレイン領域を形成する不純物添加の工程の後実施してもよいが、この段階で熱処理により活性化させることは効果的であった。
【００８３】
そして、図示しないがゲート絶縁膜１０３の表面に第１の導電膜／第２の導電膜／第３の導電膜の三層構造からなる積層膜を１００〜１０００ｎｍの厚さで形成した。本実施例では、タンタル（膜厚２０ｎｍ）／アルミニウム（膜厚２００ｎｍ）／タンタル（膜厚１００ｎｍ）とした。なお、第１の導電膜の厚さとしては、５〜５０ｎｍ、第２の導電膜の厚さとしては、５〜３００ｎｍ、第３の導電膜の厚さとしては、５〜３００ｎｍとすればよい。
【００８４】
そして、公知のパターニング技術により、ゲート絶縁膜を介してｎ- 領域上に重なるように、第１の導電層２０６ａ／第２の導電層２０６ｂ／第３の導電層２０６ｃの三層構造からなるゲート電極２０６を形成した。（図２（Ｄ））この時、ゲート電極は、以降の陽極酸化工程のために全部接続した状態で形成する。なお、図示しないが、ドライエッチングによりゲート配線のパターニングを行う際、ゲート絶縁膜も多少エッチングされる。
【００８５】
次に、陽極酸化法により、ゲート電極１０５（１０５ａ〜ｃ）の表面に緻密な膜質を有する陽極酸化膜１０７が形成された。（図２（Ｅ））この時の陽極酸化は、３％の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として行った。なお、図２（Ｅ）では陽極酸化膜１０７を簡略化して単層膜として図示しているが、実際には第２の導電層の側部にアルミニウムの陽極酸化膜が形成され、第３の導電層の上面及び側部にタンタルの陽極酸化膜が形成され、第１の導電層の側部にタンタルの陽極酸化膜が形成されている。ただし、第２の導電膜の上面に酸化膜が形成しないように、陽極酸化工程を行っても第３の導電層が残存する陽極酸化条件を適宜調節することが必要である。
【００８６】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２０９及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク２０８を形成し、フォトレジストマスク２０８、２０９をマスクとして半導体層に２回目のｎ型を付与する不純物の添加を行った。ここでは、前述の添加工程と同様に、ゲート絶縁膜を通してその下の半導体層にリンを添加した。こうして形成された第１の不純物領域２１０は、後に示すｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することになる。この領域のリンの濃度を本実施例では５×１０20atoms/cm3 とした。
【００８７】
こうして、フォトレジストマスク２０８によって、第１の不純物領域２１０及びＬＤＤ領域１０８が画定した。（図３（Ａ））
【００８８】
次に、フォトレジストマスク２０８、２０９を除去した後、フォトレジスト膜をパターニングして、ｎチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク２１１を形成し、ゲート電極をマスクとして半導体層２０２のみにｐ型を付与する不純物の添加を行った。本実施例では、ｐ型を付与する不純物としてボロン（Ｂ）を用い、ジボラン（Ｂ2 Ｈ6 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０２に不純物の添加を行った。こうして形成された第１の不純物領域２１２は、後に示すｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。この領域のボロンの濃度を本実施例では５×１０20atoms/cm3 とした。
【００８９】
また、ゲート電極の真下にあたる領域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形成領域１００が画定した。（図３（Ｂ））
【００９０】
本実施例では、ｎ+ 領域を形成するための不純物添加工程の後にｐ+ 領域を形成するための不純物添加工程を行ったが、工程順序を変更し、ｐ+ 領域を形成するための不純物添加工程の後に、ｎ+ 領域を形成するための不純物添加工程を行ってもよい。
【００９１】
次いで、フォトレジストマスク２１１を除去し、半導体層に添加されたｎ型またはｐ型を付与する不純物元素を有効に作用させるための活性化工程を行った。（図３（Ｃ））本実施例では窒素雰囲気中において、５００℃、２時間の加熱処理を行ない活性化を行った。本実施例では、ゲート電極を構成する第２の導電層にアルミニウムを用いたが、第２の導電層は第１の導電層と第３の導電層に挟まれ、第２の導電層の側部は緻密な陽極酸化膜で覆われているため、ヒロックの発生やアルミニウム元素の他の領域への拡散等を防ぐことができた。
【００９２】
次いで、陽極酸化を行うために１つの配線に接続されているゲート配線をエッチングにより分断し、所望の形状のゲート配線及びゲート電極を形成した。
【００９３】
次に層間絶縁膜１１１を１μｍの厚さに形成した。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。（図３（Ｄ））
【００９４】
層間絶縁膜１１１を形成したら、次にパターニングでそれぞれのＴＦＴの第１の不純物領域（ソース領域またはドレイン領域）１０９、１１０に達するコンタクトホールを形成した。そして、このコンタクトホールの形成と同一工程または別工程によって、ゲート配線と上層配線（図示しない）とを接続するためのコンタクトホール（図示しない）を形成する。そして、ソース配線（またはソース電極）１１２、１１４とドレイン配線（またはドレイン電極）１１３と上層配線（図示しない）を形成した。図示していないが、本実施例ではこの配線１１２〜１１４をチタン膜（膜厚１００ｎｍ）、チタンを含むアルミニウム膜（膜厚３００ｎｍ）、チタン膜（膜厚１５０ｎｍ）をスパッタ法で連続して形成した３層構造の膜をパターニングして形成した。（図３（Ｅ））
【００９５】
次に、水素雰囲気中で熱処理を行い、全体を水素化する。この段階で図１（Ａ）に示されるＣＭＯＳ回路（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）が完成した。
【００９６】
図３（Ｅ）の状態が形成されたら、０．２〜０．４μｍのパッシベーション膜（窒化珪素膜）４１３を形成した。パッシベーション膜を形成した後、さらに有機樹脂からなる第２の層間絶縁膜４１４を約２μｍの厚さに形成した。本実施例では、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃に焼成して形成した。
【００９７】
次に、チタン膜でブラックマスク４１５を形成し、その上に第３の層間絶縁膜４１６を形成した。そして、第２の層間絶縁膜と第３の層間絶縁膜とを選択的にエッチングしてドレイン配線４１２に達するコンタクトホールを形成し、画素電極４１７を形成した。こうして画素マトリクス回路が完成した。
【００９８】
このようにして、図４（Ｂ）の状態が形成されたら、配向膜（本実施例ではポリイミド）を形成した。対向側の基板には透明導電膜と配向膜とを形成した。この配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角をもって平行配向するようにした。
【００９９】
上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路とが形成された基板と対向基板とを公知のセル組み工程によってシール材やスペーサなどを介して貼り合わせた。その後、両基板の間に液晶材料を注入して封止剤により完全に封止した。こうして液晶パネルが完成した。
【０１００】
［実施例２］ 本実施例では、実施例１において半導体層２０１、２０２として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１０１】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図６に示す。まず基板６０１に酸化シリコン膜６０２を設け、その上に非晶質珪素膜（アモルファスシリコンとも呼ぶ）６０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成した。（図６（Ａ））
【０１０２】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜２４時間（本実施例では５５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０５を形成した。こうして得られた結晶質珪素膜（ポリシリコンとも呼ぶ）６０５は非常に優れた結晶性を有した。（図６（Ｂ））
【０１０３】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図７で説明する。
【０１０４】
まず、ガラス基板７０１に酸化シリコン膜７０２を設け、その上に非晶質珪素膜７０３、酸化シリコン膜７０４を連続的に形成した。
【０１０５】
次に酸化シリコン膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質珪素膜７０２と接触した。（図７（Ａ））
【０１０６】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃、１４時間）の熱処理を行い、結晶質珪素膜７０７を形成した。この結晶化の過程では、ニッケルが接した非晶質珪素膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質珪素膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１０７】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１０８】
以上のような技術を用いて結晶質半導体膜（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１０９】
［実施例３］ 本実施例は、実施例１で用いられる半導体層２０１、２０２を形成する方法として、実施例２のように非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１１０】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3 以下、好ましくは１×１０16atoms/cm3 にまで低減することができる。
【０１１１】
本実施例の構成について図８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質珪素膜８０３が形成された状態を示している。そして、結晶質珪素膜８０３の表面にマスク用の酸化珪素膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質珪素膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質珪素膜にリンが添加された領域８０５が設けられた。
【０１１２】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間（本実施例では６００℃、１２時間）の熱処理を行うと、結晶質珪素膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質珪素膜８０３に残存していた触媒元素はリンが添加された領域８０５に移動させることができた。
【０１１３】
そして、マスク用の酸化珪素膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3 以下にまで低減された結晶質珪素膜を得ることができた。この結晶質珪素膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１１４】
［実施例４］ 本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層２０１、２０２とゲート絶縁膜１０３を形成する他の実施形態を示す。
【０１１５】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられた。そして実施例２及び実施例３で示した技術を用い、結晶質半導体膜が形成され、これをＴＦＴの活性層にするために、島状にパターニングして半導体層９０２、９０３を形成した。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４を、酸化珪素を主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成した。（図９（Ａ））
【０１１６】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図９（Ｂ））
【０１１７】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成された。
【０１１８】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良い。
【０１１９】
勿論、本実施例に実施例２や実施例３を組み合わせることは実施者が適宜決定すれば良い。
【０１２０】
〔実施例５〕 本実施例では、本願発明によって作製された液晶表示装置の例を図１０に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１２１】
図１０は、本実施例のアクティブマトリクス型液晶パネルの概略図である。図１０に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素マトリクス回路１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【０１２２】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素マトリクス回路１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【０１２３】
画素マトリクス回路１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ１０１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【０１２４】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素マトリクス回路１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【０１２５】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１２６】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１２７】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１２８】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２９】
〔実施例６〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１３０】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用してもよい。
【０１３１】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１３２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例５のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１３３】
〔実施例７〕 本願発明の電気光学装置（半導体装置）は、様々な電子機器の表示部または液晶表示装置として利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯型情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図１１、図１４、図１５に示す。
【０１３４】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１３５】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１３６】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１３７】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１３８】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１３９】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１４０】
図１４（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１４１】
図１４（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１４２】
なお、図１４（Ｃ）は、図１４（Ａ）及び図１４（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４３】
また、図１４（Ｄ）は、図１４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４４】
ただし、図１４に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１４５】
図１５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１４６】
図１５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１４７】
図１５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１４８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１４９】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例５、６に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【０１５０】
【発明の効果】
本発明を用いることで、あらゆる半導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高めることが可能となった。その結果、ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素マトリクス回路や、その周辺に設けられる駆動回路の信頼性を高めることができた。延いては、ｎチャネル型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を部品として組み込んだ電子機器の信頼性も向上した。
【図面の簡単な説明】
【図１】 実施例１のＣＭＯＳ回路の上面図及び断面図の説明図である。
【図２】 実施例１のＴＦＴの作製工程の説明図である。
【図３】 実施例１のＴＦＴの作製工程の説明図である。
【図４】 実施例１の画素マトリクス回路の上面図及び断面図の説明図である。
【図５】 実施例１の結晶化工程の説明図であり、基板断面図である。
【図６】 実施例２の結晶化工程の説明図であり、基板断面図である。
【図７】 実施例２の結晶化工程の説明図であり、基板断面図である。
【図８】 実施例３のゲッタリング工程の説明図であり、基板断面図である。
【図９】 実施例４のゲッタリング工程の説明図であり、基板断面図である。
【図１０】 実施例５のアクティブマトリクス基板の構成を示す図である。
【図１１】 実施例７の電子機器の説明図である。
【図１２】 各種ＴＦＴ構造における電気特性の特徴を示す図である。
【図１３】 従来のＭＯＳＦＥＴの概略図
【図１４】 実施例７の電子機器の説明図である。
【図１５】 実施例７の電子機器の説明図である。
Claims (6)
- 半導体層を形成し、
前記半導体層に接して絶縁膜を形成し、
前記絶縁膜に接する第１のフォトレジストマスクを形成し、
前記第１のフォトレジストマスクを用いて、所定の導電型の不純物を１×１０ １６ 〜１×１０ １９ ａｔｏｍｓ／ｃｍ ３ の濃度で前記半導体層に添加し、チャネル形成領域と第１の不純物領域とを形成し、
前記第１のフォトレジストマスクを除去し、
前記絶縁膜を介して前記チャネル形成領域上に設けられ、且つ、前記第１の不純物領域と部分的に重なり、前記絶縁膜側から第１の導電層、第２の導電層および第３の導電層の順序で積層するゲート電極を形成し、
前記ゲート電極を覆って、前記ゲート電極の幅よりもチャネル長方向の幅が広い第２のフォトレジストマスクを形成し、
前記第２のフォトレジストマスクを用いて、前記導電型の不純物を１×１０ １９ 〜１×１０ ２１ ａｔｏｍｓ／ｃｍ ３ の濃度で前記半導体層に添加し、前記第１の不純物領域の不純物濃度よりも高い不純物濃度となる第２の不純物領域を形成することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記ゲート電極を形成する前に、前記第１の不純物領域を活性化することを特徴とする半導体装置の作製方法。 - 請求項１又は２において、
前記第１のフォトレジストマスクは、前記ゲート電極の幅よりもチャネル長方向の幅が狭いことを特徴とする半導体装置の作製方法。 - 請求項１乃至３のいずれか一において、
前記第１の導電層は、タンタルを主成分とする膜であることを特徴とする半導体装置の作製方法。 - 請求項１乃至４のいずれか一において、
前記第２の導電層は、アルミニウムを主成分とする膜であることを特徴とする半導体装置の作製方法。 - 請求項１乃至５のいずれか一において、
前記第３の導電層は、タンタルを主成分とする膜であることを特徴とする半導体装置の作製方法。
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