JP2004151275A - 画像表示装置 - Google Patents
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Abstract
【解決手段】画像表示回路は低濃度不純物拡散領域を設けた単チャネルMOS回路を用いて構成し、液晶駆動電圧より駆動電圧を下げられる低電圧周辺回路は消費電力を低減するためにCMOS回路で構成する。
【選択図】図1
Description
【発明の属する技術分野】
本発明は薄膜トランジスタ(Thin Film Transistor;以下、TFTと称する。)を用いた高性能で長寿命な表示装置の構成に関する。
【0002】
【従来の技術】
レーザ照射により結晶化したポリシリコンを用いてガラス基板上に作製した薄膜トランジスタ(以下、低温ポリシリコンTFTと記す)は、その高いトランジスタ性能を利用して、画素回路のみならず、表示部周辺の回路も構成できる。この特徴を活かした画像表示装置として、例えば特開昭64−2088号に開示されたアクティブマトリクス型の液晶表示装置が挙げられる。この画像表示装置では、周辺回路の一部を低温ポリシリコンTFTで構成することにより、画像表示装置と周辺LSIとの接続端子数を低減でき、高精細な画像表示ができる。
【0003】
【発明が解決しようとする課題】
低温ポリシリコンTFTは、プロセス温度が600℃以下の低温で作製されており、ゲート酸化膜とポリシリコンの粒界に準位が多いため、電気的ストレスによりトランジスタ特性が劣化し易いという問題がある。例えば液晶表示装置の場合、画素駆動回路の印加電圧は液晶の駆動電圧で決まるために大きく、電気的ストレスが大きい。特に著しくトランジスタ特性を劣化させる電気的ストレスとしては、ゲート電圧が低くドレイン電圧が高いバイアス条件の、ドレインアバランシェホットキャリアストレス(Drain Avalanche Hot Carrier Stress、以下DAHCストレスと記す)が挙げられる。
【0004】
DAHCストレスでは、ドレイン接合近傍にゲート電圧とドレイン電圧による電界が集中してホットキャリアが発生するために、トランジスタ特性が劣化する。画像表示部では液晶を駆動する動作電圧を下げることができないため、画素スイッチと画素スイッチを駆動する周辺回路では、高い動作電圧でもトランジスタ特性が劣化しにくい回路方式とトランジスタ構造が必要である。
【0005】
周辺駆動回路をCMOS回路で構成すると、動作時にゲートドレイン間にDAHCストレスが印加されて、トランジスタ特性が劣化しやすい。トランジスタ特性が劣化すると正常な回路動作をしなくなる問題があるため、動作性能の向上と特性劣化の抑制を両立しなければならない課題がある。
【0006】
【課題を解決するための手段】
本発明の画像表示装置は、基板上に形成された低温ポリシリコンTFTによる画像表示回路と周辺回路からなる。上記画像表示回路は、画素回路とこの画素回路を駆動するために画素マトリクス領域に隣接した直接周辺回路から構成され、その駆動電圧は液晶を駆動するために必要とされる電圧であり、例えばn型チャネルMOSトランジスタあるいはp型チャネルMOSトランジスタのどちらか一方のMOSトランジスタからなる単チャネルMOS回路を用いて構成する。
【0007】
この回路を構成する単チャネルMOSトランジスタは、ドレイン接合の電界集中を抑制するために、ドレインとチャネルとの間に低濃度不純物拡散領域(Lightly Doped Drain、以下LDDと記す)を設け、トランジスタ特性の劣化を抑制する構造をとる。
【0008】
また、この単チャネルMOS回路からなる直接周辺回路は、入力する信号パルスを図12(b)に示すように、ドレイン電圧より先にゲート電圧を上げ下げすることにより、トランジスタにDAHCストレスがかからないように動作させる。直接周辺回路以外の、液晶駆動電圧より駆動電圧を下げられる低電圧周辺回路は、DAHCストレスが印加されてもトランジスタ特性劣化を抑制できる低い電圧で駆動し、消費電力を低減するためにCMOS回路で構成する。
【0009】
本発明では上記のような回路構成をとることにより、駆動電圧の高い単チャネルMOS回路と駆動電圧の低いCMOS回路のいずれにおいても、電気的ストレスによる特性劣化の少ない、高信頼な表示装置を提供できる。
【0010】
【発明の実施の形態】
本発明の実施の形態として、画像表示装置の構造と製造方法について詳細に説明する。なお、本実施の形態に記載の数値、例えば膜厚、温度、加工寸法や、膜や電極の材料、膜や電極の構成、チャネルの導電型、および製造条件などは、本実施の形態に限ったものではなく、例えば性能向上や信頼性向上、微細化のためなど、必要に応じて変えることができることはいうまでもない。
(実施の形態1)
図1に、本発明の実施の形態1である液晶表示装置の、概略構造を表す模式平面図を示す。また、図2に図1の画素部4の平面レイアウト図を示し、図3に図2中のA−A’断面図を示す。
【0011】
本発明の画像表示装置は、同一ガラス基板上に形成した低電圧周辺回路14と、画像表示部11により構成される。低電圧周辺回路14は、電源16により供給される例えば5V前後以下で駆動するCMOS回路で構成される。画像表示部11は、画素部4と、画素マトリクスに隣接する直接周辺回路8および10により構成され、これらの回路は電源15により供給される例えば12V前後で駆動するn型単チャネルMOS回路で構成される。
【0012】
上記直接周辺回路8は、ゲート線選択回路12が選択するn型単チャネルMOSスイッチ9を含む、ゲート線スイッチ回路である。また直接周辺回路10は、データ線選択回路13が選択するデータ線スイッチ回路である。
【0013】
画素部4は図1および図2に示すように、ゲート電極26と同層のゲート線5と、ソース、ドレイン電極28と同層のデータ線7により、マトリクス状に配置される。画素部4の回路は、画素スイッチ2、ゲート電極26と同層の容量線6とポリシリコン層25およびその間のゲート絶縁膜で形成される保持容量3、液晶等価容量1より構成される。低抵抗ポリシリコン層25は、ソース電極28を介して画素電極30に電気的に接続される。
【0014】
本実施の形態におけるTFTの製造方法を、図4に従って述べる。
【0015】
図4(a);まず、歪点600℃以下の無アルカリガラス基板20上に、プラズマによる堆積膜へのダメジや酸素欠損、OH基を軽減できる高品質プラズマCVD法(Chemical Vapor Deposition)により、例えば膜厚が50nm前後の下地窒化シリコン膜と、膜厚が100nm前後の下地酸化シリコン膜からなる2層下地絶縁膜21と、膜厚が50nm前後のアモルファスシリコン膜を、同一チャンバ内で連続して堆積した。
【0016】
なお、これらの堆積膜は、連続でなく別工程で堆積することも、あるいはスパッタリング法、CAT−CVD(Catalytic CVD)と呼ばれる触媒を利用した低温CVD法などにより、堆積することも可能である。また、下地絶縁膜21として、ボロンやリンを含むシリコン酸化膜を用いることや、下地膜内部の固定電荷の影響を補償するための不純物を、例えば下地窒化シリコン膜と、下地酸化シリコン膜界面近傍や、下地酸化シリコン膜とその上のシリコン膜界面近傍に多く含む絶縁膜を用いることや、下地窒化シリコン膜、もしくは下地酸化シリコン膜1層で、下地絶縁膜21を構成することも可能である。
【0017】
さらには、下地絶縁膜21の堆積後、必要に応じて、下地絶縁膜21に存在するトラップ準位を低減する目的で、許容される熱負荷の範囲での熱処理、例えば600℃以下の炉アニールや、ガラス基板に歪みを与えない程度の短時間で高温のRTA(Rapid Thermal Annealing)を行うことも可能である。
【0018】
次にエキシマレーザを照射し、アモルファスシリコン膜を結晶化し、公知のホトエッチング工程により島状のポリシリコン膜23を得た。なお上記ポリシリコン膜23は、例えば固相成長による結晶化法や固体レーザによる結晶化法、CAT−CVDなどによりポリシリコン膜を直接堆積する方法など、別の方法で形成することも可能である。
【0019】
その後、プラズマCVD法により、例えば酸化シリコンからなるゲート絶縁膜22を約100nm前後の膜厚で堆積した。この後必要に応じて、ゲート絶縁膜を高信頼化する目的で、許容される熱負荷の範囲での熱処理による緻密化、例えば600℃以下の炉アニールや、ガラス基板に歪みを与えない程度の短時間で高温のRTA(Rapid Thermal Annealing)を行う。
【0020】
ゲート絶縁膜の別の高信頼化法としては、例えばプラズマや、ラジカル原子や、光やレーザや、高圧雰囲気などを利用して、低温でポリシリコン膜23の表面を酸化したり、RTAによりガラス基板に歪みを与えない程度の短時間で高温酸化したりして、膜厚が5nm前後の薄膜酸化膜をポリシリコン膜23の表面に設けてから、シリコン酸化膜22を形成する方法、酸素欠損やOH基やプラズマダメジを軽減できる条件で、膜厚が10nm前後の高信頼プラズマCVD酸化膜を設けてから、同一チャンバ内で連続して通常の高速堆積条件でプラズマCVDシリコン酸化膜22を堆積する方法などを、適用することが可能である。
【0021】
次に、例えばスパッタリング法により、主成分がモリブデンあるいはアルミニウムなどからなるゲート電極膜を約200nm前後の膜厚で堆積してから、公知のホトエッチング工程によりゲート電極膜をパターンニングして、ゲート電極26を形成した。この時、ゲート電極26の加工寸法は最小で1μm前後であり、回路によって異なる設計値に対応して、所望のゲート長になるように加工した。
【0022】
図4(b);ゲート電極26形成の後、n型チャネルTFTを形成するため、リンのイオン打ち込みにより不純物濃度が、約1018/cm3前後の高抵抗n型ポリシリコン層からなるLDD層24と、不純物濃度が約1020/cm3前後の低抵抗n型ポリシリコン層からなるソースドレイン拡散層25を、ゲート電極26に対して自己整合されるように形成した。この時、LDD層24の水平方向の長さは、約1μm前後とした。その後図示はしていないが、CMOS回路を構成するため、p型チャネルTFT形成領域において、ゲート電極26をマスクとして、ボロンのイオン打ち込みをポリシリコン層23に選択的に行うことにより、低抵抗p型ソースドレイン拡散層を設けた。
【0023】
その後、例えば600℃以下の炉アニールを行い、これらの不純物の活性化と同時に不純物イオン打ち込みにより生じたダメジの回復を行った。特に、LDD層24に生じたポリシリコン層とシリコン酸化膜22の界面近傍のダメジは、電気的特性やホットキャリアストレスに対する信頼性への影響が大きいため、LDD層24への不純物導入の量を、本実施例のように約1018/cm3前後と最適化し、またイオン打ち込みエネルギや、それによってもたらされる不純物分布や、熱処理条件を最適な条件にした。こうすることにより、本発明を実施した回路において、電気的特性や信頼性への影響が充分許容される程度まで、効果的にダメジの低減と回復を行うことができ、また回路動作時において充分な特性と信頼性を得ることができた。
【0024】
この目的のための、本実施例以外の別の不純物導入や活性化方法としては、ガラス基板に歪みを与えない程度の短時間で、600℃以上の高温のRTAや600℃以上の高温ガス吹き付けを行う方法、レーザによる不純物導入もしくは活性化法、プラズマによる不純物導入法、あるいはこれらの組合せなどの方法が可能である。
【0025】
図4(c);さらに全体を覆うように酸化シリコンからなる層間絶縁膜27を形成し、層間絶縁膜27に設けたコンタクトホールを介して、例えばチタニウム/アルミニウム/チタニウムの3層金属膜からなるソース、ドレイン配線28を形成した。ここで3層金属膜を用いたのは、低抵抗ポリシリコン層25とアルミニウム電極とのコンタクト抵抗、および画素電極30とアルミニウム電極とのコンタクト抵抗を低減するためである。
【0026】
別のコンタクト抵抗を低減する方法としては、例えばポリシリコン層のコンタクトホール開口部表面に、低温やプラズマによりシリサイドを形成できるチタニウム、ニッケル、白金、パラジウムなどの金属シリサイド膜を設けて、コンタクト抵抗を低減する方法が可能である。
【0027】
その後、図3に示したように、全体を覆うように窒化シリコン膜や酸化シリコン膜からなる、膜厚約500nm前後の保護絶縁膜29を形成し、さらに保護絶縁膜29にコンタクトスルーホールを設けてから、画素TFTのドレイン電極28と接続するように画素電極30をパターニングし、TFTを完成した。
【0028】
なお、これらのTFT製造工程において、絶縁膜やポリシリコン膜に存在する捕獲準位や捕獲電荷を低減するために、必要に応じて例えば水素アニールやプラズマによる水素処理や、基板裏面からの紫外線照射処理を、各工程の途中もしくは最後に行った。これらの方法により、例えば2層下地絶縁膜21に存在するトラップ準位の面積密度を1012/cm2以下に低減することができた。このようにして、高性能であり、特性バラツキが少なく、信頼性の高いTFTを実現した。
【0029】
これらのTFTを用いて、画素部回路4と直接周辺回路8および10を、10V以上の高電圧で動作するn型単チャネルMOS回路で構成し、低電圧周辺回路14を5V以下の低電圧で動作するCMOS回路で構成し、液晶パネル工程を経て、本実施の1形態である液晶表示装置を完成した。
【0030】
このような回路構成とすることで、液晶表示部とその駆動回路を10V以上の高電圧で駆動して、高画質の画像を得ると同時に、画像データ処理や演算、データメモリなどを、5V以下の低電圧CMOS回路により、低消費電力で行うことができた。
【0031】
さらに、高電圧駆動回路は、DAHCストレスが印加されないように電気信号処理を行う、n型単チャネルMOS回路で構成し、またCMOS回路は低電圧で駆動する回路で構成したため、いずれの回路においても、電気的ストレスに対して耐性の強い高信頼回路を実現できた。ここで、このCMOS回路の駆動電圧は5Vに限るものではなく、例えば3.3Vや2.5Vなどの駆動電圧で動作させることも可能である。
【0032】
なお、本実施の形態では、高電圧駆動回路をn型単チャネルMOS回路で構成したが、これをp型単チャネルMOS回路で構成しても、電気的ストレスに対して耐性の強い高信頼回路を実現できる。また、基板としてガラス基板20を用いたが、例えば歪点が500℃以下のガラス基板や、プラスチック基板を用いて、製造プロセス温度をさらに低温にしても、本発明の製造方法や回路を実施することにより、信頼性の高い回路を実現できるため、より薄型で軽量であり、信頼性の高い表示装置を実現できる。さらに、表示装置としては液晶表示装置を例にとったが、別の表示装置、例えばOLED(有機発光ダイオード)表示装置や、電気泳動素子を利用した表示装置のTFT回路に本発明を実施しても、同様の効果を得られる。
(実施の形態2)
本実施の形態2も、実施の形態1と同様の液晶表示装置であり、図1の概略構造を表す模式平面図により説明される。また、図5に画素部4の平面レイアウトを、図6に図5中のB−B’断面を示す。
【0033】
本実施の形態によるTFTは、図6に示したように、LDD層24の上にゲート絶縁膜22を介して、ゲート電極32が形成されていることを特徴とする。以下、その製造方法を図7、図8に従って説明する。
【0034】
図7(a);まず、歪点600℃以下の無アルカリガラス基板20上に、実施の形態1と同様にして、2層下地絶縁膜21と、膜厚が50nm前後のアモルファスシリコン膜を、同一チャンバ内で連続して堆積した。次にエキシマレーザを照射しアモルファスシリコン膜を結晶化し、公知のホトエッチング工程により島状のポリシリコン膜23を得た。その後、プラズマCVD法により、例えば酸化シリコンからなるゲート絶縁膜22を約100nm前後の膜厚で堆積した。
【0035】
図7(b);次にゲート絶縁膜22上に、例えばスパッタリング法により、窒化チタニウムやチタニウムからなる下層ゲート電極膜を約20nm前後の膜厚で堆積してから、主成分がモリブデンやタングステンなどからなる上層ゲート電極膜を、約200nm前後の膜厚で積層した。その後、公知のホトエッチング工程により、pチャネルTFT領域全体をレジストで覆い、n型チャネルTFT形成領域において、レジスト33をマスクにして、下層ゲート電極32と上層ゲート電極31を同形状にパターンニングした。この時、ゲート電極の加工寸法は最小で1μm前後であり、回路によって異なる設計値に対応して、所望のゲート長になるように加工した。
【0036】
図7(c);次に、レジスト33をマスクにして、ウエットエッチングや等方性ドライエッチングにより、上層ゲート電極31にサイドエッチングを施した。このとき、サイドエッチング量は、約0.3μm前後とした。その後、リンのイオン打ち込みにより、不純物濃度が約1020/cm3前後の低抵抗n型ポリシリコン層からなるソースドレイン拡散層25を、ゲート電極32に対して自己整合されるように形成した。
【0037】
図8(a);次に、レジスト33を除去することにより、上層ゲート電極31が下層ゲート電極32より後退したゲート電極構造を得た。この状態でリンのイオン打ち込みにより下層ゲート電極32の下に、不純物濃度が約1018/cm3前後の高抵抗n型ポリシリコン層からなるLDD層24を、ゲート電極31に対して自己整合されるように形成した。
【0038】
その後図示はしていないが、CMOS回路を構成するため、p型チャネルTFT形成領域において、n型チャネルTFT形成と同様の方法で、上層ゲート電極が下層ゲート電極より後退したゲート電極を形成し、ボロンのイオン打ち込みをポリシリコン層23に選択的に行うことにより、p型ソースドレイン拡散層と、p型LDD層を設けた。
【0039】
図8(b);さらに全体を覆うように酸化シリコンからなる層間絶縁膜27を形成し、層間絶縁膜27に設けたコンタクトホールを介して、例えばチタニウム/アルミニウム/チタニウムの3層金属膜からなるソース、ドレイン配線28を形成した。ここで、3層金属膜を用いたのは、低抵抗ポリシリコン層25とアルミニウム電極とのコンタクト抵抗、および画素電極30とアルミニウム電極とのコンタクト抵抗を低減するためである。
【0040】
その後、図6に図示したように、全体を覆うように窒化シリコン膜や酸化シリコン膜からなる、膜厚約500nm前後の保護絶縁膜29を形成し、さらに保護絶縁膜29にコンタクトスルーホールを設けてから、画素TFTのドレイン電極28と接続するように画素電極30をパターニングし、TFTを完成した。
【0041】
なお、これらのTFT製造工程において、絶縁膜やポリシリコン膜に存在する捕獲準位や捕獲電荷を低減するために、必要に応じて例えば水素アニールやプラズマによる水素処理、あるいは基板裏面からの紫外線照射処理を、各工程の途中もしくは最後に行った。このようにして、下層ゲート電極32がLDD層24とオーバラップした構造のTFTを形成することにより、実施の形態1のTFTと比較してさらに高性能であり、特性バラツキが少なく、信頼性の高いTFTを実現できた。
【0042】
これらのTFTを用いて、画素部回路4と直接周辺回路8および10を、10V以上の高電圧で動作するn型単チャネルMOS回路で構成し、低電圧周辺回路14を5V以下の低電圧で動作するCMOS回路で構成し、液晶パネル工程を経て、本実施の形態である液晶表示装置を完成した。このような回路構成とすることで、液晶表示部とその駆動回路を10V以上の高電圧で駆動して、高画質の画像を得ると同時に、画像データ処理や演算、データメモリなどを5V以下の低電圧CMOS回路により、低消費電力で行うことができた。さらに、高電圧駆動回路は、DAHCストレスが印加されないように電気信号処理を行う、n型単チャネルMOS回路で構成し、またCMOS回路は低電圧で駆動する回路で構成し、さらにはTFTの性能と信頼性をより一層向上したため、いずれの回路においても、電気的ストレスに対して耐性の強い高信頼回路を実現できた。
【0043】
なお、本実施の形態では、高電圧駆動回路をn型単チャネルMOS回路で構成したが、これをp型単チャネルMOS回路で構成しても、電気的ストレスに対して耐性の強い高信頼回路を実現できる。また、下層ゲート電極とLDD層がオーバラップした構造を両チャネルTFTに適用する必要はなく、例えばn型チャネルTFTのみに本構造を適用したCMOS回路でも、本発明の効果を得られる。
【0044】
また、基板としてガラス基板20を用いたが、例えば歪点が500℃以下のガラス基板やプラスチック基板を用いて、製造プロセス温度をさらに低温にしても本発明の回路を実施することにより、信頼性の高い回路を実現できるため、より薄型で軽量かつ信頼性の高い表示装置を実現できる。
【0045】
さらに、表示装置としては液晶表示装置を例にとったが、別の表示装置、例えば有機EL表示装置や、電気泳動素子を利用した表示装置のTFT回路に本発明を実施しても同様の効果を得られることはいうまでもない。
(実施の形態3)
図9は本発明の第3の実施形態である画像表示装置を示すブロック図である。実施の形態1および実施の形態2に記載のTFTからなる回路を用いて、図9に示すような画像表示装置を構成できる。すなわち、各画素部4の画素スイッチ2はコントロール回路40によって制御されるゲート線選択回路12およびデータ線選択回路13によって制御される。
【0046】
コントロール回路40はメイン回路41によって制御される。メイン回路41、コントロール回路40、ゲート線選択回路12、データ線選択回路13はCMOS回路で構成され、電源回路42から例えば3.3Vや2.5Vのような、5V以下の低電圧電源を供給される。ゲート線スイッチ回路8とデータ線スイッチ回路10は単チャネルMOS回路で構成され、電源回路42から例えば12Vのような、10V以上の高電圧を供給される。
【0047】
また、バックライト44は電源回路42に接続されるインバータ回路43によって給電される構成になっている。電源回路42は複数の電源電圧を供給し、CMOS回路を低電圧、単チャネルMOS回路を高電圧で駆動することにより、動作性能と信頼性を両立する。
【0048】
本発明によると、低消費電力で高性能なCMOS回路を供給できるので、画像表示部の周辺に、上記コントロール回路40や、選択回路12、13以外にも、例えばフレームメモリやゲートアレイ、論理回路などを内蔵することも可能であり、液晶表示装置の高信頼化と低消費電力化にあわせて、高機能化や、周辺LSIの削減による低コスト化、高精細化などを実現できる。
(実施の形態4)
図10は、本発明の第4の実施形態である画像表示装置を示すブロック図である。実施の形態1および実施の形態2に記載のTFTからなる回路を用いて、図10に示すような画像表示装置を構成できる。
【0049】
走査回路50では、CMOS回路で構成したアドレスデコーダ/シフトレジスタ51で選択された選択情報を単チャネルトランジスタ回路で構成したレベルシフタ52で高電圧に昇圧し、バッファ53を介して画像表示部54の各画素スイッチのゲートに送る。
【0050】
信号回路55では、CMOS回路で構成したアドレスデコーダ/シフトレジスタ56で選択された選択情報をラッチ・ラインメモリ57に保持する。この選択情報は単チャネルトランジスタ回路で構成したレベルシフタ58で高電圧に昇圧された後、D/A変換回路59でアナログ電圧に変換されてバッファ・アンプ60に蓄積、電流増幅されて画像表示部54の各画素スイッチのドレインに送られる。信号回路55では、入力信号用レベルシフタ61とアドレスデコーダ62で指定し、メモリ63に蓄積した情報をコントロール回路64の制御によりラッチ・ラインメモリ57に送ることにより任意のデータ情報が画像表示できる。
(実施の形態5)
図11は、本発明の第5の実施例である、ディスプレイのシステムを画像表示装置と同一の基板上に搭載した、いわゆるシステムインディスプレイ(あるいはシステムオンパネルとも呼ばれる)を説明する、平面模式図である。
【0051】
このシステムインディスプレイは、ポリシリコンTFTを用いた単チャネルMOS回路とCMOS回路により一部もしくは全部が構成される、表示部駆動回路71、光センサ制御ユニット72、ネットワークとデータを送受信する通信回路73、DRAM74、SRAM75、ゲートアレイ76、表示部駆動回路77、太陽電池78を、矩形状の画像表示部70の周囲に配置した構成になっている。
【0052】
これら各部は、1枚のガラス基板やプラスチック基板に組み込まれ、実施の形態1や、実施の形態2に記載のポリシリコンTFTで構成されている。従って、高性能、低消費電力、高信頼、薄型軽量などの特徴を有するシステムインディスプレイを実現できる。
【0053】
以上、実施の形態1から実施の形態5に記載の画像表示装置において、基板は他の絶縁性基板であってもよい。また、ポリシリコン層の下地絶縁膜としては、酸化シリコンの代わりに窒化シリコン、あるいは酸化シリコンと窒化シリコンとの積層膜を用いてもよい。
【0054】
アモルファスシリコンの結晶化法は熱アニールによる固層成長法でもよいし、熱アニールとレーザアニールとの組合せであってもよい。
【0055】
ゲート、ソース、ドレインの電極材料は、本発明の実施の形態に記載された材料以外の公知の電極材料であってもよい。
【0056】
なお、上記に示した実施の形態での例示は、トップゲート型TFTを用いた液晶表示装置についての記載であったが、本発明はボトムゲート型TFTを用いた液晶表示装置にも適用できる。また、本発明はエレクトロルミネッセンスや電気泳動素子を利用した画像表示装置、さらに半導体集積回路、機能内蔵太陽電池等にも適用できる。
【0057】
【発明の効果】
本発明により、周辺回路部は駆動電圧を下げることで動作寿命を延ばすことができ、画素部は液晶駆動電圧を確保できる。
【図面の簡単な説明】
【図1】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図2】本発明の一実施形態を例示する液晶表示装置の画素部の平面レイアウト図。
【図3】本発明の一実施形態を例示する液晶表示装置のTFTの断面図。
【図4】本発明の一実施形態を例示するTFTの製造工程を示す断面図。
【図5】本発明の一実施形態を例示する液晶表示装置の画素部の平面レイアウト図。
【図6】本発明の一実施形態を例示する液晶表示装置のTFTの断面図。
【図7】本発明の一実施形態を例示するTFTの製造工程を示す断面図。
【図8】本発明の一実施形態を例示するTFTの製造工程を示す断面図。
【図9】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図10】本発明の一実施形態を例示する液晶表示装置の回路ブロック図。
【図11】本発明の一実施形態を例示するシステムインディスプレイのレイアウト図。
【図12】DAHCストレスを回避する回路動作の説明図。
【符号の説明】
1…液晶等価容量、2…画素スイッチ、3…保持容量、4…画素部、5…ゲート線、6…容量線、7…データ線、8…直接周辺回路、9…n型単チャネルMOSスイッチ、10…直接周辺回路、11…画像表示部、12…ゲート線選択回路、13…データ線選択回路、14…低電圧周辺回路、15…高電圧電源、16…低電圧電源、20…ガラス基板、21…下地絶縁膜、22…酸化シリコンゲート絶縁膜、23…ポリシリコン層、24…LDD層、25…低抵抗ポリシリコン拡散層、26…ゲート電極、27…層間絶縁膜、28…ソース電極、29…保持絶縁膜、30…画素電極、31…上層ゲート電極、32…下層ゲート電極、33…レジスト、40…コントロール回路、41…メイン回路、42…電源回路、43…インバータ回路、44…バックライト、50…走査回路、51…アドレスデコーダ/シフトレジスタ、52…レベルシフタ、53…バッファ、54…画像表示部、55…信号回路、56…アドレスデコーダ/シフトレジスタ、57…ラッチ・ラインメモリ、58…レベルシフタ、59…D/A変換回路、60…バッファ・アンプ、61…入力信号用レベルシフタ、62…アドレスデコーダ、63…メモリ、64…コントロール回路、70…表示部、71…TFT駆動回路、72…光センサ制御ユニット、73…TFT通信回路、74…TFT−DRAM、75…TFT−SRAM、76…TFTプロセッサ、77…TFT駆動回路、78…太陽電池。
Claims (4)
- 画素回路と画素回路を駆動する周辺回路を有する画像表示装置において、周辺回路を、第1の導電型チャネルからなる単チャネルMOSトランジスタで構成される回路と、第1の導電型チャネルを有するMOSトランジスタおよび第2の導電型チャネルを有するMOSトランジスタの双方のトランジスタからなるCMOSトランジスタ回路で構成することを特徴とする画像表示装置。
- 請求項1に記載の画像表示装置において、CMOS回路の駆動電圧が単チャネルMOS回路の駆動電圧よりも低いことを特徴とする画像表示装置。
- 請求項1に記載の画像表示装置において、単チャネルMOSトランジスタで構成される回路の動作において、上記トランジスタがONする時に、ドレイン電圧より先にゲート電圧が立ち上がり、また上記トランジスタがOFFする時に、ドレイン電圧より後にゲート電圧が立ち下がることにより、上記回路を構成するトランジスタへのドレインアバランシェホットキャリアストレス負荷を回避することを特徴とする画像表示装置。
- 請求項1に記載の画像表示装置において、画素回路と周辺回路の一部を単チャネルMOS回路で構成し、周辺回路の残りの部分をCMOS回路で構成し、上記単チャネルMOS回路が、バッファ・アンプ回路、デジタルアナログコンバータ回路、レベルシフタ回路、サンプリングスイッチ回路、プリチャージ回路、シフトレジスタ回路、デコーダ回路から選択される少なくとも1つの回路を含み、上記CMOS回路が、デジタルアナログコンバータ回路、デコーダ回路、シフトレジスタ回路、クロック波形整形回路、制御回路、増幅回路、メモリ、プロセッサ、ゲートアレイ、データインタフェース回路、通信回路から選ばれる少なくとも1つの回路を含むことを特徴とする画像表示装置。
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