JPH05243520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243520A JPH05243520A JP4043327A JP4332792A JPH05243520A JP H05243520 A JPH05243520 A JP H05243520A JP 4043327 A JP4043327 A JP 4043327A JP 4332792 A JP4332792 A JP 4332792A JP H05243520 A JPH05243520 A JP H05243520A
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- oxide film
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Abstract
(57)【要約】
【構成】Ｐ型シリコン基板１０１を分離してＬＯＣＯＳ
酸化膜１０２を形成した後、ゲート酸化膜１０３を形成
する。し、続いて、フォトリソグラフィー技術により第
０酸化膜１０４とゲート多結晶シリコン１０５をパター
ニングしてからＰイオン注入によりｎ- 拡散層１０６
ａ，１０６ｂを形成する。その後、サイドウォール状の
第一酸化膜１０７を形成し、ヒ素イオン注入によりｎ+
拡散層１０８ａ，１０８ｂを形成する。次に、ＨＴＯ膜
により５００オングストロームの第一層間酸化膜１２
０、ＣＶＤ法による５００オングストロームの窒化膜１
２１、ＨＴＯ膜による１５００オングストロームの第二
層間酸化膜１２２を成長してからｎ+ 拡散層１０８ａ上
が開口し、開口上部がゲート多結晶シリコン１０５の段
にかかるレジスト１１０をパターニングする。 【効果】スタック多結晶シリコンで第一のコンタクト上
を覆ってもトランスファゲートとスタック多結晶シリコ
ンがショートする恐れがない。
酸化膜１０２を形成した後、ゲート酸化膜１０３を形成
する。し、続いて、フォトリソグラフィー技術により第
０酸化膜１０４とゲート多結晶シリコン１０５をパター
ニングしてからＰイオン注入によりｎ- 拡散層１０６
ａ，１０６ｂを形成する。その後、サイドウォール状の
第一酸化膜１０７を形成し、ヒ素イオン注入によりｎ+
拡散層１０８ａ，１０８ｂを形成する。次に、ＨＴＯ膜
により５００オングストロームの第一層間酸化膜１２
０、ＣＶＤ法による５００オングストロームの窒化膜１
２１、ＨＴＯ膜による１５００オングストロームの第二
層間酸化膜１２２を成長してからｎ+ 拡散層１０８ａ上
が開口し、開口上部がゲート多結晶シリコン１０５の段
にかかるレジスト１１０をパターニングする。 【効果】スタック多結晶シリコンで第一のコンタクト上
を覆ってもトランスファゲートとスタック多結晶シリコ
ンがショートする恐れがない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にスタック型キャパシタを有するダイナミック・ラン
ダム・アクセス・メモリ（以下、ＤＲＡＭという）の製
造方法に関する。
特にスタック型キャパシタを有するダイナミック・ラン
ダム・アクセス・メモリ（以下、ＤＲＡＭという）の製
造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの高集積に伴うセルの縮少化の
実現には、マスクの位置合わせによるマージンを減少さ
せる必要がある。その一つが、スタック型キャパシタを
有するＤＲＡＭにおいてスタック型キャパシタとトラン
ファゲート・トランジスタとの接続におけるセルフ・ア
ライメント・コンタクト（以下、ＳＡＣという）技術で
ある。従来のＳＡＣ技術を用いたスタック型キャパシタ
を有するＤＲＡＭの製造方法をその工程手順に示したの
が図８〜図１２である。
実現には、マスクの位置合わせによるマージンを減少さ
せる必要がある。その一つが、スタック型キャパシタを
有するＤＲＡＭにおいてスタック型キャパシタとトラン
ファゲート・トランジスタとの接続におけるセルフ・ア
ライメント・コンタクト（以下、ＳＡＣという）技術で
ある。従来のＳＡＣ技術を用いたスタック型キャパシタ
を有するＤＲＡＭの製造方法をその工程手順に示したの
が図８〜図１２である。
【０００３】この従来のＤＲＡＭの製造方法において
は、まず図８に示すように、Ｐ型シリコン基板３０１を
ＬＯＣＯＳ酸化法により分離してＬＯＣＯＳ酸化膜３０
２を形成した後、下層にゲート酸化膜３０３、上層に第
０酸化膜３０４を有するゲート多結晶シリコン３０５を
活性領域上およびＬＯＣＯＳ酸化膜３０２上（この場
合、ゲート酸化膜３０３はない）にパターニングする。
その後、Ｐイオン注入によりｎ- 拡散層３０６ａ，３０
６ｂを形成してから全面にＨＴＯ膜を成長し、異方性エ
ッチングを行なってゲート多結晶シリコン３０５側壁に
第一酸化膜３０７を残す。続いてヒ素イオン注入により
ｎ+ 拡散層３０８ａ，３０８ｂを形成すると、ＬＤＤ構
造のトランジスタが形成される。その後、全面にＨＴＯ
膜により第二酸化膜３０９を成長してからｎ+ 拡散層３
０９ａ上が開口し、かつ開口上部がゲート多結晶シリコ
ン３０５の段にかかるレジスト３１０をパターニングす
る。
は、まず図８に示すように、Ｐ型シリコン基板３０１を
ＬＯＣＯＳ酸化法により分離してＬＯＣＯＳ酸化膜３０
２を形成した後、下層にゲート酸化膜３０３、上層に第
０酸化膜３０４を有するゲート多結晶シリコン３０５を
活性領域上およびＬＯＣＯＳ酸化膜３０２上（この場
合、ゲート酸化膜３０３はない）にパターニングする。
その後、Ｐイオン注入によりｎ- 拡散層３０６ａ，３０
６ｂを形成してから全面にＨＴＯ膜を成長し、異方性エ
ッチングを行なってゲート多結晶シリコン３０５側壁に
第一酸化膜３０７を残す。続いてヒ素イオン注入により
ｎ+ 拡散層３０８ａ，３０８ｂを形成すると、ＬＤＤ構
造のトランジスタが形成される。その後、全面にＨＴＯ
膜により第二酸化膜３０９を成長してからｎ+ 拡散層３
０９ａ上が開口し、かつ開口上部がゲート多結晶シリコ
ン３０５の段にかかるレジスト３１０をパターニングす
る。
【０００４】次に、図９に示すように、ｎ+ 拡散層３０
８ｂが露出するまで酸化膜異方性エッチングを行なっ
て、第一コンタクト３１１を設けてからレジスト３１０
を除去する。さらに、図１０に示すように、第一コンタ
クト３１１上にスタック多結晶シリコン３１２をパター
ニングしてからその表面を熱酸化して容量絶縁膜３１３
で覆う。
８ｂが露出するまで酸化膜異方性エッチングを行なっ
て、第一コンタクト３１１を設けてからレジスト３１０
を除去する。さらに、図１０に示すように、第一コンタ
クト３１１上にスタック多結晶シリコン３１２をパター
ニングしてからその表面を熱酸化して容量絶縁膜３１３
で覆う。
【０００５】続いて、図１１に示すように、容量絶縁膜
３１３を覆うように容量多結晶シリコン３１４をパター
ニングしてから、図１２に示すように、全面にＢＰＳＧ
膜として第三絶縁膜３１５を成長してからｎ+ 拡散層３
０８ｂ上に第二コンタクト３１６を設け、アルミニュー
ムによるビット線３１７をパターニングする。
３１３を覆うように容量多結晶シリコン３１４をパター
ニングしてから、図１２に示すように、全面にＢＰＳＧ
膜として第三絶縁膜３１５を成長してからｎ+ 拡散層３
０８ｂ上に第二コンタクト３１６を設け、アルミニュー
ムによるビット線３１７をパターニングする。
【０００６】以上の製造工程により、スタック型キャパ
シタとＬＤＤ構造トランジスタＳＡＣで接続したＤＲＡ
Ｍのセルが製造される。
シタとＬＤＤ構造トランジスタＳＡＣで接続したＤＲＡ
Ｍのセルが製造される。
【０００７】
【発明が解決しようとする課題】従来のＳＡＣによるス
タック型キャパシタとトランジスタとの接続では、図９
に示すように、ＳＡＣ、すなわち第一コンタクト３１１
の形成に異方性エッチングを行なっても断面形状はテー
パー状となる。これはＤＲＡＭのセルが微細化され、エ
ッチング面積が小さくなると、異方性エッチングを行な
っても垂直成分以外のエッチングが進行して第一コンタ
クト３１１の開口上部の方が底部より広くなるマイクロ
・ローディング効果が作用するためである。もし、この
効果が大きいとゲート多結晶シリコン３０５が第一コン
タクト３１１内部に露出し、その後スタック多結晶シリ
コン３１２をパターニングするとゲート多結晶シリコン
３１２がショートしＤＲＡＭセルとしての機能を失うこ
とになる。
タック型キャパシタとトランジスタとの接続では、図９
に示すように、ＳＡＣ、すなわち第一コンタクト３１１
の形成に異方性エッチングを行なっても断面形状はテー
パー状となる。これはＤＲＡＭのセルが微細化され、エ
ッチング面積が小さくなると、異方性エッチングを行な
っても垂直成分以外のエッチングが進行して第一コンタ
クト３１１の開口上部の方が底部より広くなるマイクロ
・ローディング効果が作用するためである。もし、この
効果が大きいとゲート多結晶シリコン３０５が第一コン
タクト３１１内部に露出し、その後スタック多結晶シリ
コン３１２をパターニングするとゲート多結晶シリコン
３１２がショートしＤＲＡＭセルとしての機能を失うこ
とになる。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、素子分離領域を有する半導体基板表面の
活性領域上にゲート酸化膜を形成する工程と、全面に第
一の多結晶シリコンと第一の酸化膜を成長する工程と、
素子分離領域上と前記活性領域上とに第一の多結晶シリ
コンをパターニングして第一のゲート多結晶シリコンと
第二の多結晶シリコンとを形成する工程と、第一のイオ
ン注入により活性領域表面にｎ- 拡散層を形成する工程
と、全面に第二の酸化膜を形成した後、異方性エッチン
グを行なって第一のゲート多結晶シリコンと第二のゲー
ト多結晶シリコン側表面に第二の酸化膜をサイドウォー
ル状に残す工程と、第二のイオン注入により活性領域表
面にｎ+ 拡散層を形成してＬＤＤトランジスタとする工
程と、全面に少なくとも窒化膜と第三の酸化膜とからな
る二層膜を形成する工程と、第一の多結晶シリコンと第
二のゲート多結晶シリコンとの間の第三の酸化膜と窒化
膜を順次エッチングして第一のコンタクトをｎ+ 拡散層
上に形成する工程と、全面に第二の多結晶シリコンを成
長する工程と、第一のコンタクトを覆うように第二の多
結晶シリコンをパターニングする工程とを含む。
の製造方法は、素子分離領域を有する半導体基板表面の
活性領域上にゲート酸化膜を形成する工程と、全面に第
一の多結晶シリコンと第一の酸化膜を成長する工程と、
素子分離領域上と前記活性領域上とに第一の多結晶シリ
コンをパターニングして第一のゲート多結晶シリコンと
第二の多結晶シリコンとを形成する工程と、第一のイオ
ン注入により活性領域表面にｎ- 拡散層を形成する工程
と、全面に第二の酸化膜を形成した後、異方性エッチン
グを行なって第一のゲート多結晶シリコンと第二のゲー
ト多結晶シリコン側表面に第二の酸化膜をサイドウォー
ル状に残す工程と、第二のイオン注入により活性領域表
面にｎ+ 拡散層を形成してＬＤＤトランジスタとする工
程と、全面に少なくとも窒化膜と第三の酸化膜とからな
る二層膜を形成する工程と、第一の多結晶シリコンと第
二のゲート多結晶シリコンとの間の第三の酸化膜と窒化
膜を順次エッチングして第一のコンタクトをｎ+ 拡散層
上に形成する工程と、全面に第二の多結晶シリコンを成
長する工程と、第一のコンタクトを覆うように第二の多
結晶シリコンをパターニングする工程とを含む。
【０００９】
【実施例】次に、本発明の実施例を示した図面を参照し
て、本発明を詳細に説明する。
て、本発明を詳細に説明する。
【００１０】図１〜図５は本発明の第一の実施例による
半導体装置の製造方法における各工程を示す断面図であ
る。第一の実施例においては、まず図１に示すように、
Ｐ型シリコン基板１０１をＬＯＣＯＳ酸化法により分離
してＬＯＣＯＳ酸化膜１０２を形成した後、熱酸化法に
より活性領域に１５０オングストロームのゲート酸化膜
１０３を形成してからＣＶＤ法により全面に２５００オ
ングストロームの不純物を含む多結晶シリコン膜と１０
００オングストロームの酸化膜を成長する。続いて、フ
ォトリソグラフィー技術により第０酸化膜１０４とゲー
ト多結晶シリコン１０５をパターニングしてからＰイオ
ン注入によりｎ- 拡散層１０６ａ，１０６ｂを形成す
る。その後、全面にＨＴＯ膜を１０００オングストロー
ム成長してから異方性エッチングを行なってサイドウォ
ール状の第一酸化膜１０７を形成し、ヒ素イオン注入に
よりｎ+ 拡散層１０８ａ，１０８ｂを形成する。次に、
ＨＴＯ膜により５００オングストロームの第一層間酸化
膜１２０、ＣＶＤ法による５００オングストロームの窒
化膜１２１、ＨＴＯ膜による１５００オングストローム
の第二層間酸化膜１２２を成長してからｎ+ 拡散層１０
８ａ上が開口し、かつ開口上部がゲート多結晶シリコン
１０５の段にかかるレジスト１１０をパターニングす
る。
半導体装置の製造方法における各工程を示す断面図であ
る。第一の実施例においては、まず図１に示すように、
Ｐ型シリコン基板１０１をＬＯＣＯＳ酸化法により分離
してＬＯＣＯＳ酸化膜１０２を形成した後、熱酸化法に
より活性領域に１５０オングストロームのゲート酸化膜
１０３を形成してからＣＶＤ法により全面に２５００オ
ングストロームの不純物を含む多結晶シリコン膜と１０
００オングストロームの酸化膜を成長する。続いて、フ
ォトリソグラフィー技術により第０酸化膜１０４とゲー
ト多結晶シリコン１０５をパターニングしてからＰイオ
ン注入によりｎ- 拡散層１０６ａ，１０６ｂを形成す
る。その後、全面にＨＴＯ膜を１０００オングストロー
ム成長してから異方性エッチングを行なってサイドウォ
ール状の第一酸化膜１０７を形成し、ヒ素イオン注入に
よりｎ+ 拡散層１０８ａ，１０８ｂを形成する。次に、
ＨＴＯ膜により５００オングストロームの第一層間酸化
膜１２０、ＣＶＤ法による５００オングストロームの窒
化膜１２１、ＨＴＯ膜による１５００オングストローム
の第二層間酸化膜１２２を成長してからｎ+ 拡散層１０
８ａ上が開口し、かつ開口上部がゲート多結晶シリコン
１０５の段にかかるレジスト１１０をパターニングす
る。
【００１１】次に、図２に示すように、異方性の酸化膜
エッチングを行なうと、第二層間酸化膜１２２の一部が
レジスト１１０をマスクとしてエッチングされるが、第
二層間酸化膜１２２の下層には窒化膜１２１が存在して
いるので、酸化膜エッチングはそれ以上進行することな
く、レジスト１１０の開口部下層の第二層間酸化膜１２
２がサイドエッチされるだけである。次に、レジスト１
１０および第二層間酸化膜１２２をマスクとして異方性
の窒化膜エッチングを行なって窒化膜１２１をエッチン
グするが、窒化膜１２１の下層には第一層間酸化膜１２
０が存在しているので、窒化膜エッチングはそれ以上進
行することなく、第二層間酸化膜１２２の下層の窒化膜
１２１がサイドエッチされるだけである。再び異方性の
酸化膜エッチングを行なって第一層間酸化膜１２０を除
去する。このときゲート多結晶シリコン１０５側壁には
５００オングストロームの第一の層間酸化膜１２０と１
０００オングストロームの第一酸化膜１０７の合計１５
００オングストロームの酸化膜が存在する。一方、この
時点でｎ+ 拡散層１０８ａが露出するのにエッチングす
べき酸化膜厚は５００オングストロームの第一層間酸化
膜１２０だけである。したがって、マイクロ・ローディ
ング効果により酸化膜エッチ量が減少しても５００オン
グストロームの第一層間酸化膜１２０をエッチングした
後のゲート多結晶シリコン１０５側面には充分な酸化膜
を残すことができる。その後、レジスト１１０を除去す
ると、ＳＡＣ型の第一コンタクトが形成できる。
エッチングを行なうと、第二層間酸化膜１２２の一部が
レジスト１１０をマスクとしてエッチングされるが、第
二層間酸化膜１２２の下層には窒化膜１２１が存在して
いるので、酸化膜エッチングはそれ以上進行することな
く、レジスト１１０の開口部下層の第二層間酸化膜１２
２がサイドエッチされるだけである。次に、レジスト１
１０および第二層間酸化膜１２２をマスクとして異方性
の窒化膜エッチングを行なって窒化膜１２１をエッチン
グするが、窒化膜１２１の下層には第一層間酸化膜１２
０が存在しているので、窒化膜エッチングはそれ以上進
行することなく、第二層間酸化膜１２２の下層の窒化膜
１２１がサイドエッチされるだけである。再び異方性の
酸化膜エッチングを行なって第一層間酸化膜１２０を除
去する。このときゲート多結晶シリコン１０５側壁には
５００オングストロームの第一の層間酸化膜１２０と１
０００オングストロームの第一酸化膜１０７の合計１５
００オングストロームの酸化膜が存在する。一方、この
時点でｎ+ 拡散層１０８ａが露出するのにエッチングす
べき酸化膜厚は５００オングストロームの第一層間酸化
膜１２０だけである。したがって、マイクロ・ローディ
ング効果により酸化膜エッチ量が減少しても５００オン
グストロームの第一層間酸化膜１２０をエッチングした
後のゲート多結晶シリコン１０５側面には充分な酸化膜
を残すことができる。その後、レジスト１１０を除去す
ると、ＳＡＣ型の第一コンタクトが形成できる。
【００１２】その後、図３に示すように、第一コンタク
ト１１１上を覆うスタック多結晶シリコン１１２をパタ
ーニング下後。表面を熱酸化して容量絶縁膜１１３を形
成する。
ト１１１上を覆うスタック多結晶シリコン１１２をパタ
ーニング下後。表面を熱酸化して容量絶縁膜１１３を形
成する。
【００１３】さらに、図４に示すように、容量絶縁膜１
１３を覆うように容量多結晶シリコン１１４を形成す
る。最後に、図５に示すように、全面にＢＰＳＧ膜を成
長させて第三酸化膜１１５を形成し、ｎ+ 拡散層１０８
ｂ上に第二コンタクト１１６を開口してからアルミニュ
ームによりビット線１１７を形成する。
１３を覆うように容量多結晶シリコン１１４を形成す
る。最後に、図５に示すように、全面にＢＰＳＧ膜を成
長させて第三酸化膜１１５を形成し、ｎ+ 拡散層１０８
ｂ上に第二コンタクト１１６を開口してからアルミニュ
ームによりビット線１１７を形成する。
【００１４】次に、図６〜図７を参照して、本発明の第
二の実施例による半導体装置の製造方法について説明す
る。第二の実施例は、第一の実施例において図２までの
工程を行なった後、図６に示すように、第一コンタクト
１１１をスタック多結晶シリコン１１２で覆うようにパ
ターニングした後等方性の酸化膜エッチを行なって第二
層間酸化膜１２２を除去すると、スタック多結晶シリコ
ン１１２の裏面の第二層間酸化膜１２２も除去され、か
つ窒化膜１２１が露出した状態となる。この状態で熱酸
化を行なうと、容量絶縁膜１１３はスタック多結晶シリ
コン１１２の上表面、側表面、裏表面に形成される。
二の実施例による半導体装置の製造方法について説明す
る。第二の実施例は、第一の実施例において図２までの
工程を行なった後、図６に示すように、第一コンタクト
１１１をスタック多結晶シリコン１１２で覆うようにパ
ターニングした後等方性の酸化膜エッチを行なって第二
層間酸化膜１２２を除去すると、スタック多結晶シリコ
ン１１２の裏面の第二層間酸化膜１２２も除去され、か
つ窒化膜１２１が露出した状態となる。この状態で熱酸
化を行なうと、容量絶縁膜１１３はスタック多結晶シリ
コン１１２の上表面、側表面、裏表面に形成される。
【００１５】その後、図７に示すように、全面に多結晶
シリコンを成長してからスタック多結晶シリコン１１２
を覆うように多結晶シリコンをパターニングして容量多
結晶シリコン１１４を形成する。この際の多結晶シリコ
ンエッチングでは、同時に容量多結晶シリコンをマスク
として窒化膜１２１を除去する。
シリコンを成長してからスタック多結晶シリコン１１２
を覆うように多結晶シリコンをパターニングして容量多
結晶シリコン１１４を形成する。この際の多結晶シリコ
ンエッチングでは、同時に容量多結晶シリコンをマスク
として窒化膜１２１を除去する。
【００１６】第二の実施例では、スタック多結晶シリコ
ン１１２の裏表面にも容量絶縁膜１１３が形成できるの
で、容量が第一の実施例よりも増大でき、かつ窒化膜１
２１は容量多結晶シリコン１１４下のみに存在する構造
のため、図示しないが、その後第一の実施例のように第
三酸化膜、第二コンタクト、ビット線を形成したときに
は、ビット線の浮遊容量が減少する効果がある。
ン１１２の裏表面にも容量絶縁膜１１３が形成できるの
で、容量が第一の実施例よりも増大でき、かつ窒化膜１
２１は容量多結晶シリコン１１４下のみに存在する構造
のため、図示しないが、その後第一の実施例のように第
三酸化膜、第二コンタクト、ビット線を形成したときに
は、ビット線の浮遊容量が減少する効果がある。
【００１７】
【発明の効果】以上説明したように、本発明において
は、上表面と側表面とを酸化膜で覆ったＬＤＤ構造のト
ランスファゲート上に少なくとも窒化膜と酸化膜との二
層膜を形成した層間膜としたので、拡散層上に第一のコ
ンタクトを形成する際に酸化膜エッチングと窒化膜エッ
チングとを高い選択比で行なうことができ、第一コンタ
クトとトランスファゲートとのマージンが大きく、その
後スタック多結晶シリコンで第一のコンタクト上を覆っ
てもトランスファゲートとスタック多結晶シリコンがシ
ョートする恐れがなく、高歩留まりの半導体装置が製造
できる。
は、上表面と側表面とを酸化膜で覆ったＬＤＤ構造のト
ランスファゲート上に少なくとも窒化膜と酸化膜との二
層膜を形成した層間膜としたので、拡散層上に第一のコ
ンタクトを形成する際に酸化膜エッチングと窒化膜エッ
チングとを高い選択比で行なうことができ、第一コンタ
クトとトランスファゲートとのマージンが大きく、その
後スタック多結晶シリコンで第一のコンタクト上を覆っ
てもトランスファゲートとスタック多結晶シリコンがシ
ョートする恐れがなく、高歩留まりの半導体装置が製造
できる。
【図１】本発明の第一の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図２】本発明の第一の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図３】本発明の第一の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図４】本発明の第一の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図５】本発明の第一の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図６】本発明の第二の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図７】本発明の第二の実施例による半導体装置の製造
方法の工程の一部におけるチップ断面図である。
方法の工程の一部におけるチップ断面図である。
【図８】従来の半導体装置の製造方法の工程の一部にお
けるチップ断面図である。
けるチップ断面図である。
【図９】従来の半導体装置の製造方法の工程の一部にお
けるチップ断面図である。
けるチップ断面図である。
【図１０】従来の半導体装置の製造方法の工程の一部に
おけるチップ断面図である。
おけるチップ断面図である。
【図１１】従来の半導体装置の製造方法の工程の一部に
おけるチップ断面図である。
おけるチップ断面図である。
【図１２】従来の半導体装置の製造方法の工程の一部に
おけるチップ断面図である。
おけるチップ断面図である。
１０１，３０１ Ｐ型シリコン基板 １０２，３０２ ＬＯＣＯＳ酸化膜 １０３，３０３ ゲート酸化膜 １０４，３０４ 第０酸化膜 １０５，３０５ ゲート多結晶シリコン １０６ａ，１０６ｂ，３０６ａ，３０６ｂ ｎ- 拡散
層 １０７，３０７ 第一酸化膜 １０８ａ，１０８ｂ，３０８ａ，３０８ｂ ｎ+ 拡散
層 ３０９ 第二酸化膜 １１０，３１０ レジスト １１１，３１１ 第一コンタクト １１２，３１２ スタック多結晶シリコン １１３，３１３ 容量絶縁膜 １１４，３１４ 容量多結晶シリコン １１５，３１５ 第三酸化膜 １１６，３１６ 第二コンタクト １１７，３１７ ビット線 １２０ 第一層間酸化膜 １２１ 窒化膜 １２２ 第二層間酸化膜
層 １０７，３０７ 第一酸化膜 １０８ａ，１０８ｂ，３０８ａ，３０８ｂ ｎ+ 拡散
層 ３０９ 第二酸化膜 １１０，３１０ レジスト １１１，３１１ 第一コンタクト １１２，３１２ スタック多結晶シリコン １１３，３１３ 容量絶縁膜 １１４，３１４ 容量多結晶シリコン １１５，３１５ 第三酸化膜 １１６，３１６ 第二コンタクト １１７，３１７ ビット線 １２０ 第一層間酸化膜 １２１ 窒化膜 １２２ 第二層間酸化膜
Claims (2)
- 【請求項１】 素子分離領域を有する半導体基板表面の
活性領域上にゲート酸化膜を形成する工程と、 全面に第一の多結晶シリコンと第一の酸化膜を成長する
工程と、 前記素子分離領域上と前記活性領域上とに前記第一の多
結晶シリコンをパターニングして第一のゲート多結晶シ
リコンと第二の多結晶シリコンとを形成する工程と、 第一のイオン注入により前記活性領域表面にｎ- 拡散層
を形成する工程と、 全面に第二の酸化膜を形成した後、異方性エッチングを
行なって前記第一のゲート多結晶シリコンと前記第二の
ゲート多結晶シリコン側表面に前記第二の酸化膜をサイ
ドウォール状に残す工程と、 第二のイオン注入により前記活性領域表面にｎ+ 拡散層
を形成してＬＤＤトランジスタとする工程と、 全面に少なくとも窒化膜と第三の酸化膜とからなる二層
膜を形成する工程と、 前記第一の多結晶シリコンと前記第二のゲート多結晶シ
リコンとの間の前記第三の酸化膜と前記窒化膜を順次エ
ッチングして第一のコンタクトを前記ｎ+ 拡散層上に形
成する工程と、 全面に第二の多結晶シリコンを成長する工程と、 前記第一のコンタクトを覆うように前記第二の多結晶シ
リコンをパターニングする工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第二の多結晶シリコンをパターニン
グ後に、前記第二の多結晶シリコンをマスクして、前記
第三の酸化膜をエッチングする工程を有することを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043327A JPH05243520A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043327A JPH05243520A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243520A true JPH05243520A (ja) | 1993-09-21 |
Family
ID=12660731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043327A Withdrawn JPH05243520A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012083784A (ja) * | 2011-12-26 | 2012-04-26 | Nec Corp | 表示装置及びこれらを用いた機器 |
| US9489903B2 (en) | 2005-11-21 | 2016-11-08 | Nlt Technologies, Ltd. | Data-holding circuit and substrate for a display device |
-
1992
- 1992-02-28 JP JP4043327A patent/JPH05243520A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9489903B2 (en) | 2005-11-21 | 2016-11-08 | Nlt Technologies, Ltd. | Data-holding circuit and substrate for a display device |
| US9947279B2 (en) | 2005-11-21 | 2018-04-17 | Nlt Technologies, Ltd. | Data-holding circuit and substrate for a display device |
| JP2012083784A (ja) * | 2011-12-26 | 2012-04-26 | Nec Corp | 表示装置及びこれらを用いた機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |