JP5159024B2 - 半導体装置 - Google Patents
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Description
なお、基準値を記憶するメモリは、半導体装置の内部と外部のどちらに設けてもよい。
例えば、カウンタ73にリセット信号が0.01秒間に1回入力されるとすると、カウンタ73は0.01秒間に第1のアドレスデータと第2のアドレスデータが何回一致したかをカウントする。
なおカウンタ73は、公知のリセット端子付きカウンタを用いればよい。またリセット信号発生回路74は、クロック信号等の固定周波数の信号を必要な数だけ分周すればよい。
シロキサン系の化合物材料とは、珪素と酸素との結合で骨格構造が構成され置換基に少なくとも水素を含む材料、又は、置換基にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも1種を有する材料が挙げられる。また、層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率(low−k)材料を用いるとよい。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
Claims (1)
- 無線で電力が供給される半導体装置であって、
前記半導体装置は、フレキシブルな第1の保護層と、フレキシブルな第2の保護層と、
前記第1の保護層と前記第2の保護層との間に配置された素子群とを有し、
前記素子群の厚さは5μm以下であり、
前記第1の保護層の厚さは10μm〜200μmであり、
前記第2の保護層の厚さは10μm〜200μmであり、
前記素子群は、前記第1の保護層及び前記第2の保護層と密着され、
前記素子群は、ロジックと、メモリとを有し、
前記ロジックは、第1のトランジスタを有し、
前記メモリは、第2のトランジスタを有し、
前記第1及び第2のトランジスタはそれぞれ、第1のゲート電極及び第2のゲート電極と、前記第1のゲート電極と前記第2のゲート電極の間に設けられた半導体層とを有し、
前記第1のゲート電極には、論理信号を入力することができ、前記第2のゲート電極にはしきい値制御信号を入力することができ、
前記しきい値制御信号は、前記第1及び第2のトランジスタのしきい値電圧を高くすることができる第1の信号と、前記第1及び第2のトランジスタのしきい値電圧を低くすることができる第2の信号とを有し、
前記論理信号によりオフを選択された第1のトランジスタにおいて、前記第1の信号が入力された第1のトランジスタの漏れ電流は、前記第1の信号が入力されないときより小さくなり、
前記論理信号によりオフを選択された第2のトランジスタにおいて、前記第1の信号が入力された第2のトランジスタの漏れ電流は、前記第1の信号が入力されないときより小さくなり、
前記第2の信号が入力された第1のトランジスタは、前記第2の信号が入力されないときより高速に動作し、
前記第2の信号が入力された第2のトランジスタは、前記第2の信号が入力されないときより高速に動作し、
アドレスバスから供給される第1のアドレスデータと、アドレスメモリから供給される第2のアドレスデータとを比較して、一致を表す信号をカウンタに出力する機能を有するアドレスコンパレータを有し、
前記カウンタは、前記第1のアドレスデータと、前記第2のアドレスデータとが一致した回数をカウントする機能を有し、
所定期間内で、前記カウンタからの出力が基準値以下である場合、待機モードである第1のモードと判定され、前記カウンタからの出力が基準値より大きい場合、活性モードである第2のモードと判定され、
前記第1のモードと判定されたとき、前記第1の信号は、前記第1及び第2のトランジスタへ入力され、
前記第2のモードと判定されたとき、前記第2の信号は、前記第1及び第2のトランジスタへ入力されることを特徴とする半導体装置。
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