JP5634590B2 - 半導体装置 - Google Patents

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Description

本発明は、データの送受信が可能な半導体装置に関する。
近年、半導体装置の開発が進められ、ＣＰＵやメモリとして用いられている。そのうち
、消費電力が大きな半導体装置は、必要なバッテリの大型化や、冷却用のファンの必要性
が生じ、電子機器自体が大型化するという問題があった。そこで、高熱伝導性と低弾性を
同時に満足するように、配線基板とパッケージとを接着する構造を有する複合型半導体装
置を提供するものがある（特許文献１参照）。
特開平７−７４２８２号公報
ところで、データの送受信が可能な半導体装置の開発が進められており、このような半
導体装置は、無線タグ、ＲＦＩＤタグなどと呼ばれる。現在実用化されているものは、ア
ンテナと半導体基板を用いて形成された回路（ＩＣチップ）とを有しているものが多い。
ＩＣチップは、複数のトランジスタを有するが、当該複数のトランジスタのしきい値電圧
は全て固定である。
無線タグは、アンテナから電源を供給するため、電源の安定化が難しく、消費電力を極
力抑制することが必要であった。また、無線タグの機能として、記憶媒体からの情報の読
み出しや暗号解析等の複雑な処理が挙げられるが、後者の暗号解析等の複雑な処理を行う
ためには、消費電力が増加するという問題が生じていた。消費電力が増加すると、強力な
電磁波を入力する必要があるため、リーダライタの消費電力の増加、他の装置や人体への
悪影響などの不具合が生じていた。また、無線タグとリーダライタとの通信距離に制約が
生じてしまうことがあった。
上記の実情を鑑み、本発明は、消費電力を極力抑制することで電源の安定化を実現する
半導体装置の提供を課題とする。また本発明は、暗号解析等の複雑な処理を行っても、電
源が不安定にならず、電源の安定化を実現する半導体装置の提供を課題とする。さらに、
強力な電磁波を入力する必要がなく、リーダライタとの通信距離を改善した半導体装置の
提供を課題とする。
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
本発明の半導体装置は、複数のトランジスタを含むロジック部及びメモリ部と、前記ロ
ジック部及び前記メモリ部の一方又は両方の動作頻度を検出する検出部と、前記検出部の
検出結果に基づき、前記ロジック部及び前記メモリ部の一方又は両方にしきい値制御信号
を供給するしきい値制御部と、アンテナとを有する。そして、複数のトランジスタの各々
は、論理信号が入力される第１のゲート電極と、前記しきい値制御信号が入力される第２
のゲート電極と、半導体膜とを有し、前記第２のゲート電極上に前記半導体膜が設けられ
、前記半導体膜上に前記第１のゲート電極が設けられることを特徴とする。
また本発明の半導体装置は、複数のトランジスタが設けられた基板を有することを特徴
とする。又は、複数のトランジスタとアンテナが設けられた基板を有することを特徴とす
る。又は、複数のトランジスタが設けられた基板と、アンテナが設けられた支持体とを有
し、複数のトランジスタとアンテナが接続するように、基板と支持体を固着することを特
徴とする。
また本発明の半導体装置が含む基板は、ガラス基板又は可撓性を有する基板であること
を特徴とする。また、ロジック部は、制御回路、演算回路、入出力回路、電源回路、クロ
ック発生回路、データ復調／変調回路及びインターフェイス回路から選択された複数を有
することを特徴とする。また、検出部は、プログラム、又は前記プログラムを記憶する記
憶媒体であることを特徴とする。
上記構成を有する本発明は、低消費電力化を実現した半導体装置を提供することができ
る。従って、暗号解析等の複雑な処理を行っても、電源が不安定にならず、安定な動作を
実現した半導体装置を提供することができる。また、強力な電磁波を入力する必要がなく
、さらに、リーダライタとの通信距離を改善した半導体装置を提供することができる。
本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の構成を説明する図。 本発明の半導体装置の使用形態を説明する図。 本発明の半導体装置の使用形態を説明する図。 本発明の半導体装置の構成を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いる。
本発明の半導体装置１０は、ロジック部１１、メモリ部１２、検出部１３、しきい値制
御部１４及びアンテナ１５を有する（図１参照）。本発明の半導体装置１０は、非接触で
データを交信する機能を有し、ロジック部１１は、電源回路、クロック発生回路、データ
復調／変調回路、インターフェイス回路、制御回路、演算回路及び入出力回路から選択さ
れた複数である。制御回路、演算回路及び入出力回路の３つの要素は、ＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成する要素である。電源回路は、アンテ
ナ１５から入力された交流信号を基に、半導体装置の内部の各回路に用いられる各種電源
を生成する回路である。クロック発生回路は、アンテナ１５から入力された交流信号を基
に、半導体装置内の各回路に用いられる各種クロックを生成する回路である。データ復調
／変調回路は、リーダライタ１８と交信するデータを復調／変調する機能を有する。アン
テナ１５は、電磁波の送受信を行う機能を有する。リーダライタ１８は、半導体装置との
交信、制御及びそのデータに関する処理を制御する。なお、ロジック部１１は上記構成に
制約されず、様々な構成に成りうるものであり、例えば、電源電圧の補償回路や暗号処理
専用ハードウエアといった他の構成要素を追加した構成であってもよい。また、メモリ部
１２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒ
ｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フューズ式ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、反フューズ式ＰＲＯＭ、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯ
Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）及びフラッシュメモリ等から選択された一つ又は複数に相当す
る。
ロジック部１１とメモリ部１２は複数のトランジスタを含む。複数のトランジスタの各
々は、論理信号が入力される第１のゲート電極と、しきい値制御信号が入力される第２の
ゲート電極を有する。そこで、以下には、第１のゲート電極と第２のゲート電極を有する
トランジスタの構造について説明する（図２（Ａ）（Ｂ）参照）。なお、図面では、複数
のトランジスタの一例として、Ｎ型トランジスタ２１と、Ｐ型トランジスタ２２を例示す
る。
Ｎ型トランジスタ２１、Ｐ型トランジスタ２２は、ガラス、石英、プラスチックなどの
有機樹脂、金属酸化物やシリコンからなる基板２０上に設けられる。Ｎ型トランジスタ２
１は、第１のゲート電極３３と、ソース・ドレイン領域（不純物領域ともよぶ）２６、２
７及びチャネル形成領域３０を含む半導体膜と、第２のゲート電極２３とを含む。Ｐ型ト
ランジスタ２２は、第１のゲート電極３４と、ソース・ドレイン領域２８、２９及びチャ
ネル形成領域３１を含む半導体膜と、第２のゲート電極２４とを含む。第１のゲート電極
３３、３４と半導体膜との間には、第１のゲート絶縁膜３２が設けられる。第２のゲート
電極２３、２４と半導体膜との間には、第２のゲート絶縁膜２５が設けられる。また、基
板２０上には、ソース・ドレイン領域２６〜２９に接続するソース・ドレイン配線３５〜
３７が設けられる。
次に、上記のように、第１のゲート電極と第２のゲート電極を有するトランジスタのド
レイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性について説明する（図２（Ｃ）参照）。曲
線９１はトランジスタの第２のゲート電極に正の電圧を印加した場合の特性を示し、曲線
９２は第２のゲート電極に０Ｖの電圧を印加した場合の特性を示し、曲線９３は第２のゲ
ート電極に負の電圧を印加した場合の特性を示す。
図示するように、第２のゲート電極に正の電圧を印加すると、曲線は左にシフトし、し
きい値電圧が低くなる。一方、第２のゲート電極に負の電圧を印加すると、曲線は右にシ
フトし、しきい値電圧が高くなる。本発明は、この現象を利用し、高速動作が必要な場合
は、第２のゲート電極に正の電圧を印加し、しきい値電圧を低くする。一方、漏れ電流を
低減して、低消費電力化を図る場合は、第２のゲート電極に負の電圧を印加して、しきい
値電圧を高くする。
検出部１３は、ロジック部１１及びメモリ部１２の動作頻度を検出する動作頻度検出手
段と、ロジック部１１及びメモリ部１２の動作モードを判別する判別手段とを有する（図
３参照）。動作頻度検出手段は、一定期間にある命令が何回使用されたかをカウントする
機能を有する。判別手段は、動作頻度検出手段の出力と、メモリに記憶された基準値とを
比較し、動作頻度検出手段の出力が基準値以下であれば、第１のモード（待機モード）と
判別する。逆に、動作頻度検出手段の出力が基準値以上であれば、第２のモード（活性モ
ード）と判別する。検出部１３は、プログラム、又は前記プログラムが記録された記憶媒
体に相当する。
なお、基準値を記憶するメモリは、半導体装置の内部と外部のどちらに設けてもよい。
しきい値制御部１４は、メモリ６３、Ｄ／Ａ変換部６４及びバッファ６５を有する（図
３参照）。メモリ６３は、検出部１３から検出結果のデータを受け取り、当該データを格
納する。Ｄ／Ａ変換部６４は、格納したデータをアナログ電圧に変換する。バッファ６５
は、アナログ電圧をバッファ出力する。バッファ６５はしきい値制御信号を出力する。こ
の際、待機モードと判別したロジック部１１及びメモリ部１２のブロックのトランジスタ
には、しきい値電圧を高くするしきい値制御信号を出力する。同様に、活性モードと判別
したロジック部１１及びメモリ部１２のブロックのトランジスタには、しきい値電圧を低
くするしきい値制御信号を出力する。トランジスタのしきい値電圧を高く設定するしきい
値制御信号を供給すると、待機モードのブロックを構成するトランジスタを確実にオフす
ることができる。従って、漏れ電流を抑制し、低消費電力化を実現する。一方、トランジ
スタのしきい値電圧を低く設定するしきい値制御信号を供給すると、活性モードのブロッ
クを構成するトランジスタの高速動作を実現する。
なお、本発明は、待機モードと活性モードの両方のモードのブロックにしきい値制御信
号を供給するという上記の記載に制約されず、待機モードと活性モードのどちらか一方の
モードのブロックにのみしきい値制御信号を供給してもよい。また、しきい値制御部１４
の構成は、上記構成に制約されない。例えば、ロジック部１１及びメモリ部１２が複数の
ブロックから構成される場合は、ブロック毎に、メモリ６３、Ｄ／Ａ変換部６４及びバッ
ファ６５を設けてもよい。
また、上記の記載は非接触型の半導体装置について説明するものであるが、本発明はこ
れに制約されず、接触型でもよい。
検出部１３が含む動作頻度検出手段と判別手段の構成について、図４を用いて説明する
。動作頻度検出手段は、アドレスコンパレータ７１、アドレスメモリ７２、カウンタ７３
、リセット信号発生回路７４を含む。判別手段は、判別回路７５、判別基準データメモリ
７６を含む。
アドレスコンパレータ７１は、アドレスバス７０とアドレスメモリ７２に接続し、当該
アドレスバス７０から第１のアドレスデータが入力される。アドレスコンパレータ７１は
、第１のアドレスデータと、アドレスメモリ７２から入力された第２のアドレスデータを
比較する。そして、第１のアドレスデータと第２のアドレスデータが一致した場合には、
カウンタ７３に一致を表す信号を出力する。カウンタ７３は、アドレスコンパレータ７１
の出力をカウントする。リセット信号発生回路７４は、カウンタ７３に定期的にリセット
信号を出力する。
例えば、カウンタ７３にリセット信号が０．０１秒間に１回入力されるとすると、カウ
ンタ７３は０．０１秒間に第１のアドレスデータと第２のアドレスデータが何回一致した
かをカウントする。
なおカウンタ７３は、公知のリセット端子付きカウンタを用いればよい。またリセット
信号発生回路７４は、クロック信号等の固定周波数の信号を必要な数だけ分周すればよい
。
判別回路７５は、カウンタ７３の出力と、判別基準データメモリ７６に記憶された基準
値とを比較する。そして、カウンタ７３の出力が、基準値以上であった場合、しきい値電
圧を下げるしきい値制御信号を供給するように、しきい値制御部１４を動作させる。一方
、カウンタ７３の出力が、基準値以下であった場合、しきい値電圧を高くするしきい値制
御信号を供給するように、しきい値制御部１４を動作させる。より詳しくは、カウンタ７
３の出力から、判別基準データメモリ７６に記憶された基準値の値を減算し、差がプラス
から０になった時点、差がマイナスから０になった時点で、しきい値制御部１４を動作さ
せる。また、差が０からマイナスになった時点、０からプラスになった時点でしきい値制
御部１４を動作させる。
なお、カウンタ７３の出力から、判別基準データメモリ７６に記憶された基準値の値を
減算し、差がプラスから０になった時点、差がマイナスから０になった時点では、しきい
値制御部１４は、しきい値電圧を下げるしきい値制御信号を供給するか、しきい値電圧を
高くするしきい値制御信号を供給するか、または、しきい値制御部１４は、しきい値制御
信号の供給を停止する。また、カウンタ７３の出力から、判別基準データメモリ７６に記
憶された基準値の値を減算し、差が０からマイナスになった時点では、しきい値制御部１
４は、しきい値電圧を高くするしきい値制御信号を供給する。また、カウンタ７３の出力
から、判別基準データメモリ７６に記憶された基準値の値を減算し、差が０からプラスに
なった時点では、しきい値制御部１４は、しきい値電圧を低くするしきい値制御信号を供
給する。
次に、アドレスコンパレータ７１の構成について説明する。ここでは、簡単のため、４
ビットの場合を例示する。アドレスバス７０とアドレスメモリ７２の各ビットのアドレス
データは、ＥＸＯＲ回路７７〜８０の入力ノードに入力される。そして、ＥＸＯＲ回路７
７〜８０の出力は、ＮＯＲ回路８１の入力ノードに入力される。ＮＯＲ回路８１の出力ノ
ードは、ラッチ回路８２に接続する。ラッチ回路８２にはラッチパルスが入力され、当該
ラッチパルスにより、オン／オフの切り換え終了後のデータをラッチする。なおラッチ回
路８２は、動作の切り換え時のグリッジを防止するためのもので、必須の構成要素ではな
い。
上記に挙げた本発明の５つの構成要素（ロジック部１１、メモリ部１２、検出部１３、
しきい値制御部１４及びアンテナ１５）のうち、ロジック部１１の詳しい構成について、
ＣＰＵに相当する半導体装置を一例に挙げて、図５を用いて説明する。
ＣＰＵに相当する半導体装置は、タイミングコントロール５１、命令デコーダ５２、レ
ジスタアレイ５３、アドレスロジックアンドバッファ５４、データバスインターフェイス
５５、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）５６、命令レジスタ５７
、検出部１３及びしきい値制御部１４を有する。タイミングコントロール５１は、外部か
らの命令を受け取り、それを内部用の情報に変換して他のブロックに送り出したり、内部
の動作に応じてメモリデータの読み込みや書き込みなどの指示を外部に与えたりする。命
令デコーダ５２は、外部の命令を内部用の命令に変換する。レジスタアレイ５３は、揮発
性メモリであって、データを一時的に保管する。アドレスロジックアンドバッファ５４は
、外部メモリのアドレスを指定する。データバスインターフェイス５５は、外部のメモリ
等にデータを供給したり、外部のメモリのデータを読み込んだりする。ＡＬＵ５６は演算
を行う。命令レジスタ５７は命令を一時的に記憶する。
ロジック部１１は、タイミングコントロール５１、命令デコーダ５２、レジスタアレイ
５３、アドレスロジックアンドバッファ５４、データバスインターフェイス５５、ＡＬＵ
５６及び命令レジスタ５７に相当する。検出部１３は、ロジック部１１が有する各回路と
しきい値制御部１４とに接続する。しきい値制御部１４は、ロジック部１１が有する各回
路と検出部１３とに接続する。
本発明の半導体装置は、非接触でのデータの読み出しと書き込みが可能であることを特
徴としており、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信
を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信す
る電波方式の３つに大別されるが、いずれの方式を用いてもよい。データの伝送に用いる
アンテナ１５は２通りの設け方があり、１つは複数のトランジスタが設けられた基板２０
上にアンテナ１５を設ける場合（図６（Ａ）（Ｃ）参照）、もう１つは複数のトランジス
タが設けられた基板２０上に端子部を設けて、当該端子部に接続するようにアンテナ１５
を設ける場合（図６（Ｂ）（Ｄ）参照）である。ここでは、基板２０上に設けられた複数
のトランジスタを素子群８５と呼ぶ。
前者の構成（図６（Ａ）（Ｃ））の場合、基板２０上に、ロジック部１１等を構成する
素子群８５と、アンテナ１５として機能する導電膜を設ける。図示する構成では、ソース
・ドレイン配線と同じレイヤーにアンテナ１５として機能する導電膜を設けている。しか
しながら、本発明は上記構成に制約されず、第１のゲート電極又は第２のゲート電極と同
じレイヤーにアンテナ１５を設けてもよいし、素子群８５を覆うように絶縁膜を設けて、
当該絶縁膜上にアンテナ１５を設けてもよい。
後者の構成（図６（Ｂ）（Ｄ））の場合、基板２０上に、素子群８５と端子部８６を設
ける。図示する構成では、端子部８６として、素子群８５が含むトランジスタのソース・
ドレイン配線を用いている。そして、端子部８６とアンテナ１５が接続するように、基板
２０と基板（支持体）８４とが固着されている。基板２０と基板８４の間には、導電性粒
子８７と樹脂８８（このような導電性粒子８７と樹脂８８を含むものは異方性導電ペース
トとよばれる）が設けられている。
素子群８５は、大きな面積の基板上に複数形成し、その後、分断することで完成させれ
ば、安価なものを提供することができる。このときに用いる基板としては、石英基板、ガ
ラス基板等が挙げられるが、その面積に制約がないガラス基板を用いることが好適である
。
素子群８５が含む複数のトランジスタは、複数の層に渡って設けられていてもよい。複
数の層に渡る素子群８５を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材
料として、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等
の樹脂材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリ
マーと水溶性共重合体を含む材料、無機材料を用いるとよい。
シロキサン系の化合物材料とは、珪素と酸素との結合で骨格構造が構成され置換基に少
なくとも水素を含む材料、又は、置換基にフッ素、アルキル基、又は芳香族炭化水素のう
ち少なくとも１種を有する材料が挙げられる。また、層間絶縁膜の材料として、層間で発
生する寄生容量の減少を目的として、低誘電率（ｌｏｗ−ｋ）材料を用いるとよい。寄生
容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
素子群８５が含む複数のトランジスタは、非晶質半導体、微結晶半導体、多結晶半導体
、有機半導体等のいずれの半導体を活性層として用いてもよいが、特に、良好な特性のト
ランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により
結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ4／Ｆ2ガス、
ＳｉＨ4／Ｈ2ガスを用いて形成した半導体層や、前記半導体層にレーザ照射を行ったもの
を活性層として用いるとよい。
また、素子群８５が含む複数のトランジスタは、２００度から６００度の温度（好適に
は３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６０
０度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができ
る。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板だけでなく、石英
基板を使用してもよい。
素子群８５が含むトランジスタの活性層（特にチャネル形成領域）には、１×１０19ａ
ｔｏｍｓ／ｃｍ3〜１×１０22ａｔｏｍｓ／ｃｍ3の濃度、好適には１×１０19ａｔｏｍｓ
／ｃｍ3〜５×１０20ａｔｏｍｓ／ｃｍ3の濃度で、水素又はハロゲン元素を添加するとよ
い。そうすると、欠陥が少ないため、クラックが生じにくい活性層を得ることができる。
また、素子群８５が含むトランジスタを包むように、又は素子群８５自身を包むように
、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染
されることがなく、信頼性が向上した素子群８５を提供することができる。なおバリア膜
とは、窒化珪素膜、窒化酸化珪素膜又は酸化窒化珪素膜等である。
また、素子群８５が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ま
しくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５
５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げて
も、クラックが生じにくい素子群８５を提供することができる。
また、素子群８５が含むトランジスタの活性層を構成する結晶は、キャリアの流れる方
向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このよう
な活性層は、連続発振レーザ（ＣＷＬＣ）や、１０ＭＨｚ以上、好ましくは６０〜１００
ＭＨｚで動作するパルスレーザで形成するとよい。
また、素子群８５が含むトランジスタのＳ値（サブスレッシュホールド値）は０．３５
Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ2／Ｖｓ
以上の特性を有するとよい。このような特性は、活性層を、連続発振レーザや、１０ＭＨ
ｚ以上で動作するパルスレーザで形成すれば、実現する。
また、素子群８５は、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以
上（３〜５Ｖにて）の特性を有する。又は、ゲートあたりの周波数特性を１００ｋＨｚ以
上、好適には１ＭＨｚ以上（３〜５Ｖにて）を有する。換言すると、素子群８０は、リン
グオシレータのゲート１段あたりの遅延時間を１μｓｅｃ以下、好適には１００ｎｓｅｃ
以下（３〜５Ｖにて）の特性を有する。
また、素子群８５はガラスや石英からなる基板２０上に設ける。そのまま使用してもよ
いが、より付加価値をつけるために、基板２０上の素子群８５を剥離し（図７（Ａ）参照
）、当該素子群８５を可撓性の基板５９に貼り合わせてもよい（図７（Ｂ）参照）。可撓
性を有する基板２０としては、ポリカーボネート、ポリアリレート、ポリエーテルスルフ
ォン等のプラスチック基板、ポリテトラフルオロエチレンからなる基板又はセラミック基
板等が挙げられる。
基板２０からの素子群８５の剥離は、あらかじめ基板２０と素子群８５との間に剥離層
を設けておいて、剥離層をエッチング剤により除去することで行う方法か、又は、剥離層
をエッチング剤により部分的に除去し、その後、基板２０と素子群８５とを物理的に剥離
する方法を用いればよい。なお、物理的手段によって剥離されるとは、外部からストレス
が与えられて剥離されることを指し、例えば、ノズルから吹き付けられるガスの風圧や超
音波等からストレスを与えられて剥離することである。
また、基板２０からの素子群８５の剥離は、（１）耐熱性の高い基板２０と素子群８５
の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子群８５を
剥離する方法、（２）耐熱性の高い基板２０と素子群８５の間に水素を含む非晶質珪素膜
を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当
該素子群８５を剥離する方法、（３）素子群８５が形成された耐熱性の高い基板２０を機
械的に削除又は溶液やＣｌＦ3、ＣｌＦ2、ＣｌＦ、ＢｒＦ3等のガスによるエッチングで
除去することで、当該素子群８５を切り離す方法等を用いればよい。また、剥離した素子
群８５の基板５９への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂
系接着剤や樹脂添加剤等の接着材を用いればよい。
上記のように、素子群８５を、可撓性を有する第２の基板５９に貼り合わせると、厚さ
が薄く、軽く、落下しても割れにくく、フレキシブルな半導体装置を提供することができ
る（図７（Ｃ）参照）。また、可撓性を有するため、曲面や異形の形状上に貼り合わせる
ことが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発
明の半導体装置の一形態である無線タグ６１を密着して貼り合わせることができる（図７
（Ｄ）参照）。さらに、基板２０を再利用すれば、半導体装置の低コスト化を実現する。
また、可撓性を有する基板５９は、基板２０と比較して安価なために、半導体装置の低コ
スト化を実現する。本実施例は、上記の実施の形態、実施例と自由に組み合わせることが
できる。
本実施例は、剥離プロセスを用いて、フレキシブルな無線タグを構成する場合について
説明する（図１０（Ａ）参照）。無線タグは、フレキシブルな保護層２３０１と、アンテ
ナ２３０４を含むフレキシブルな保護層２３０３と、剥離プロセスにより形成する素子群
２３０２とを有する。保護層２３０３上に形成されたアンテナ２３０４は、素子群２３０
２に電気的に接続する。図示する構成では、アンテナ２３０４は保護層２３０３上にのみ
形成されているが、本発明はこの構成に制約されず、アンテナ２３０４を保護層２３０１
上にも形成してもよい。なお、素子群２３０２と、保護層２３０１、２３０３との間には
、窒化珪素膜等からなるバリア膜を形成するとよい。そうすると、素子群２３０２が汚染
されることなく、信頼性を向上させた無線タグを提供することができる。
アンテナ２３０４は、銀、銅、またはそれらでメッキされた金属であることが望ましい
。素子群２３０２とアンテナ２３０４とは、異方性導電膜を用いてＵＶ処理又は超音波処
理を行うことで接続するが、本発明はこの方法に制約されず、様々な方法を用いることが
できる。
保護層２３０１、２３０３に挟まれた素子群２３０２の厚さは、５μｍ以下、好ましく
は０．１μｍ〜３μｍの厚さを有するように形成するとよい（断面構造を示す図１０（Ｂ
）参照）。また、保護層２３０１、２３０３を重ねたときの厚さをｄとしたとき、保護層
２３０１、２３０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ
／２）±１０μｍとする。また、保護層２３０１、２３０３の厚さは１０μｍ〜２００μ
ｍであることが望ましい。さらに、素子群２３０２の面積は５ｍｍ角（２５ｍｍ2）以下
であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有す
るとよい。
保護層２３０１、２３０３は、有機樹脂材料で形成されているため、折り曲げに対して
強い特性を有する。また、剥離プロセスにより形成した素子群２３０２自体も、単結晶半
導体に比べて、折り曲げに対して強い特性を有する。そして、素子群２３０２と、保護層
２３０１、２３０３とは空隙がないように、密着させることができるため、完成した無線
タグ自体も折り曲げに対して強い特性を有する。このような保護層２３０１、２３０３で
囲われた素子群２３０２は、他の個体物の表面または内部に配置しても良いし、紙の中に
埋め込んでも良い。
剥離プロセスにより形成する素子群を、曲面を有する基板に貼る場合について説明する
（図１０（Ｃ）参照）。図面では、剥離プロセスにより形成する素子群から選択された１
つのトランジスタを図示する。このトランジスタは、電流が流れる方向に直線状である。
換言すると、このトランジスタは、電流が流れる方向と、基板が弧を描く方向が垂直にな
るように配置される。つまり、ドレイン電極２３０５〜ゲート電極２３０７〜ソース電極
２３０６の位置は直線状である。そして、電流が流れる方向と、基板が弧を描く方向は垂
直に配置される。このような配置にすれば、基板が折り曲げられて、弧を描いても、応力
の影響が少なく、素子群が含むトランジスタの特性の変動を抑制することができる。
また、応力を起因とした、トランジスタなどのアクティブ素子の破壊を防止するために
、アクティブ素子の活性領域（シリコンアイランド部分）の面積は、基板全体の面積に対
して、５％〜５０％（好ましくは５〜３０％）にすることが望ましい。ＴＦＴなどのアク
ティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料及び配線材料が主と
して設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上
であることが望ましい。このようにすると、曲げやすく、しかしながら高い集積度を有す
る半導体装置を提供することができる。
本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態で
ある無線タグは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍
類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及
び電子機器等に設けて使用することができる。紙幣、硬貨とは、市場に流通する金銭であ
り、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証
券類とは、小切手、証券、約束手形等を指す（図８（Ａ）参照）。証書類とは、運転免許
証、住民票等を指す（図８（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフ
ト券等を指す（図８（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル
等を指す（図８（Ｄ）参照）。書籍類とは、書物、本等を指す（図８（Ｅ）参照）。記録
媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図８（Ｆ）参照）。身の回り品とは、
鞄、眼鏡等を指す（図８（Ｇ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図
８（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。
保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指
す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、
テレビ受像機（テレビ装置、テレビジョン装置、薄型テレビジョン装置）、携帯電話等を
指す。紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線タグを設けることにより
、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品
、食品類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレン
タル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に無
線タグを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止
することができる。無線タグの設け方としては、物品の表面に貼ったり、物品に埋め込ん
だりするとよい。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら
当該有機樹脂に埋め込んだりするとよい。
このように、物の管理や流通のシステムに応用することで、システムの高機能化を図る
ことができる。例えば、表示部９４を含む携帯端末の側面にリーダライタ９５を設けて、
品物９７の側面に本発明の半導体装置の一形態である無線タグ９６を設ける場合が挙げら
れる（図９（Ａ）参照）。この場合、リーダライタ９５に無線タグ９６をかざすと、表示
部９４に品物９７の原材料や原産地、流通過程の履歴等の情報が表示されるシステムにな
っている。従来であれば、品物９７の情報は、ラベルに記載された情報に限られてしまう
が、無線タグ９６を設けることにより、より多くの情報を得ることができる。また、別の
例として、ベルトコンベアの脇にリーダライタ９５を設ける場合が挙げられる（図９（Ｂ
）参照）。この場合、品物９７の検品を簡単に行うことができる。本実施例は、上記の実
施の形態、実施例と自由に組み合わせることができる。

Claims (3)

  1. 第１のゲート電極と、
    第２のゲート電極と、
    前記第１のゲート電極と前記第２のゲート電極との間の半導体層と、を含むトランジスタを有し、
    前記第１のゲート電極には、しきい値制御信号を入力することができ、
    前記第２のゲート電極には、論理信号を入力することができ、
    前記しきい値制御信号は、前記トランジスタのしきい値電圧を高くすることができる第１の信号と、前記トランジスタのしきい値電圧を低くすることができる第２の信号とを有し、
    前記第１の信号が入力されたトランジスタは、前記第１の信号が入力されていないときより漏れ電流が抑制された状態となり、
    前記第２の信号が入力されたトランジスタは、前記第２の信号が入力されていないときより高速に動作でき、
    前記漏れ電流が抑制された状態のトランジスタは、第１のモードと判定されたものであり、
    前記高速に動作しているトランジスタは、第２のモードと判定されたものであり、
    前記第１のモードと、前記第２のモードとは、アドレスデータを比較することによって判定されることを特徴とする半導体装置。
  2. 請求項１において、
    前記比較されるアドレスデータは、アドレスバスからアドレスコンパレータへ入力される第１のアドレスデータと、アドレスメモリから前記アドレスコンパレータへ入力される第２のアドレスデータとを有することを特徴とする半導体装置。
  3. 第１のゲート電極と、
    第２のゲート電極と、
    前記第１のゲート電極と前記第２のゲート電極との間の半導体層と、を含むトランジスタを有し、
    前記第１のゲート電極には、しきい値制御信号を入力することができ、
    前記第２のゲート電極には、論理信号を入力することができ、
    前記しきい値制御信号は、前記トランジスタのしきい値電圧を高くすることができる第１の信号と、前記トランジスタのしきい値電圧を低くすることができる第２の信号とを有し、
    前記第１の信号が入力されたトランジスタは、前記第１の信号が入力されていないときより漏れ電流が抑制された状態となり、
    前記漏れ電流が抑制された状態のトランジスタは、アドレスデータに基づいて判定されたものであることを特徴とする半導体装置。
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