JP5480480B2

JP5480480B2 - 半導体装置の作製方法

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Publication number: JP5480480B2
Application number: JP2008213562A
Authority: JP
Inventors: 秀和宮入; 慎也笹川; 章広石塚
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-09-03
Filing date: 2008-08-22
Publication date: 2014-04-23
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Description

本発明は、薄膜トランジスタの作製方法に関する。また、当該薄膜トランジスタを有する半導体装置の作製方法に関し、半導体装置としては、特に表示装置が挙げられる。表示装置としては、液晶表示装置及びＥＬ表示装置が挙げられる。

近年、絶縁性表面を有する基板（例えば、ガラス基板）上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。

液晶表示装置等の画像表示装置では、スイッチング素子として、主に非晶質半導体膜又は多結晶半導体膜を用いた薄膜トランジスタが用いられている。

非晶質半導体膜を用いた薄膜トランジスタは、移動度が低い。つまり、電流駆動能力が低い。そのため、非晶質半導体膜を用いた薄膜トランジスタにより保護回路を形成するに際して、十分な静電破壊対策をするにはサイズの大きいトランジスタを形成せざるを得ないため、挟額縁化を阻害してしまうという問題がある。また、サイズの大きいトランジスタを形成することでゲート電極に電気的に接続される走査線と、ソース電極又はドレイン電極に電気的に接続される信号線との間の寄生容量が増大してしまい、消費電力の増大を招くという問題もある。

多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が２桁以上高く、液晶表示装置の画素部とその周辺の駆動回路を同一基板上に形成できる。しかしながら、多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて、半導体膜の結晶化及び不純物の導入（ドーピング）により工程が複雑化する。そのため、歩留まりが低く、コストが高いという問題がある。

多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工し、非晶質半導体膜に対して線状ビームを走査させながら照射して結晶化する技術が知られている。

また、画像表示装置のスイッチング素子としては、非晶質半導体膜を用いた薄膜トランジスタ又は多結晶半導体膜を用いた薄膜トランジスタの他に、微結晶半導体膜を用いた薄膜トランジスタが知られている（例えば、特許文献１乃至４を参照）。

微結晶半導体膜を用いた薄膜トランジスタの作製方法として、ゲート絶縁膜上に非晶質シリコン膜を形成し、該非晶質シリコン膜上に金属膜を形成し、該金属膜にダイオードレーザを照射して、非晶質シリコン膜をマイクロクリスタルシリコン膜に改質する技術が知られている。この作製方法によれば、非晶質シリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換する役割のみを果たし、その後の工程で除去されていた。すなわち、金属膜からの伝導加熱によってのみ非晶質シリコン膜が加熱され、この熱により微結晶シリコン膜を形成する方法であった（例えば、非特許文献１を参照）。
特開平４−２４２７２４号公報特開２００５−４９８３２号公報米国特許第４４０９１３４号米国特許第５５９１９８７号トシアキ・アライ（ＴｏｓｈｉａｋｉＡｒａｉ）他、エス・アイ・ディー０７ダイジェスト（ＳＩＤ０７ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３

本発明は、オフ電流が小さく、電気的特性が良好な薄膜トランジスタの作製方法を提供することを課題とする。

本発明は、バックチャネル部を有する薄膜トランジスタの作製方法であって、該バックチャネル部の形成後に除去したレジストマスクの残渣等を除去するためのエッチング処理を行うことをその要旨とする。

本発明の一は、薄膜トランジスタの作製方法であって、レジストマスクを用いてエッチングを行うことで前記薄膜トランジスタにバックチャネル部を形成し、前記レジストマスクを除去し、前記バックチャネル部の一部をエッチングする薄膜トランジスタの作製方法である。

本発明は、特に逆スタガ型薄膜トランジスタに対して適用すればよい。逆スタガ型薄膜トランジスタでは、バックチャネル部にレジストマスクの残渣が生じることが多いためである。従って、本発明の一は、チャネル形成領域となる部分又はチャネル形成領域と重畳する部分の不純物半導体層のエッチング後に、該被エッチング部に半導体層が露出した状態でドライエッチングを行うことを特徴とする薄膜トランジスタの作製方法である。すなわち、バックチャネル形成後に、レジストマスクを除去し、その後に更なるエッチングを行うことが本発明の特徴の一である。

上記構成の本発明において、半導体層には例えば非晶質半導体層を用いればよい。微結晶半導体層を用いると、より好ましい。微結晶半導体層により形成した薄膜トランジスタはオン電流が高くなる傾向があるためである。しかし、微結晶半導体層の結晶粒の表面は酸化されやすいという問題がある。このため、チャネル形成領域の結晶粒の表面には酸化層が形成されてしまうことが多い。当該酸化層はキャリアの移動の障害となり、薄膜トランジスタの電気的特性を悪化（例えば、移動度が低下）させるという問題がある。

そこで、半導体層として微結晶半導体層を用いる場合には、微結晶半導体層を覆ってバッファ層を設けることが好ましい。バッファ層は非晶質半導体により形成する。微結晶半導体層と、バッファ層に用いる非晶質半導体層とは、同一材料により形成することが好ましい。即ち、半導体層として微結晶半導体層を用いる場合の本発明の作製方法は以下の通りである。

本発明の一は、薄膜トランジスタの作製方法であって、レジストマスクを用いてエッチングを行うことで前記薄膜トランジスタにバックチャネル部を形成し、前記レジストマスクを除去し、前記バックチャネル部の一部をエッチングすることを特徴とする薄膜トランジスタの作製方法である。

本発明の一は、ゲート電極層上にゲート絶縁層、半導体層及び不純物半導体層を形成し、前記不純物半導体層上に第１のレジストマスクを選択的に形成し、前記半導体層及び不純物半導体層をエッチングして前記ゲート電極層と少なくとも一部が重なる島状半導体層を形成し、前記第１のレジストマスクを除去し、前記ゲート絶縁層及び前記島状半導体層上に導電層を形成し、前記導電層上に第２のレジストマスクを選択的に形成し、前記導電層をエッチングすることでソース電極及びドレイン電極層を形成し、前記第２のレジストマスクを残存させた状態で前記島状半導体層の前記不純物半導体層をエッチングすることで前記半導体層の一部を露出させてバックチャネル部を形成し、前記第２のレジストマスクを除去し、前記ソース電極及びドレイン電極層をマスクとして前記バックチャネル部の表層部をエッチングすることを特徴とする薄膜トランジスタの作製方法である。これを第１の作製方法とする。

本発明の一は、ゲート電極層上にゲート絶縁層、半導体層及び不純物半導体層を形成し、前記不純物半導体層上に第１のレジストマスクを選択的に形成し、前記半導体層及び不純物半導体層をエッチングして前記ゲート電極層と少なくとも一部が重なる島状半導体層を形成し、前記第１のレジストマスクを除去し、前記ゲート絶縁層及び前記島状半導体層上に導電層を形成し、前記導電層上に第２のレジストマスクを選択的に形成し、前記導電層をエッチングすることでソース電極及びドレイン電極層を形成し、前記第２のレジストマスクを除去し、前記ソース電極及びドレイン電極層をマスクとして、前記島状半導体層の前記不純物半導体層をエッチングすることで前記半導体層の一部を露出させてバックチャネル部を形成し、前記バックチャネル部の表層部をエッチングすることを特徴とする薄膜トランジスタの作製方法である。

本発明の一は、ゲート電極層上にゲート絶縁層、半導体層、不純物半導体層及び導電層を形成し、前記導電層上に凹部を有する第１のレジストマスクを選択的に形成し、前記半導体層、前記不純物半導体層及び前記導電層をエッチングすることで島状半導体層と、該半導体層上に導電層と、を形成しつつ、前記第１のレジストマスクの凹部を前記導電層に達せしめることで第２のレジストマスクを形成し、前記導電層をエッチングすることでソース電極及びドレイン電極層を形成し、前記島状半導体層の前記不純物半導体層をエッチングすることで前記半導体層の一部を露出させてバックチャネル部を形成し、前記第２のレジストマスクを除去し、前記ソース電極及びドレイン電極層をマスクとして前記バックチャネル部の表層部をエッチングすることを特徴とする薄膜トランジスタの作製方法である。

本発明の一は、ゲート電極層上にゲート絶縁層、半導体層、不純物半導体層及び導電層を形成し、前記導電層上に凹部を有する第１のレジストマスクを選択的に形成し、前記半導体層、前記不純物半導体層及び前記導電層をエッチングすることで島状半導体層と、該半導体層上に導電層と、を形成しつつ、前記第１のレジストマスクの凹部を前記導電層に達せしめることで第２のレジストマスクを形成し、前記導電層をエッチングすることでソース電極及びドレイン電極層を形成し、前記第２のレジストマスクを除去し、前記島状半導体層の前記不純物半導体層をエッチングすることで前記半導体層の一部を露出させてバックチャネル部を形成し、前記ソース電極及びドレイン電極層をマスクとして前記バックチャネル部の表層部をエッチングすることを特徴とする薄膜トランジスタの作製方法である。

上記構成の本発明において、前記バックチャネル部の一部のエッチングは無バイアスで行うことが好ましい。バックチャネル部へのダメージを低減するためである。

上記構成の本発明において、前記バックチャネル部のエッチングは前記バックチャネル部の形成に用いたガスと同じ種類のガスによりおこなうことが好ましい。バックチャネル部の形成に用いたガスと同じ種類のガスにより前記表層部をエッチング（スライトエッチング）すると、スループットを向上させることができる。ここで用いるガスとして、例えば塩素ガスが挙げられる。

上記構成の本発明において、前記バックチャネル部のエッチングはパルス放電により行うことが好ましい。バックチャネル部へのダメージを更に低減するためである。

上記構成の本発明において、前記半導体層は、微結晶半導体層と非晶質半導体層との積層からなり、前記半導体層における前記不純物半導体層と接する側には前記非晶質半導体層が設けられていることが好ましい。このような構造の薄膜トランジスタに対して本発明を適用することで、オフ電流を一段と低いものとすることができ、スイッチング特性を良好なものとすることができる。

上記構成の本発明の作製方法によって作製した薄膜トランジスタが有するソース電極及びドレイン電極層はこれに接続される画素電極層を形成し、該画素電極層は透光性を有する導電性材料により形成される。このように表示装置を作製することにより、表示装置のコントラスト比を高めて、表示特性を良好なものとすることができる。

上記の第１の作製方法により作製された薄膜トランジスタであって、半導体層が微結晶半導体層及び非晶質半導体層からなるものでは、ゲート電極層と、ゲート電極層を覆って設けられたゲート絶縁層と、ゲート絶縁層上に設けられた半導体層と、半導体層上の一部に接して設けられた第１の部分及び前記第１の部分に接して設けられた第２の部分とからなるソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上に接して設けられた前記ソース電極及びドレイン電極と、を有し、前記ソース領域及びドレイン領域と重畳する前記非晶質半導体層は、チャネル形成領域と重畳する前記非晶質半導体層よりも厚く、前記ソース領域及びドレイン領域の第１の部分の側面は前記ソース電極及びドレイン電極と略同一面上に存在し、前記ソース領域及びドレイン領域の第２の部分の側面は前記非晶質半導体層の側面と略同一面上に存在する。

上記の構造、即ち、微結晶半導体層上にバッファ層を設ける逆スタガ構造とすることで、オン電流はチャネル形成領域におけるゲート絶縁層との界面近傍（界面から数十ｎｍ以下の領域）を支配的に流れるのに対し、オフ電流はチャネル形成領域のゲート絶縁層から遠い側の表層（以下、バックチャネル部という。）を支配的に流れる。微結晶半導体は移動度が高いためオン電流を高くすることができ、バッファ層である水素を含む非晶質半導体層は薄膜トランジスタのバックチャネル部に相当し、高抵抗であるため、オフ電流を低減することができる。従って、ゲート絶縁層と接する側に微結晶半導体層を形成し、バックチャネル部に非晶質半導体層を形成し、レジストマスクの除去後に該バックチャネル部をエッチングすることで、オン電流が高く、オフ電流が低い薄膜トランジスタを作製することができる。

また、微結晶半導体層とソース領域及びドレイン領域との間にも、バッファ層を有するとよい。バッファ層は、微結晶半導体層の酸化を防止し、高抵抗な領域として機能する。微結晶半導体層とソース領域及びドレイン領域との間に、窪みが設けられたバッファ層を有するため、移動度が高く、リーク電流が小さく、絶縁耐圧が高い薄膜トランジスタを作製することができる。薄膜トランジスタのソース領域とドレイン領域との間のリーク電流を小さくすることで、オフ電流を小さくすることができる。

本発明において、バッファ層が設けられる場合には、不純物領域をエッチングした後のレジスト剥離及び洗浄後にチャネル形成領域と重畳する領域のバッファ層が露出した状態でドライエッチングを行う。また、バッファ層が設けられることで、微結晶半導体層の酸化を防止し、薄膜トランジスタの電気的特性の劣化を防ぐことができる。

以上のようにバッファ層を設けることで、生産性の高いチャネルエッチ型のプロセスを採用することができる。

なお、本明細書中において、積層膜の各層については、膜と層を特に区別することなく用いることがあるものとする。

なお、本明細書において、成膜によって得られる微結晶半導体層を、成膜した後に微結晶半導体膜層に対してレーザ光を照射し、結晶成長させた層をＬＰＳＡＳ層という。

本発明により、オフ電流が小さい薄膜トランジスタを作製することができる。オフ電流を小さくすることにより、スイッチング特性が良好な薄膜トランジスタを作製することができる。

即ち、電気的特性が良好であり、且つ信頼性の高い薄膜トランジスタを低コストで歩留まりよく作製することができる。また、本発明を適用して作製される薄膜トランジスタは、同一基板上において、素子間の電気的特性のばらつきが小さくなる。

また、ドレイン電圧の変化によるドレイン電流の変化が小さい薄膜トランジスタを作製することができる。

また、薄膜トランジスタのチャネル長が小さい場合でもＶ_ｇ−Ｉ_ｄ曲線の立ち上がりのオフ電流を小さくすることができる。

本発明を適用した薄膜トランジスタは、Ｓ値が小さくスイッチング特性が良好なため、これを表示装置に適用することで、表示装置のコントラスト比を向上させ、消費電力を低減することができる。また、素子間の電気的特性のばらつきが小さいため、表示むらの小さい表示装置とすることができる。

なお、Ｓ値とはソース電極とドレイン電極との間の電流（サブスレッショルド電流）が一桁増加するために必要なゲート電圧であり、Ｓ値が小さいほどゲート電圧に対するサブスレッショルド電流の傾きが大きく、スイッチング特性に優れている。

従って、本発明を適用した薄膜トランジスタを表示装置に適用することで、表示装置の画質を良好にすることができる。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

（実施の形態１）
本実施の形態では、本発明にかかる薄膜トランジスタの作製方法、及びこれにより作製した薄膜トランジスタについて、図面を参照して説明する。

図１は、本発明を適用した薄膜トランジスタの上面図及び断面図の一例を示す。図１に示す薄膜トランジスタは、基板１００上にゲート電極層１０２を有し、ゲート電極層１０２上にゲート絶縁層１０４を有し、ゲート絶縁層１０４上に半導体層１０６を有し、半導体層１０６上にバッファ層１０８を有し、バッファ層１０８上の一部にソース領域及びドレイン領域１１０を有し、ソース領域及びドレイン領域１１０上にソース電極及びドレイン電極層１１２を有し、ソース電極及びドレイン電極層１１２上に絶縁層１１４を有する。各層は所望の形状にパターン形成されている。絶縁層１１４は、保護層として機能する。

なお、本実施の形態における半導体層１０６として、具体的には微結晶半導体層、または成膜後の微結晶半導体層にＬＰ処理（レーザ処理、ＬａｓｅｒＰｒｏｃｅｓｓ。以下「ＬＰ」ともいう。）を行って得られる結晶性半導体層が挙げられるが、これに限定されず、半導体層１０６は結晶性を有していなくてもよい。または、多結晶半導体層に代表される結晶性半導体層であってもよい。

図１に示す薄膜トランジスタにおける、バッファ層１０８上の一部に接して設けられたソース領域及びドレイン領域１１０は、ソース電極及びドレイン電極層１１２に接する第１の部分と、バッファ層１０８に接する第２の部分と、からなる。該ソース領域及びドレイン領域と重畳するバッファ層１０８は、チャネル形成領域と重畳するバッファ層１０８よりも厚く設けられている。更には、図１に示すように、ソース領域及びドレイン領域１１０の第１の部分の（内側の）側面は、ソース電極及びドレイン電極層１１２の側面と略同一面上に存在し、第２の部分の（内側の）側面は、バッファ層１０８の側面と略同一面上に存在する。第１の部分の側面と第２の部分の側面は、同一平面上に存在しないことがある。

なお、図１に示す薄膜トランジスタは液晶表示装置（液晶表示パネル）にマトリクス状に設けられる、画素トランジスタである。薄膜トランジスタのソース電極はソース配線に接続され、ドレイン電極は絶縁層１１４に設けられた開口部１１６を介して画素電極層１１８に接続されている。

なお、ソース電極及びドレイン電極の一方は、少なくとも、ソース電極及びドレイン電極の他方を囲い込んだ形状（Ｕ字型、コの字型又は馬蹄型）となるように形成されている。薄膜トランジスタをＵ字型（コの字型又は馬蹄型）とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、十分なオン電流を確保することができる。また、電気的特性のばらつきを低減することができる。更には、信頼性が向上する。しかし、本発明はこれに限定されず、薄膜トランジスタは必ずしもＵ字型（コの字型又は馬蹄型）でなくともよい。

次に、図１に示す薄膜トランジスタの作製方法について、図面を参照して説明する。なお、微結晶半導体を有するｎ型薄膜トランジスタは、微結晶半導体を有するｐ型薄膜トランジスタよりもキャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、ここでは、ｎ型の薄膜トランジスタの作製方法について説明する。

まず、基板１００上にゲート電極層１０２を形成する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラス等、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いても良い。すなわち、基板１００としては、絶縁性表面を有する基板を用いる。基板１００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよい。

ゲート電極層１０２は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。アルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制されるため、好ましい。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、更に好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。また、単層で形成してもよいし積層で形成してもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅の層上にモリブデン層を積層した二層構造、または銅の層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗を低くすることができ、且つ金属層から半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、または厚さ５０ｎｍのタングステン層と厚さ５００ｎｍのアルミニウムとシリコンの合金層と厚さ３０ｎｍの窒化チタン層とを積層した三層の積層構造としてもよい。また、三層の積層構造とする場合には、第１の導電層のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電層のアルミニウムとシリコンの合金層に代えてアルミニウムとチタンの合金層を用いてもよいし、第３の導電層の窒化チタン層に代えてチタン層を用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的抵抗が低い導電層を形成することができる。

ゲート電極層１０２は、スパッタリング法又は真空蒸着法により基板１００上に導電層を形成し、該導電層上にフォトリソグラフィ法又はインクジェット法によりマスクを形成し、該マスクを用いて導電層をエッチングすることで形成することができる。また、銀、金若しくは銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極層１０２と基板１００との密着性を向上させ、ゲート電極層１０２を構成する材料が下地へと拡散することを防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板１００とゲート電極層１０２との間に設けてもよい。ここでは、基板１００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングし、ゲート電極層１０２を形成する。

なお、ゲート電極層１０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のため、側面をテーパー状に加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。

次に、ゲート電極層１０２を覆ってゲート絶縁層を形成し、該ゲート絶縁層上に微結晶半導体層、非晶質半導体層及び不純物半導体層を順に形成する。なお、少なくとも、ゲート絶縁層、微結晶半導体層及び非晶質半導体層を連続的に成膜することが好ましい。更に好ましくは、不純物半導体層まで連続的に成膜する。少なくとも、ゲート絶縁層、微結晶半導体層及び非晶質半導体層を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素に汚染されることなく、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。

ゲート絶縁層１０４は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコンで形成することができる。また、ゲート絶縁層１０４は、単層で形成しても良いし、これらを積層して形成してもよい。ゲート絶縁層１０４として、窒化シリコン層又は窒化酸化シリコン層と、酸化シリコン層又は酸化窒化シリコン層と、を基板側からこの順に積層して形成することが好ましい。窒化シリコン層及び窒化酸化シリコン層は、基板１００が不純物元素を含む場合に、これらが半導体層１０６に侵入することを防止する効果が高く、特に半導体層１０６が微結晶半導体層である場合には、酸化シリコン層及び酸化窒化シリコン層は、微結晶半導体層との界面特性が良好だからである。または、ゲート絶縁層１０４として、酸化シリコン層又は酸化窒化シリコン層と、窒化シリコン層又は窒化酸化シリコン層と、酸化シリコン層又は酸化窒化シリコン層と、を基板側からこの順に積層して形成してもよい。また、ゲート絶縁層１０４として、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で形成してもよい。更には、周波数が１ＧＨｚのマイクロ波プラズマＣＶＤ法を用いて、ゲート絶縁層１０４を形成することが好ましい。マイクロ波プラズマＣＶＤ法で形成した酸化窒化シリコン層及び窒化酸化シリコン層は、膜質が緻密なため絶縁耐圧が高く、薄膜トランジスタの信頼性を高めることができる。

ゲート絶縁層１０４は、好ましくは、窒化酸化シリコン層上に酸化窒化シリコン層を積層して形成し、二層構造とする。ゲート絶縁層１０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。窒化酸化シリコン層を用いると、基板１００に含まれるアルカリ金属等の半導体層１０６への混入を防止することができる。また、酸化窒化シリコン層を用いることで、ゲート電極層１０２にアルミニウムを用いた場合に生じうるヒロックを防止し、更には、ゲート電極層１０２の酸化を防止することができる。

なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の濃度範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、酸素が１５〜３０原子％、窒素が２０〜３５原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の濃度範囲で含まれるものをいう。

半導体層１０６が、微結晶半導体層に対してＬＰ処理を行って形成される層である場合には、ゲート絶縁層１０４を形成した後、微結晶半導体層の形成前に微結晶半導体層の密着性向上及びレーザ処理による酸化を防止するための層をゲート絶縁層１０４上に形成することが好ましい。このような酸化を防止するための層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。半導体層１０６が、微結晶半導体層に対してＬＰ処理を行って形成される層である場合には、この処理により、この上に形成される半導体層１０６の密着性を向上させ、ＬＰ時の酸化を防止することができる。

半導体層１０６は、薄膜トランジスタのチャネル形成領域として機能する。半導体層１０６が、微結晶半導体層である場合には、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体材料を含む微結晶半導体層を形成する。更には、これに対してＬＰ処理を行うことで電気的特性を向上させることができる。

ここで、微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであるとよく、その粒径を数ｎｍ以上２０ｎｍ以下として非晶質半導体中に分散させて存在せしめることが可能であるとよい。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．６ｃｍ^−１よりも低波数側に、シフトしている。即ち、４８１ｃｍ^−１以上５２０．６ｃｍ^−１以下の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するために、水素又はハロゲンを少なくとも１原子％又はそれ以上含ませることが好ましい。このような微結晶半導体層に関する記述は、例えば、特許文献３で開示されている。

なお、ラマンスペクトルのピークの半値幅を用いることで、微結晶半導体層に含まれる結晶粒の粒径を算出することが可能である。しかし、実際に微結晶半導体層に含まれる結晶粒は、丸い形状ではないと考えられる。

なお、本発明に用いる微結晶半導体層の好ましい形態としては、ゲート絶縁層上に微結晶シリコン（Ｓｅｍｉ−ＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏｎ。以下、「ＳＡＳ」ともいう。）層を堆積することで形成し、この層の表面側からレーザ光を照射することにより形成されるＬＰＳＡＳ層が挙げられる。以下に、このＬＰＳＡＳ層について説明する。

上記のレーザ光は、非晶質シリコン層とゲート絶縁層の界面にまで作用させることができる。それにより、非晶質シリコン層の表面側における結晶を核として、該表面からゲート絶縁層の界面に向けて結晶成長が進み、略柱状の結晶が成長する。ＬＰ処理による結晶成長は結晶粒径を拡大させるものではなく、層の厚さ方向における結晶性を改善するものである。

上記のＬＰ処理は矩形長尺状に集光（線状レーザビームに成形）することで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の非晶質シリコン層を１回のレーザビームスキャンで処理することにより行うことができる。この場合、線状のレーザビームを重ね合わせる割合（オーバーラップ率）を０〜９８％、好ましくは８５〜９５％として行うとよい。これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。ただし、レーザビームの形状は線状に限定されず、面状であってもよい。また、本ＬＰ処理はガラス基板のサイズに限定されず、様々なサイズの基板を用いることができる。ＬＰ処理を行うことで、微結晶半導体層とゲート絶縁層との界面近傍の領域の結晶性が改善され、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる効果を奏する。

上記した成長によれば、従来の低温ポリシリコンに生じていた表面の凹凸（リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後のシリコン表面は高い平滑性が保たれる。なお、低温ポリシリコンであっても、ゲート電極が半導体層の直下に存在する場合には、該半導体層にはリッジが形成されないことが多い。

本実施の形態におけるように、成膜後の非晶質シリコン層に直接的にレーザ光を作用させて得られる結晶性のシリコン層は、従来における堆積されたままの微結晶シリコン層、または伝導加熱により改質された微結晶シリコン層（非特許文献１におけるもの）とは、その成長メカニズム及び形成される層の性質が異なる。しかし、本発明はこれに限定されない。つまり、非特許文献１等における微結晶シリコンを有する薄膜トランジスタであっても、本発明を適用することができる。

また、微結晶半導体層中のキャリア移動度は、概ね１ｃｍ^２／Ｖ・ｓｅｃ以上２０ｃｍ^２／Ｖ・ｓｅｃ以下であり、非晶質半導体層を用いた薄膜トランジスタの移動度の約２倍以上２０倍以下である。そのため、微結晶半導体層により形成される薄膜トランジスタでは、非晶質半導体により形成される薄膜トランジスタと比較し、横軸がゲート電圧であり、縦軸がドレイン電流である、電流−電圧特性を示す曲線の立ち上がり部分の傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位に対するゲート電極の電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、微結晶半導体層をチャネル形成領域に用いた薄膜トランジスタは、オン電流が高く、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として、チャネル形成領域が微結晶半導体層により形成される薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することができる。また、駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。

微結晶半導体層は、周波数が数十ＭＨｚ以上数百ＭＨｚ以下の高周波プラズマＣＶＤ法または、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法を用いて、基板上に直接形成することができる。代表的には、ＳｉＨ_４又はＳｉ_２Ｈ_６等の水素化シリコンを水素で希釈して用いることができる。また、水素化シリコンと水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一又は複数種の希ガス元素で希釈して形成することもできる。希釈は、水素化シリコンに対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍程度とする。なお、水素化シリコンの代わりに、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４又はＳｉＦ_４等を用いることもできる。また、周波数が１ＧＨｚ以上のマイクロ波プラズマ法により形成した層は電子密度が高く、原料ガスである水素化シリコンの解離が容易となる。このため、周波数が数十ＭＨｚ以上数百ＭＨｚ以下の高周波プラズマＣＶＤ法を用いた場合と比較して、微結晶半導体層の作製が容易であり、成膜速度を高めることができ、生産性を向上させることができる。

また、微結晶半導体層は、価電子制御を目的とした不純物元素を添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体層には、ｐ型を付与する不純物元素を成膜と同時に、または成膜した後に添加し、閾値電圧Ｖ_ｔｈを制御することができる。ｐ型を付与する不純物元素としては、代表的にはボロンがあり、Ｂ_２Ｈ_６、ＢＦ_３等の不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させることで形成すると良い。そして、微結晶半導体層におけるボロンの濃度を、例えば１×１０^１４〜６×１０^１６ａｔｏｍｓ／ｃｍ^３とすると良い。

また、微結晶半導体層の酸素濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、窒素及び炭素の濃度は５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。微結晶半導体層に混入しうる酸素、窒素及び炭素の濃度を低減することで、微結晶半導体層のチャネル形成領域がｎ型半導体になることを防止することができる。また、これらの元素の濃度が素子間でばらつくと、閾値電圧Ｖ_ｔｈにばらつきが生じる。そのため、これらの濃度を極力低減することで、基板上に設けられた素子の閾値電圧Ｖ_ｔｈのばらつきを少なくすることができる。

半導体層１０６が微結晶半導体層である場合には、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。微結晶半導体層の厚さを２ｎｍ以上６０ｎｍ以下とすることで、薄膜トランジスタを完全空乏型にすることができる。また、微結晶半導体層の成膜速度は、非晶質半導体層の成膜速度の１／１０〜１／１００と遅いため、薄く形成し、スループットを向上させることが好ましい。

なお、半導体層１０６の表面に、非晶質半導体層、または水素、窒素又はハロゲンを含む非晶質半導体層を形成することで、半導体層１０６に含まれる結晶粒の表面の自然酸化を防止することができる。

しかし、微結晶半導体層及びＬＰＳＡＳ層は、オフ電流が高いという問題もある。

そこで、半導体層１０６を覆ってバッファ層１０８を形成するとよい。バッファ層１０８を設ける場合には、半導体層１０６の表面に、結晶粒の自然酸化を防止する層を形成しなくとも結晶粒の表面の自然酸化を防止することができる。

バッファ層１０８は、半導体層１０６と同じ材料を用いて、非晶質半導体層を形成し、エッチングしてパターンを形成することにより形成することができる。非晶質半導体層がシリコンにより形成される場合には、ＳｉＨ_４、Ｓｉ_２Ｈ_６などの水素化シリコンにより、プラズマＣＶＤ法を用いて形成することができる。また、上記の水素化シリコンに、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素により希釈して用いることで、非晶質半導体層を形成することができる。水素化シリコンの流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いると、水素を含む非晶質半導体層を形成することができる。また、上記の水素化シリコンと、窒素又はアンモニアとの混合ガスを用いることで、窒素を含む非晶質半導体層をも形成することができる。また、上記の水素化シリコンに、フッ素、塩素、臭素又はヨウ素を含む気体（Ｆ_２、Ｃｌ_２、Ｂｒ_２、Ｉ_２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いると、フッ素、塩素、臭素又はヨウ素を含む非晶質半導体層を形成することができる。なお、水素化シリコンの代わりに、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いることができる。なお、この非晶質半導体層の厚さは、１００ｎｍ以上５００ｎｍ以下とし、好ましくは１５０ｎｍ以上４００ｎｍ以下とし、更に好ましくは２００ｎｍ以上３００ｎｍ以下とする。

また、バッファ層１０８は、ターゲットとして非晶質半導体を用いて、水素又は希ガス中でスパッタリングすることにより形成した、非晶質半導体層であってもよい。このとき、アンモニア、窒素又は一酸化二窒素を雰囲気中に含ませると、窒素を含む非晶質半導体層を形成することができる。また、雰囲気中にフッ素、塩素、臭素又はヨウ素を含む気体（Ｆ_２、Ｃｌ_２、Ｂｒ_２、Ｉ_２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素又はヨウ素を含む非晶質半導体層を形成することができる。

また、バッファ層１０８として、半導体層１０６の表面にプラズマＣＶＤ法又はスパッタリング法により非晶質半導体層を形成した後に、非晶質半導体層の表面を水素プラズマ、窒素プラズマ又はハロゲンプラズマにより処理して、非晶質半導体層の表面を水素化、窒素化又はハロゲン化してもよい。または、非晶質半導体層の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ又はクリプトンプラズマ等でプラズマ処理してもよい。

バッファ層１０８は、非晶質半導体層により形成するが、この非晶質半導体層は結晶粒を含まないことが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法又はマイクロ波プラズマＣＶＤ法により形成する場合には、結晶粒を含まない非晶質半導体層となるように成膜する。

なお、バッファ層１０８の形成時には、リンやボロン等の一導電型を付与する不純物元素が含まれないように注意を要する。特に、閾値電圧を制御するために半導体層１０６に添加されたボロン、またはソース領域及びドレイン領域１１０に含まれるリンがバッファ層１０８に混入しないことが好ましい。例えば、半導体層１０６がボロンを含み、且つバッファ層１０８がリンを含む場合には、半導体層１０６とバッファ層１０８との間にＰＮ接合が形成されてしまう。また、バッファ層１０８がボロンを含み、且つソース領域及びドレイン領域１１０がリンを含む場合には、バッファ層１０８とソース領域及びドレイン領域１１０との間にＰＮ接合が形成されてしまう。または、バッファ層１０８に、ボロンとリンの双方が混入することで、再結合中心が生じ、リーク電流を生じる原因となる。バッファ層１０８がこれらの不純物元素を含まないことで、リーク電流を低減することができる。また、ソース領域及びドレイン領域１１０と半導体層１０６との間に、リン及びボロン等の不純物元素を含まないバッファ層１０８を有することで、チャネル形成領域となる半導体層１０６、及びソース領域及びドレイン領域１１０に不純物元素が侵入することを防止できる。

また、バッファ層１０８は、水素、窒素若しくはハロゲンを含む非晶質半導体により形成するとよい。非晶質半導体のエネルギーギャップは微結晶半導体に比べて大きく（非晶質半導体のエネルギーギャップは１．６ｅＶ以上１．８ｅＶ以下であり、微結晶半導体のエネルギーギャップは１．１ｅＶ以上１．５ｅＶ以下である。）、電気的抵抗が高く、移動度が低い（微結晶半導体の１／５〜１／１０である）。このため、形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域１１０と半導体層１０６との間に形成されるバッファ層１０８は高抵抗な領域として機能し、半導体層１０６がチャネル形成領域として機能することが好ましい。このため、薄膜トランジスタのオフ電流を低減することができる。このような薄膜トランジスタを液晶表示装置のスイッチング素子として用いた場合には、液晶表示装置のコントラストを向上させることができる。

半導体層１０６が酸化されると、当該薄膜トランジスタの移動度が低下し、サブスレッショルドホールド値が増大するため、薄膜トランジスタの電気的特性が悪化する。バッファ層１０８が、半導体層１０６の表面を覆うように形成されることで、微結晶半導体層が有する結晶粒（特に、表面）の酸化を防止することができ、薄膜トランジスタの電気的特性の悪化を低減することができる。バッファ層１０８の窪み（半導体層１０６のチャネル形成領域と重畳する部分）に水素及びフッ素のいずれか又は双方が含まれると、酸素がバッファ層１０８を通過することを効果的に防止し、半導体層１０６の酸化を防止する効果を更に高めることができる。

ソース領域及びドレイン領域１１０は、不純物半導体層を形成し、この不純物半導体層を後にエッチングすることで形成することができる。ｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すれば良く、水素化シリコンにＰＨ_３等のｎ型を付与する不純物元素を含む気体を加えて形成することができる。また、ｐ型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化シリコンにＢ_２Ｈ_６等のｐ型を付与する不純物元素を含む気体を加えれば良い。ソース領域及びドレイン領域１１０は、微結晶半導体又は非晶質半導体により形成することができる。ソース領域及びドレイン領域１１０は２ｎｍ以上６０ｎｍ以下の厚さで形成する。つまり、半導体層１０６と同程度の厚さとするとよい。ソース領域及びドレイン領域１１０を薄くすると、スループットを向上させることができる。

本発明では、上述したように、ゲート絶縁層から不純物半導体層までを連続成膜することが好ましい。ここで、これらの層を連続成膜することが可能なマイクロ波プラズマＣＶＤ装置について、図５を参照して説明する。図５はマイクロ波プラズマＣＶＤ装置の上断面を示す模式図であり、中央に示される共通室２１０の周りには、ロード室２００、アンロード室２０５、及び第１の反応室２０１〜第４の反応室２０４を備えた構成である。共通室２１０と各室の間にはゲートバルブ２１２〜２１７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基板２２０はロード室２００、アンロード室２０５のカセット２１８及びカセット２１９に装填され、共通室２１０の搬送手段２１１により第１の反応室２０１〜第４の反応室２０４へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、異なる種類の複数の層を大気に触れさせることなく、連続して形成することができる。

第１の反応室２０１〜第４の反応室２０４のそれぞれにおいて、ゲート絶縁層から不純物半導体層を積層して形成する。この場合は、原料ガスの切り替えにより、異なる種類の複数の層を連続的に積層して成膜することができる。この場合、ゲート絶縁層を形成した後、反応室内にシラン等の水素化シリコンを導入し、残留酸素及び水素化シリコンを反応させて、反応物を反応室外に排出し、反応室内の残留酸素濃度を低減させることができる。この結果、半導体層１０６に含まれる酸素の濃度を低減することができる。また、半導体層１０６に含まれる結晶粒の酸化を防止することができる。

または、第１の反応室２０１及び第３の反応室２０３で絶縁層、微結晶半導体層及び非晶質半導体層を成膜し、第２の反応室２０２及び第４の反応室２０４でソース領域及びドレイン領域１１０を形成する。ソース領域及びドレイン領域１１０のみを単独で成膜することにより、チャンバーに残存する一導電型を付与する不純物元素が他の層に混入することを防止できる。

図５のように、複数のチャンバーが接続されたマイクロ波プラズマＣＶＤ装置を用いることで、ゲート絶縁層から不純物半導体層までを連続的に成膜することができ、量産性（生産性）を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室を用いることで成膜処理が可能となり、成膜のタクトを向上させることができる。また、大気中に浮遊する汚染源となりうる不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタの電気的特性のばらつきを低減することができる。

また、第１の反応室２０１で絶縁層を形成し、第２の反応室２０２で微結晶半導体層及び非晶質半導体層を形成し、第３の反応室２０３でソース領域及びドレイン領域１１０を形成するとよい。また、微結晶半導体層は成膜速度が遅いため、複数の反応室を用いて微結晶半導体層を成膜してもよい。例えば、第１の反応室２０１でゲート絶縁層を形成し、第２の反応室２０２及び第３の反応室２０３で微結晶半導体層を形成し、第４の反応室２０４で非晶質半導体層を形成し、第５の反応室（図示しない）で不純物半導体層を形成してもよい。このように、複数の反応室を用いて同時に微結晶半導体層を成膜することで、薄膜トランジスタ作製のスループットを向上させることができる。このとき、各反応室の内壁を、成膜する種類の膜でコーティングすることが好ましい。

図５に示す構成のマイクロ波プラズマＣＶＤ装置を用いることで、各反応室で組成の類似する複数種の層又は一種類の層を成膜することが可能であり、且つ大気に曝すことなく連続成膜することができる。そのため、既に成膜した層の残留物及び大気に浮遊する不純物元素に界面が汚染されることなく、積層膜を形成することができる。

なお、図５に示すマイクロ波プラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けられているが、これらを一つに統合し、ロード／アンロード室としてもよい。また、マイクロ波プラズマＣＶＤ装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。

次に、成膜処理について具体的に説明する。成膜処理は、その目的に応じて、ガス供給部から供給するガスを選択して行う。

ここでは、ゲート絶縁層１０４が積層して二層構造で形成されている場合を示す。ゲート絶縁層１０４として、酸化窒化シリコン層を形成し、該酸化窒化シリコン層上に窒化酸化シリコン層を形成する方法を一例としてあげる。

まず、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカルでクリーニングする。なお、フッ素ラジカルの導入は、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素又はフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで行う。フッ素ラジカルの導入により、反応室内をクリーニングすることができる。

フッ素ラジカルでクリーニングした後に反応室内部に水素を大量に導入することで、反応室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。このため、後に反応室の内壁に成膜する保護層へのフッ素の混入量を減らすことが可能であり、保護層の厚さを薄くすることが可能である。

次に、反応室の処理容器の内壁等の表面に保護層として酸化窒化シリコン層を堆積する。ここでは、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種以上のガスを導入する。更には、上記の希ガスに加えて水素を導入する。プラズマ着火用のガスとしてはヘリウムガスを用いることが特に好ましく、更にはヘリウムと水素の混合ガスを用いることがより好ましい。

ヘリウムのイオン化エネルギーは２４．５ｅＶと高いが、約２０ｅＶに準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、放電開始電圧が低く、放電を維持しやすい。よって、生成したプラズマを均一に維持することが可能であり、省電力化が可能である。

また、プラズマ着火用のガスとして、更には酸素ガスを導入してもよい。希ガスと共に、酸素ガスを処理容器内に導入することで、プラズマの着火を容易にすることができる。

次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から処理容器内に導入する。具体的には、原料ガスとして、シラン、一酸化二窒素及びアンモニアを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護層として窒化酸化シリコン層を形成する。なお、原料ガスとして、アンモニアの代わりに窒素を導入しても良い。保護層の厚さは５００〜２０００ｎｍとなるように形成する。

次に、原料ガスの供給を停止し、処理容器内の圧力を低下させ、マイクロ波発生装置の電源をオフにした後、処理容器内の支持台上に基板を導入する。

次に、上記の保護層と同様の工程により、基板上にゲート絶縁層１０４として酸化窒化シリコン層を堆積させる。

酸化窒化シリコン層を所望の厚さまで堆積した後に原料ガスの供給を停止し、処理容器内の圧力を低下させることで、マイクロ波発生装置の電源をオフにする。

次に、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種以上と、原料ガスである一酸化二窒素、希ガス及びシランを導入する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力を５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から処理容器内に導入し、基板の窒化酸化シリコン層上に酸化窒化シリコン層を形成する。次に、原料ガスの供給を停止し、処理容器内の圧力を低下させ、マイクロ波発生装置の電源をオフにして、成膜プロセスを終了する。

以上の工程により、反応室内壁の保護層を窒化酸化シリコン層とし、基板上に窒化酸化シリコン層と酸化窒化シリコン層とを連続的に成膜することで、上層側の酸化窒化シリコン層中への不純物元素の混入を低減することができる。マイクロ波を発生させることが可能な電源装置を用いたマイクロ波プラズマＣＶＤ法を用いてこれらの層を成膜すると、プラズマ密度が高くなり緻密な膜が形成される。そのため、絶縁耐圧の高い膜を形成することができる。この膜を薄膜トランジスタのゲート絶縁層として用いると、該薄膜トランジスタの閾値電圧のばらつきを低減することができる。また、ＢＴ（ＢｉａｓＴｅｍｐｅｒａｔｕｒｅ）試験において発生する不良の数を低減することができ、歩留まりが向上する。また、静電気に対する耐性が高まり、高い電圧が印加されても破壊されにくい薄膜トランジスタを作製することができる。また、経時破壊の少ない薄膜トランジスタを作製することができる。また、ホットキャリアダメージの少ないトランジスタを作製することができる。

また、ゲート絶縁層１０４が、マイクロ波プラズマＣＶＤ装置により形成した酸化窒化シリコン層の単層である場合、上記の保護層の形成方法及び酸化窒化シリコン層の形成方法を用いる。特に、シランに対する一酸化二窒素の流量比を１００倍以上３００倍以下、好ましくは１５０倍以上２５０倍以下とすると、絶縁耐圧の高い酸化窒化シリコン層を形成することができる。

次に、マイクロ波プラズマＣＶＤ法により形成される微結晶半導体層と、バッファ層として機能する非晶質半導体層とを連続して成膜する処理方法について説明する。まず、上記の絶縁層の形成と同様に、反応室内をクリーニングする。次に、処理容器内に保護層としてシリコン層を堆積する。シリコン層としては非晶質シリコン層を概ね０．２μｍ以上０．４μｍ以下の厚さで形成するとよい。ここでは、処理容器内の圧力を１Ｐａ以上２００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下とし、プラズマ着火用のガスとして、ヘリウム、アルゴン、キセノン及びクリプトン等の希ガスのいずれか一種以上を導入する。なお、希ガスと共に水素を導入してもよい。

次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力を５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させる。次に、原料ガスをガス管から処理容器内に導入する。原料ガスとして、具体的には、水素化シリコンガスと水素ガスを導入することで、処理容器の内壁、ガス管、誘電体板、及び支持台表面上に保護層として微結晶シリコン層を形成する。また、水素化シリコンガスと水素ガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈して微結晶半導体層を形成することができる。ここで、水素化シリコンに対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍程度とする。また、このときの保護層の厚さは５００ｎｍ以上２０００ｎｍ以下とする。なお、マイクロ波発生装置の電源をオンにする前に、処理容器内に上記の希ガスの他、水素化シリコンガスと水素ガスを導入してもよい。

また、水素化シリコンガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈して、保護層としての非晶質半導体層を形成することができる。

次に、上記のように基板上に形成された、ゲート絶縁層１０４の表面を水素プラズマ処理するとよい。微結晶半導体層を形成する前に水素プラズマ処理することにより、ゲート絶縁層１０４と半導体層１０６との界面における格子歪を低減することが可能であり、ゲート絶縁層１０４と半導体層１０６との界面特性を向上させることができ、形成される薄膜トランジスタの電気的特性を向上させることができる。

また、上記の水素プラズマ処理において、反応容器内に形成された保護層である非晶質シリコン層をも水素プラズマ処理することにより、保護層がエッチングされ、ゲート絶縁層１０４の表面に微少量のシリコンが堆積する。この、微少量のシリコンが結晶成長の核となり、微結晶半導体層が堆積する。この結果、ゲート絶縁層１０４と半導体層１０６との界面における格子歪を低減することが可能であり、ゲート絶縁層１０４と半導体層１０６との界面特性を向上させることができる。そのため、形成される薄膜トランジスタの電気的特性を向上させることができる。

次に、上記の保護層の形成と同様に、基板上に微結晶半導体材料を堆積させる。微結晶半導体層の厚さは２ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。なお、微結晶半導体としては微結晶シリコンを用いる。

なお、微結晶シリコン層は、当該層の下方から上方に向かって結晶成長し、針状結晶を形成する。結晶面が大きくなるように結晶成長するからである。しかし、このように結晶成長する場合であっても、微結晶シリコン層の成膜速度は、非晶質シリコン層の成膜速度の１％以上１０％以下程度である。そのため、スループットを向上させるためには、微結晶シリコン層を薄く形成することが好ましい。

微結晶シリコン層が所望の厚さまで堆積した後、原料ガスの供給を停止し、処理容器内の圧力を低下させ、マイクロ波発生装置の電源をオフにして、微結晶シリコン層の成膜プロセスを終了する。

次に、微結晶シリコン層に対して表面側からレーザ光を照射する。

本発明における微結晶シリコン層の形成では、ゲート絶縁層上に微結晶シリコン層を堆積後、微結晶シリコン層の表面側からレーザ光を照射する。

上記のレーザ光は微結晶シリコン層とゲート絶縁層の界面にまで作用させることができる。それにより、微結晶シリコン層の表面側に存在する結晶を核として、該表面からゲート絶縁層の界面に向けて結晶成長が進み、略柱状の結晶が成長する。ＬＰ処理による結晶成長は結晶粒径を拡大させるものではなく、層の厚さ方向における結晶性を改善するものであるといえる。

上記のＬＰ処理は矩形長尺状に集光（線状レーザビームに成形）することで、例えば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶シリコン層をレーザビームの１回のスキャンで処理することにより行うことができる。この場合、線状レーザビームを重ね合わせる割合（オーバーラップ率）を０〜９８％、好ましくは８５〜９５％として行うとよい。このようにスキャンすることにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。ただし、レーザビームの形状は線状に限定されるものではなく面状としても同様に処理することができる。また、このＬＰ処理はガラス基板のサイズに限定されず、様々なサイズの基板を用いることができる。ＬＰ処理を行うことで、微結晶シリコン層とゲート絶縁層との界面近傍の領域の結晶性が改善され、特にボトムゲート構造を有するトランジスタの電気的特性を向上させることができる。

このような成長によれば、従来の低温ポリシリコンに生じていた表面の凹凸（リッジと呼ばれる凸状体）は形成されず、ＬＰ処理後のシリコン表面においては高い平滑性が保たれる。

従って、成膜後の非晶質シリコン層に、直接的にレーザ光を作用させて得られるＬＰＳＡＳ層は、従来における堆積されたのみの微結晶シリコン層及び堆積後に伝導加熱により改質された微結晶シリコン層（非特許文献１を参照。）とは、その成長メカニズム及び形成される層の性質が明らかに異なることになる。ただし、これは本発明の一形態に過ぎず、ＬＰ処理を行わずして形成した微結晶半導体層であってもよいことは、上記した通りである。

ＬＰＳＡＳ層を形成した後、プラズマＣＶＤ法により非晶質半導体層を２８０℃以上４００℃以下の温度で成膜する。ＬＰＳＡＳ層上に水素を含む非晶質半導体層を堆積することにより、ＬＰＳＡＳ層に水素を拡散させてダングリングボンドの終端をすることが可能である。

次に、処理容器内の圧力を下げて原料ガスの流量を調整する。具体的には、水素ガスの流量を微結晶半導体層の成膜条件より大幅に低減する。代表的には、水素化シリコンの流量の１倍以上２００倍以下、好ましくは１倍以上１００倍以下、より好ましくは１倍以上５０倍以下の流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化シリコンガスを導入してもよい。このように水素化シリコンに対する水素の流量を低下させることにより、バッファ層として形成される非晶質半導体層の成膜速度を向上させることができる。または、水素化シリコンガスを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈する。次に、マイクロ波発生装置の電源をオンにし、マイクロ波発生装置の出力は５００Ｗ以上６０００Ｗ以下、好ましくは４０００Ｗ以上６０００Ｗ以下としてプラズマを発生させることで、非晶質半導体層を形成することができる。非晶質半導体層の成膜速度は微結晶半導体層に比べて高いため、処理容器内の圧力を低く設定することができる。このときの非晶質半導体層の厚さは１００ｎｍ以上４００ｎｍ以下とするとよい。

非晶質半導体層を所望の厚さまで堆積した後に、原料ガスの供給を停止し、処理容器内の圧力を低下し、マイクロ波発生装置の電源をオフにして、非晶質半導体層の成膜プロセスを終了する。

なお、半導体層１０６及びバッファ層１０８となる非晶質半導体層をプラズマが着火した状態で形成してもよい。具体的には水素化シリコンに対する水素の流量比を徐々に低減させて半導体層１０６及びバッファ層１０８となる非晶質半導体層を積層して形成する。このような手法によることで、半導体層１０６とバッファ層１０８との界面に不純物を堆積させずして歪の少ない界面を形成することが可能であり、後に形成される薄膜トランジスタの電気的特性を向上させることができる。

なお、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置で生成されたプラズマは電子密度が高く、原料ガスから多くのラジカルが生成されて基板へ供給されるため、基板表面でのラジカル反応が促進され、微結晶半導体の成膜速度を高めることができる。更に、複数のマイクロ波発生装置及び複数の誘電体板で構成されるマイクロ波プラズマＣＶＤ装置は、大面積のプラズマを安定して生成することができる。このため、大面積基板を用いる場合であっても、その性質について高い均一性を有する層を成膜することが可能であると共に、量産性（生産性）を高めることができる。

また、同じ処理容器内で微結晶半導体層と非晶質半導体層を連続して成膜することで、歪の少ない界面を形成することが可能であり、また、界面に混入しうる大気成分を低減することができるため好ましい。

なお、これらの絶縁層及び半導体層のそれぞれの形成工程において、反応室の内壁に５００ｎｍ以上２０００ｎｍ以下の保護層が形成されている場合は、上記のクリーニング処理及び保護層の形成処理を省くことが可能である。

次に、不純物半導体層上にレジストマスク１２１を形成する（図２（Ａ）を参照）。レジストマスク１２１は、フォトリソグラフィ法又はインクジェット法により形成する。

次に、レジストマスク１２１を用いて微結晶半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、半導体層１０６、バッファ層１０８及びソース領域及びドレイン領域１１０を素子毎に分離する（図２（Ｂ）を参照）。その後、レジストマスク１２１を除去する。

なお、このエッチング処理では、微結晶半導体層、非晶質半導体層及び不純物半導体層が積層された層の側面がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。

また、側面をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、配線層）の被覆性を向上させることもできる。従って、段差における配線切れ等を防止することができる。

なお、テーパー角とは、図６に示す角度θをいう。図６では、基板２２２上に、側面がテーパー形状を有する層２２４が形成されている。層２２４のテーパー角はθである。

次に、不純物半導体層、及びゲート絶縁層１０４上に導電層を形成する（図２（Ｃ）を参照）。

ここで形成される導電層は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０２に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。一導電型を付与する不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電層として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることが好ましい。

導電層は、スパッタリング法又は真空蒸着法等を用いて形成する。また、導電層は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。

次に、該導電層上にレジストマスク１２２を形成する（図３（Ａ）を参照）。レジストマスク１２２は、レジストマスク１２１と同様にフォトリソグラフィ法又はインクジェット法により形成する。ここで、レジストマスクのサイズを調整するためにＯ_２プラズマによるアッシングを行っても良い。

次に、レジストマスク１２２を用いて導電層をエッチングし、導電層をパターン形成する（図３（Ｂ）を参照）。パターン形成された導電層は、ソース電極及びドレイン電極として機能する。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、これら導電層の側面が選択的にエッチングされる。その結果、導電層は後退し、ソース電極及びドレイン電極層１１２が形成される。この段階でのソース電極及びドレイン電極層１１２の側面と、不純物半導体層の側面とは一致しておらず、ソース電極及びドレイン電極層１１２の側面の外側に、不純物半導体層の側面が形成される。このソース電極及びドレイン電極として機能するソース電極及びドレイン電極層１１２は、信号線をも構成する。

次に、レジストマスク１２２が形成された状態で、不純物半導体層及び非晶質半導体層をエッチングしてバックチャネル部を形成する（図３（Ｃ）を参照）。なお、非晶質半導体層は一部を残してエッチングされ、半導体層１０６の表面は非晶質半導体層により覆われている。非晶質半導体層がエッチングされることで、バッファ層１０８が形成される。

バッファ層１０８は、ソース領域及びドレイン領域の形成時に一部がエッチングされて窪みが設けられているが、窪みと重畳するバッファ層１０８の一部が残存する厚さとすることが好ましい。エッチングされて残存する部分（窪みと重畳する部分）のエッチング後の厚さは、エッチング前の厚さの半分程度とするとよい。なお、ここでエッチング前の厚さは、１００ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。なお、ソース領域及びドレイン領域１１０と重畳する部分のバッファ層１０８は、ソース領域及びドレイン領域１１０の形成プロセスにおいてエッチングされないため、この部分の厚さは１００ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍ以下であり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、バッファ層１０８となる非晶質半導体層を十分に厚くすることで、半導体層１０６を安定して形成することができる。このように、バッファ層１０８は、半導体層１０６のエッチングストッパーとしても機能する。

次に、レジストマスク１２２を除去する（図４（Ａ）を参照）。

以上のように、微結晶半導体層により形成される薄膜トランジスタに、バッファ層１０８が設けられていることで、エッチング残渣が半導体層１０６に混入することを防止できるが、ソース領域とドレイン領域との間のバッファ層１０８上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスク１２２の除去に用いた装置内の汚染源となりうる物質等が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、同一基板上における素子間の電気的特性にばらつきを生じることが多かった。特に、レジストマスクの剥離に、硫黄を含む剥離液を用いるとこの傾向が顕著である。

そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。ここで、エッチングガスには、バックチャネルの形成時に用いたガス（例えば塩素ガス）を用いればよい。エッチングには誘導結合型プラズマ方式を用いることが好ましく、条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極の温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち無バイアスの０Ｗとして）、３０秒間のエッチングを行えばよい。このようなエッチングを行うことで、例えば剥離液中に含まれる硫黄等が除去される。

また、ここでエッチング方法について特に限定は無く、誘導結合型プラズマ（ＩＣＰ：ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式の他、容量結合型プラズマ（ＣＣＰ：ＣａｐａｃｉｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）方式等を用いることができる。

なお、ここでのドライエッチングは、連続的な放電により行うのではなく、不連続な放電（パルス放電）により行うことが好ましい。より好ましくは、繰り返しパルス放電により行う。ドライエッチングをパルス放電により行うことで、被エッチング面であるバックチャネル部に生じるチャージアップダメージを低減することができる。バックチャネル部におけるチャージアップダメージを低減することで、ソース電極とドレイン電極との間に生じるリーク電流を低減することができる。従って、パルス放電を用いることで、オフ電流を更に低下させることができるためスイッチング特性が向上し、本発明の効果を更に高めることができる。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層１０８上に存在する、残渣等を除去することができる。また、この工程により、ソース電極及びドレイン電極層１１２と重畳しない領域の不純物半導体層も、僅かにエッチングされる。上記のエッチング条件では、不純物半導体層は、例えば０ｎｍ以上５ｎｍ以下程度エッチングされることが多い。従って、本発明を適用した薄膜トランジスタは、ソース領域及びドレイン領域１１０の上部（第１の部分）の（内側の）側面はソース電極及びドレイン電極層１１２と略同一面上に存在し、ソース領域及びドレイン領域１１０の下部（第２の部分）の（内側の）側面はバッファ層の側面と略同一面上に存在することになる（図４（Ｂ）を参照）。このようにエッチングされることで、不純物半導体層は、概略階段状の形状になることがある。

また、以上説明したように、ソース電極及びドレイン電極層１１２の側面と、ソース領域及びドレイン領域１１０の側面とが一致しないため、ソース電極とドレイン電極との間の距離が十分に大きくなる。従って、リーク電流を小さくし、ショート（短絡）を防止することができる。また、ソース電極及びドレイン電極層１１２の側面と、ソース領域及びドレイン領域１１０の側面とが一致しない形状であるため、ソース電極及びドレイン電極層１１２の側面、並びにソース領域及びドレイン領域１１０の側面において、電界集中が起こりにくい。更には、高抵抗領域であるバッファ層１０８を有することで、ゲート電極層１０２と、ソース電極及びドレイン電極層１１２との間の距離が十分に大きくなっている。そのため寄生容量の発生を抑制し、リーク電流を小さくすることができる。このため、信頼性が高く、オフ電流が小さく、絶縁耐圧の高い薄膜トランジスタを作製することができる。

以上の工程により、本発明のチャネルエッチ型の薄膜トランジスタを形成することができる。

次に、ソース電極及びドレイン電極層１１２、ソース領域及びドレイン領域１１０、半導体層１０６及びゲート絶縁層１０４を覆って絶縁層１１４を形成する（図４（Ｃ）を参照）。絶縁層１１４は、ゲート絶縁層１０４と同様に形成することができる。なお、絶縁層１１４は、大気中に浮遊する有機物や金属、水蒸気等の汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。また、バッファ層１０８中の炭素、窒素及び酸素の濃度は、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、更には５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。

なお、図１に示す薄膜トランジスタは画素トランジスタとして機能するため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図１に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、絶縁層１１４に設けられた開口部１１６を介して画素電極層１１８に接続される。

画素電極層１１８は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を用いることができる。

また、画素電極層１１８として、導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極層１１８は、シート抵抗が１００００Ω／ｃｍ^２以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。

画素電極層１１８は、ソース電極及びドレイン電極層１１２等と同様に、導電層を全面に形成した後にレジストマスク等を用いてエッチングを行い、パターン形成すればよい。

なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、本発明はこれに限定されない。電極と、該電極に接続される配線を別工程にて形成してもよい。

以上、本実施の形態にて説明したように、本発明を適用することでソース電極とドレイン電極との間のリーク電流が小さく、絶縁耐圧の高い薄膜トランジスタを作製することができる。以上のように作製した薄膜トランジスタは、電気的特性を良好にすることができる。また、大面積基板上に作製する場合であっても、同一基板上の素子間のばらつきを小さくすることができる。

また、上記説明したように、本実施の形態の薄膜トランジスタはスイッチング特性の高いものとすることができる。そのため、この薄膜トランジスタを画素トランジスタとして用いることで、コントラスト比の高い表示装置を作製することができる。

（実施の形態２）
本実施の形態では、本発明の薄膜トランジスタを作製する方法であって、実施の形態１とは異なるものについて図面を参照して説明する。具体的には、バックチャネルの形成にレジストマスクを用いることなく、ソース電極及びドレイン電極層をマスクとしてバックチャネルの形成を行う形態について説明する。

本発明の薄膜トランジスタを作製する方法の一形態を図７及び図８を参照して説明する。

まず、ソース電極及びドレイン電極となる導電層をエッチングする工程までを行う（図７（Ａ）を参照）。なお、図７（Ａ）に示す状態は図３（Ａ）に示す状態と同様である。この工程によりソース電極とドレイン電極が形成される。導電層のエッチングには、レジストマスク１２６を用いる。

次に、レジストマスク１２６を除去する（図７（Ｂ）を参照）。その後、ソース電極及びドレイン電極をマスクとして不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成され、バックチャネル部が形成される（図７（Ｃ）を参照）。

上記の作製方法においても実施の形態１と同様に、ソース領域とドレイン領域との間のバッファ層上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスクの除去に用いた装置内の汚染源となりうる物質が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、更には同一基板上における素子間の電気的特性にばらつきを生じることが多かった。特に、レジストマスクの剥離に、硫黄を含む剥離液を用いるとこの傾向が顕著である。

そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。ここで、エッチングガスには、バックチャネルの形成時に用いたガス（例えば塩素ガス）を用いればよい。エッチングには誘導結合型プラズマ方式を用いることが好ましく、条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃、チャンバー側壁の温度は約８０℃にして、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち無バイアスの０Ｗとして）、３０秒間のエッチングを行えばよい。このようなエッチングを行うことで、例えば剥離液中に含まれる硫黄等が除去される。

なお、ここでのドライエッチングは、連続的な放電ではなく、断続的な放電により行うことが好ましく、より好ましくはパルス放電により行う。ドライエッチングをパルス放電により行うことで、被エッチング面であるバックチャネル部に生じるチャージアップダメージを低減することができる。バックチャネル部におけるチャージアップダメージを低減することで、ソース電極とドレイン電極との間に生じるリーク電流を低減することができる。従って、パルス放電を用いることで、オフ電流を更に低下させることができるためスイッチング特性が向上し、本発明の効果を更に高めることができる。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層１０８上に存在する、エッチング残渣等を除去することができる。しかし、実施の形態１にて説明したように、ソース電極及びドレイン電極層と重畳しない領域に不純物半導体層が存在しないため、当該エッチングにおいて、不純物半導体層はエッチングされない（図８（Ａ）を参照）。以上のようにして薄膜トランジスタを作製することができる。

次に、上記作製した薄膜トランジスタを覆って絶縁層を形成する（図８（Ｂ）を参照）。この絶縁層は、実施の形態１の絶縁層１１４と同様に形成すればよい。

なお、この薄膜トランジスタを画素トランジスタとして用いるためには、ソース電極及びドレイン電極の一方を画素電極に接続すればよい。

次に、上記の作製方法とは異なる作製方法の一例について説明する。

まず、図３（Ａ）と同様にレジストマスクが形成された状態で、導電層が所望のパターンを形成するように、エッチングを行う。ここでは、実施の形態１とは異なり、ドライエッチングを用いる。導電層をドライエッチングすることで、図９（Ａ）に示すように、導電層がレジストマスクから後退しないようにパターン形成された状態を得る。ここでのエッチングにはレジストマスク１３１を用いる。

次に、当該導電層をウエットエッチングする。この工程により、導電層の側面が後退し、ソース電極及びドレイン電極が形成される（図９（Ｂ）を参照）。

次に、不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成され、バックチャネル部が形成される（図９（Ｃ）を参照）。

次に、レジストマスク１３１を除去する（図１０（Ａ）を参照）。

上記の作製方法においても他の作製方法と同様に、ソース領域とドレイン領域との間のバッファ層上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスクの除去に用いた装置内の汚染源となりうる物質が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、更には同一基板上における素子間の電気的特性にばらつきを生じることが多かった。特に、レジストマスクの剥離に、硫黄を含む剥離液を用いるとこの傾向が顕著である。

また、ここでもエッチング方法について特に限定は無く、誘導結合型プラズマ（ＩＣＰ：ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式の他、容量結合型プラズマ（ＣＣＰ：ＣａｐａｃｉｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）方式等を用いることができる。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層上に存在する、エッチング残渣等を除去することができる。また、この工程により、ソース電極及びドレイン電極層１１２と重畳しない領域の不純物半導体層も、僅かにエッチングされる。上記のエッチング条件では、不純物半導体層は、例えば０ｎｍ以上５ｎｍ以下程度エッチングされる。従って、上記の作製方法を適用した薄膜トランジスタは、ソース領域及びドレイン領域の上部（第１の部分）の（内側の）側面はソース電極及びドレイン電極層と略同一面上に存在し、ソース領域及びドレイン領域の下部（第２の部分）の（内側の）側面はバッファ層の側面と略同一面上に存在することになる（図１０（Ｂ）を参照）。このようにエッチングされることで、不純物半導体層は、概略階段状の形状になることがある。このようにして薄膜トランジスタを作製することができる。

次に、該薄膜トランジスタを覆って絶縁層を形成する（図１０（Ｃ）を参照）。この絶縁層は、実施の形態１における絶縁層１１４と同様に形成すればよい。

以上のように、本発明は実施の形態１にて説明した方法に限定されず、薄膜トランジスタの様々な作製方法に対して適用することができる。

（実施の形態３）
本実施の形態では、本発明の薄膜トランジスタを作製する方法であって、実施の形態１及び２とは異なるものについて図面を参照して説明する。具体的には、多階調マスクを用いた作製方法について説明する。

まず、実施の形態１で説明した作製方法等と同様に導電層まで形成した積層体を得る。そして、該積層体上に所望の箇所に窪み（凹部）を有するレジストマスク１３６を形成する（図１１（Ａ）を参照）。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクとしては、グレートーンマスク又はハーフトーンマスクが挙げられるが、公知のものから選択すればよい。

次に、このレジストマスク１３６を用いて微結晶半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、半導体層、バッファ層及び不純物半導体層を素子毎に分離することができる。エッチングにはドライエッチング又はウエットエッチングを用いることができる。その後、酸素プラズマによるアッシング等を行うことで、レジストマスクの窪み（凹部）を、レジストマスク直下の導電層に達せしめ、レジストマスク１３７を形成する。（図１１（Ｂ）を参照）。

次に、このレジストマスク１３７を用いて導電層をエッチングし、導電層をパターン形成する（図１１（Ｃ）を参照）。パターン形成された導電層は、ソース電極又はドレイン電極を構成する。ここで、エッチングにはウエットエッチングを用いる。この工程により、図３（Ｂ）と同様の状態を得る。

次に、不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成され、バックチャネル部が形成される（図１２（Ａ）を参照）。

次に、レジストマスク１３７を除去する（図１２（Ｂ）を参照）。

そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。ここで、エッチングガスには、バックチャネルの形成時に用いたガス（例えば塩素ガス）を用いればよい。エッチングには誘導結合型プラズマ方式を用いることが好ましく、条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃、チャンバー側壁の温度を約８０℃にして、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち無バイアスの０Ｗとして）、３０秒間のエッチングを行えばよい。このようなエッチングを行うことで、例えば剥離液中に含まれる硫黄等が除去される。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層上に存在する、エッチング残渣等を除去することができる。また、この工程により、ソース電極及びドレイン電極層と重畳しない領域の不純物半導体層も、僅かにエッチングされる。上記のエッチング条件では、不純物半導体層は、例えば０ｎｍ以上５ｎｍ以下程度エッチングされる。従って、上記の作製方法を適用した薄膜トランジスタでは、ソース領域及びドレイン領域の上部（第１の部分）の（内側の）側面はソース電極及びドレイン電極層と略同一面上に存在し、ソース領域及びドレイン領域の下部（第２の部分）の（内側の）側面はバッファ層の側面と略同一面上に存在することになる（図１２（Ｃ）を参照）。このようにエッチングされることで、不純物半導体層は、概略階段状の形状になることがある。このようにして薄膜トランジスタを作製することができる。

なお、図示していないが、この後に上記の他の作製方法と同様に、薄膜トランジスタを覆って絶縁層を形成してもよく、該絶縁層に開口部を形成し、該開口部を介してソース電極及びドレイン電極の一方を画素電極に接続すると画素トランジスタを作製することができる。

なお、多階調マスクを用いる場合であっても、図７を参照して説明した作製方法と同様、ソース電極及びドレイン電極をマスクとして不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離してもよい。この場合には、まず、レジストマスクを用いて導電層をエッチングし、ソース電極及びドレイン電極を形成する（図１３（Ａ）を参照）。

次に、ソース電極及びドレイン電極をマスクとして用いて、不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成され、バックチャネル部が形成される（図１３（Ｂ）を参照）。

しかし、上記の作製方法においても他の作製方法と同様に、ソース領域とドレイン領域との間のバッファ層上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスクの除去に用いた装置内の汚染源となりうる物質が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、更には同一基板上における素子間の電気的特性にばらつきを生じることが多かった。特に、レジストマスクの剥離に、硫黄を含む剥離液を用いるとこの傾向が顕著である。

そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。ここで、エッチングガスには、バックチャネル部の形成時に用いたガス（例えば塩素ガス）を用いればよい。エッチングには誘導結合型プラズマ方式を用いることが好ましく、条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち無バイアスの０Ｗとして）、３０秒間のエッチングを行えばよい。このようなエッチングを行うことで、例えば剥離液中に含まれる硫黄等が除去される。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層上に存在する、残渣等を除去することができる。また、この工程により、ソース電極及びドレイン電極層と重畳しない領域の不純物半導体層も、僅かにエッチングされる。上記のエッチング条件では、不純物半導体層は、例えば０ｎｍ以上５ｎｍ以下程度エッチングされる。従って、上記の作製方法を適用した薄膜トランジスタでは、ソース領域及びドレイン領域の上部（第１の部分）の（内側の）側面はソース電極及びドレイン電極層と略同一面上に存在し、ソース領域及びドレイン領域の下部（第２の部分）の（内側の）側面はバッファ層の側面と略同一面上に存在することになる（図１３（Ｃ）を参照）。このようにエッチングされることで、不純物半導体層は、概略階段状の形状になることがある。

なお、図１４は、図１と同様、画素トランジスタを示している。図１４に示す画素トランジスタは、図１に示す画素トランジスタとは異なり、ソース電極及びドレイン電極層の下に半導体層（微結晶半導体層等）、バッファ層（非晶質半導体層）及び不純物半導体層を有する。

本実施の形態にて説明したように多階調マスクを用いた作製方法を適用した場合には、図１４のように、ソース電極及びドレイン電極層の下に半導体層（微結晶半導体層等）、バッファ層（非晶質半導体層）及び不純物半導体層を有する構造となる。なお、実施の形態２にて図７及び図８を参照して説明した作製方法を適用した場合にも、同様である。

以上のように、多階調マスクを用いる場合であっても、本発明を適用することができる。多階調マスクを用いることで工程数を削減することができ、本発明を適用することで電気的特性が良好で信頼性の高い薄膜トランジスタを、歩留まりよく作製することができる。また、作製される薄膜トランジスタは、電気的特性のばらつきが小さい。従って、多階調マスクを用いた薄膜トランジスタの作製方法に本発明を適用することは非常に有効である。

また、多階調マスクを用いた、更に別の作製方法についても以下に説明する。

上記のように多階調マスクを用いる場合には、ゲート電極の形成から画素電極の形成までを３枚のフォトマスクにより行うことができる。しかし、多階調マスクを用いずとも、ゲート電極の形成から画素電極の形成までを３枚のフォトマスクにより行うことが可能である。多階調マスクを用いずに、ゲート電極の形成から画素電極の形成までを３枚のフォトマスクにより行う薄膜トランジスタの作製方法について以下に説明する。

まず、図１１（Ａ）と同様に、導電層まで積層された積層体を形成する。そして、該積層体上にレジストマスクを形成する（図１７（Ａ）を参照）。なお、ゲート電極層の形成にフォトマスクを一枚使用する。

次に、このレジストマスクを用いて導電層、半導体層（微結晶半導体層等）、非晶質半導体層及び不純物半導体層をエッチングすることで、素子毎に分離される。エッチングにはドライエッチング又はウエットエッチングを用いることができる（図１７（Ｂ）を参照）。

次に、素子毎に分離された導電層上に画素電極層を形成し（図１７（Ｃ）を参照）、該画素電極層上にレジストマスクを形成する（図１８（Ａ）を参照）。ここで、画素電極層は、代表的にはインジウム錫酸化物（ＩＴＯ）にて形成する。このレジストマスクを用いて、画素電極層をパターン形成するためのエッチングを行い、且つ不純物半導体層及びバッファ層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成され、バックチャネル部が形成される（図１８（Ｂ）を参照）。その後、レジストマスクを除去する（図１８（Ｃ）を参照）。

しかし、この作製方法においても他の作製方法と同様に、ソース領域とドレイン領域との間のバッファ層上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスクの除去に用いた装置内の汚染源となりうる物質が付着又は堆積等しており、これらを介した導通により、多くの素子においてオフ電流が高くなり、更には同一基板上における素子間の電気的特性にばらつきを生じることが多かった。特に、レジストマスクの剥離に、硫黄を含む剥離液を用いるとこの傾向が顕著である。

そのため、上記の問題の解決を目的として、ドライエッチングを行う。ドライエッチングにより、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入らず、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。ここで、エッチングガスには、バックチャネルの形成時に用いたガス（例えば塩素ガス）を用いればよい。エッチングには誘導結合型プラズマ方式を用いることが好ましく、条件の一例として、ガスの流量比を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち無バイアスの０Ｗとして）、３０秒間のエッチングを行えばよい。このようなエッチングを行うことで、例えば剥離液中に含まれる硫黄等が除去される。

上記のようにエッチングを行うことで、ソース領域とドレイン領域との間のバッファ層上に存在する、残渣等を除去することができる。また、この工程により、ソース電極及びドレイン電極層と重畳しない領域の不純物半導体層も、僅かにエッチングされる。上記のエッチング条件では、不純物半導体層は、例えば０ｎｍ以上５ｎｍ以下程度エッチングされる。従って、上記の作製方法を適用した薄膜トランジスタは、ソース領域及びドレイン領域の上部（第１の部分）の（内側の）側面はソース電極及びドレイン電極層と略同一面上に存在し、ソース領域及びドレイン領域の下部（第２の部分）の（内側の）側面はバッファ層の側面と略同一面上に存在することになる（図１３（Ｃ）を参照）。このようにエッチングされることで、不純物半導体層は、概略階段状の形状になることがある。

以上説明したように、本発明は、様々な態様の作製方法に適用することができる。

（実施の形態４）
本発明は、実施の形態１乃至３にて説明したような、微結晶半導体層等を有する薄膜トランジスタに限定されず、非晶質半導体層のみ（実施の形態１におけるバッファ層のみ）を有する逆スタガ型薄膜トランジスタに適用することもできる。

半導体層として非晶質半導体のみを用いる逆スタガ型薄膜トランジスタに本発明を適用する場合であっても、作製方法は実施の形態１乃至実施の形態３と同様である。ただし、該薄膜トランジスタは実施の形態１等における半導体層１０６のような層を有さない。

本発明を適用して、図１と同様に作製した場合の、半導体層に非晶質半導体層のみを用いる逆スタガ型薄膜トランジスタを、図１５に示す。また、図１４と同様に、多階調マスクを用いて作製した場合の、半導体層に非晶質半導体のみを用いる逆スタガ型薄膜トランジスタを、図１６に示す。このように、半導体層に非晶質半導体層のみを用いる逆スタガ型薄膜トランジスタの作製に本発明を適用した場合にも、電気的特性が良好であり、且つ信頼性の高い薄膜トランジスタを低コストで歩留まりよく作製することができる。また、同一基板上における、素子間の電気的特性のばらつきを小さくすることができる。

（実施の形態５）
本実施の形態では、上記の実施の形態で説明したように作製した薄膜トランジスタを適用した液晶表示装置について、説明する。

はじめにＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）方式の液晶表示装置について説明する。ＶＡ方式とは、電圧が印加されていないときにパネル面に対して液晶分子の長軸が垂直になる方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれの分子が異なる方向に倒れるよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計された液晶表示装置について説明する。

図２０は画素電極が形成された基板側の上面図であり、図２０における切断線Ａ−Ｂにおける断面図を図１９に示す。また、図２１は対向電極が形成される基板側の上面図である。

図１９は、基板３００と対向基板である基板３０１とが重ね合わせられ、液晶が注入された状態を示す。基板３００上には薄膜トランジスタ３２８、薄膜トランジスタ３２８のソース電極又はドレイン電極層に接続される画素電極３２４及び保持容量部３３０を有する。対向電極３４０は基板３０１に設けられている。

基板３０１においてスペーサ３４２が形成される位置には、遮光層３３２、第１の着色層３３４、第２の着色層３３６、第３の着色層３３８、対向電極３４０を有する。スペーサ３４２が形成される位置において、着色層が積層して形成された構造とすることにより、液晶の配向を制御するための突起３４４の高さと、スペーサ３４２が形成される位置の高さとを異ならせている。画素電極３２４上には配向膜３４８を有し、対向電極３４０に接して配向膜３４６が設けられる。液晶層３５０は、配向膜３４６及び配向膜３４８の間に設けられる。

スペーサ３４２は、図１９ではポストスペーサ（柱状スペーサ）を用いているが、本発明はこれに限定されず、ビーズスペーサ（球状スペーサ）を用いてもよい。また、スペーサ３４２は、基板３００が有する画素電極３２４上に設けてもよい。

基板３００上には、薄膜トランジスタ３２８と、薄膜トランジスタ３２８に接続される画素電極３２４と、保持容量部３３０と、を有する。画素電極３２４と配線３１８は、絶縁層３２０及び絶縁層３２２を貫通する開口部３２３において接続されている。絶縁層３２０は、薄膜トランジスタ３２８と、配線３１８と、保持容量部３３０と、を覆って設けられている。絶縁層３２２は、絶縁層３２０を覆って設けられている。薄膜トランジスタ３２８は上記の実施の形態（例えば、実施の形態１）にて説明した作製方法を適用して作製することができる。また、保持容量部３３０は、薄膜トランジスタ３２８のゲート電極及び走査線と同一の工程で同様に形成される導電層と、薄膜トランジスタ３２８のソース電極及び信号線と同一の工程で同様に形成される導電層と、これらにより挟まれた薄膜トランジスタ３２８のゲート絶縁層により構成される。

液晶素子は、配向膜３４８を有する画素電極３２４と、配向膜３４６を有する対向電極３４０と、これらにより挟まれた液晶層３５０を重ならせて設けることで、構成される。

図２０に基板３００側の上面図を示す。画素電極３２４は実施の形態１における画素電極層１１８と同様の材料により設けられる。画素電極３２４は、スリット３２５を有する。スリット３２５は液晶の配向の制御に用いられる。

図２０に示す薄膜トランジスタ３２９は薄膜トランジスタ３２８と同様に形成することができる。また、薄膜トランジスタ３２９に接続される画素電極３２６は、画素電極３２４と同様の材料及び方法により形成することができる。また、保持容量部３３１は、保持容量部３３０と同様に形成することができる。

薄膜トランジスタ３２８及び薄膜トランジスタ３２９のソース又はドレインは、配線３１６に接続されている。この液晶パネルの一画素（１ピクセル）は、画素電極３２４と画素電極３２６により構成されている。画素電極３２４と画素電極３２６は、サブピクセルを構成している。

図２１に基板３０１側の上面図を示す。遮光層３３２の上方には、対向電極３４０が設けられている。対向電極３４０は、画素電極３２４と同様の材料を用いて形成することが好ましい。対向電極３４０に接して液晶の配向を制御する突起３４４が設けられている。また、遮光層３３２と重なる所定の位置に、スペーサ３４２が設けられている。なお、図２１では、遮光層３３２、スペーサ３４２及び突起３４４にのみハッチングを施している。

以上説明した画素構造の等価回路図を図２２に示す。薄膜トランジスタ３２８と薄膜トランジスタ３２９のゲートは、共に走査線として機能する配線３０２に接続され、これらのソース及びドレインの一方は配線３１６と接続され、ソース及びドレインの他方は、保持容量部３３０又は保持容量部３３１を介して配線３０４及び配線３０５に接続されている。図２２において、容量線として機能する配線３０４の電位と、同じく容量線として機能する配線３０５の電位とを異ならせると、液晶素子３５１と液晶素子３５２の動作を異ならせることができる。すなわち、配線３０４と配線３０５の電位を個別に制御することができ、視野角を広くすることができる。

スリット３２５を設けた画素電極３２４に電圧を印加する（画素電極３２４の電位と対向電極３４０の電位を異なるものとする）と、スリット３２５の近傍には電界の歪みが発生し、斜め電界が生ずる。このスリット３２５と、基板３０１側の突起３４４とを、交互に配置すると、斜め電界を効果的に発生させて、液晶の配向を制御し、液晶が配向する方向を場所によって異ならせることができる。すなわち、マルチドメイン化して液晶パネルの視野角を拡げることができる。

次に、ＶＡ方式の液晶表示装置であって、上記とは異なる形態について、図２３乃至図２６を参照して説明する。

図２４は画素電極が形成される基板側の上面図であり、図２４における切断線Ｃ−Ｄに対応する断面構造を図２３に示す。また、図２５は対向電極が形成される基板側の上面図である。以下の説明ではこれらの図面を参照して説明する。

図２３乃至図２６に示す液晶表示装置の画素は、一つの画素が複数の画素電極を有し、それぞれの画素電極に薄膜トランジスタが接続されている。すなわち、マルチドメイン設計された画素である。各薄膜トランジスタは、異なるゲート信号で駆動される。すなわち、個々の画素電極に印加する信号を、独立して制御することができる（図２６を参照）。

画素電極４２４は開口部４２３において、配線４１８により薄膜トランジスタ４２８と接続されている。また、画素電極４２６は開口部４２７において、配線４１９により薄膜トランジスタ４２９と接続されている。薄膜トランジスタ４２８のゲート電極に接続される走査線として機能する配線４０２と、薄膜トランジスタ４２９のゲート電極に接続される走査線として機能する配線４０３には、異なるゲート信号を与えることができるように分離されている。一方、信号線は、薄膜トランジスタ４２８と薄膜トランジスタ４２９が配線４１６を共用している。薄膜トランジスタ４２８と薄膜トランジスタ４２９は上記の実施の形態の作製方法を適用した薄膜トランジスタを適宜用いることができる。

なお、薄膜トランジスタ４２８には、保持容量部４３０が接続されている。薄膜トランジスタ４２９には、保持容量部４３１が接続されている。保持容量部４３０は、配線４０９と、配線４１８と、これらに挟まれた絶縁層４０６により構成されている。保持容量部４３１は、配線４０９と、配線４１９と、これらに挟まれた絶縁層４０６により構成されている。絶縁層４０６は、薄膜トランジスタ４２８と薄膜トランジスタ４２９のゲート絶縁層として機能するものである。

なお、開口部４２３及び開口部４２７は、薄膜トランジスタ４２８及び薄膜トランジスタ４２９を覆って設けられた絶縁層４２０及び絶縁層４２２を貫通して設けられている。

なお、配線４０９は容量線として機能し、一定の電位（共通電位）に保持されている。

画素電極４２４の形状と画素電極４２６の形状は異なり（図２４を参照）、スリット４２５によって分離されている。具体的には、Ｖ字型の画素電極４２４の外側を囲むように画素電極４２６が設けられている。画素電極４２４と画素電極４２６に印加する電圧のタイミングを、薄膜トランジスタ４２８及び薄膜トランジスタ４２９により異ならせることで、液晶の配向を制御することができる。この画素構造の等価回路図を図２６に示す。配線４０２と配線４０３に対して、互いに異なるゲート信号を与えることで、薄膜トランジスタ４２８と薄膜トランジスタ４２９の動作タイミングを異ならせることができる。

基板４００に対向する基板４０１には、遮光層４３２、着色層４３６、対向電極４４０が設けられている。また、着色層４３６と対向電極４４０の間には平坦化層４３７が設けられ、液晶の配向乱れを防いでいる。図２５は対向基板側の上面図を示す。対向電極４４０は異なる画素間で共用され、スリット４４１が設けられている。このスリット４４１と、画素電極４２４及び画素電極４２６側のスリット４２５とを交互に配置することで、斜め電界を効果的に生じさせ、液晶の配向を制御することができる。これにより、液晶が配向する方向を第１の液晶素子４５１と第２の液晶素子４５２で異ならせることができ、視野角を拡げることができる。

配向膜４４８を有する画素電極４２４と、液晶層４５０と、配向膜４４６を有する対向電極４４０が重なり合うことで、第１の液晶素子４５１が設けられている。また、配向膜４４８を有する画素電極４２６と、液晶層４５０と、配向膜４４６を有する対向電極４４０とが重なり合うことで、第２の液晶素子４５２が設けられている。従って、図２３乃至図２６に示す画素構造では、一画素に第１の液晶素子４５１と第２の液晶素子４５２が設けられたマルチドメイン構造となる。

ところで、本発明は、横電界方式の液晶表示装置に適用することもできる。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶素子を駆動して階調を表現する方式である。横電界方式によれば、視野角を約１８０度にまで拡げることができる。ここで、本発明を適用した横電界方式の液晶表示装置について、図２７及び図２８を参照して以下に説明する。

図２７は、薄膜トランジスタ５２８及び薄膜トランジスタ５２８に接続される画素電極５２４が設けられた基板５００と、対向基板である基板５０１と、を重ね合わせて液晶を注入した状態を示す。基板５０１は、遮光層５３２、着色層５３６及び平坦化層５３７を有する。基板５００は画素電極を有するが、基板５０１は対向電極を有さない。基板５００と基板５０１との間には、注入された液晶により、液晶層５５０が設けられている。なお、基板５００は配向膜５４８を有し、基板５０１は配向膜５４６を有し、配向膜５４６及び配向膜５４８は液晶層５５０に接して設けられている。

基板５００は、対向電極５０７及び対向電極５０７に接続される容量線として機能する配線５０４、並びに薄膜トランジスタ５２８を有する。薄膜トランジスタ５２８は、上記の実施の形態（例えば、実施の形態１）の作製方法を適用した薄膜トランジスタを適宜用いることができる。対向電極５０７は、実施の形態１における画素電極層１１８と同様の材料を用いることができる。また、対向電極５０７は、画素の形状と概ね同じ形状に区画して設ける。なお、対向電極５０７及び配線５０４上には第１の絶縁層５０６を有する。第１の絶縁層５０６は、薄膜トランジスタ５２８のゲート電極として機能する配線５０２上に設けられており、薄膜トランジスタ５２８のゲート絶縁層として機能する。

第１の絶縁層５０６上には、薄膜トランジスタ５２８のソース電極及びドレイン電極と、これらに接続される配線５１６と、配線５１８とが第１の絶縁層５０６上に形成される。配線５１６は、液晶表示装置においてビデオ信号が入力される信号線である。配線５１６は、一方向に延びる配線であると同時に、薄膜トランジスタ５２８のソース領域及びドレイン領域の一方に接続されて、薄膜トランジスタ５２８のソース電極又はドレイン電極としても機能する。配線５１８は、ソース電極及びドレイン電極の他方に接続され、画素電極５２４と接続される。

配線５１６及び配線５１８上には、第２の絶縁層５２０が設けられている。また、第２の絶縁層５２０上には、第２の絶縁層５２０に設けられた開口部５２３において、配線５１８に接続される画素電極５２４が設けられている。画素電極５２４は実施の形態１で示す画素電極層１１８と同様の材料を用いて形成する。

以上のように、基板５００上に、薄膜トランジスタ５２８と、薄膜トランジスタ５２８に接続される画素電極５２４とが設けられている。なお、保持容量は対向電極５０７と画素電極５２４との間で形成される。

図２８は、画素電極の構成を示す平面図である。画素電極５２４にはスリット５２５が設けられている。スリット５２５により液晶の配向を制御することができる。この場合、電界は対向電極５０７と画素電極５２４との間で発生する。対向電極５０７と画素電極５２４との間には第１の絶縁層５０６を有するが、第１の絶縁層５０６の厚さは概ね５０ｎｍ以上２００ｎｍ以下であり、厚さが約２μｍ以上１０μｍ以下である液晶層と比較して十分に薄いので、基板５００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向を変化させることができる。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラスト等の変化はほとんどなく、広い視野角を実現することができる。また、対向電極５０７及び画素電極５２４は共に透光性を有する電極であり、開口率を高くすることができる。

次に、横電界方式の液晶表示装置であって、上記とは異なる形態のものについて、図２９及び図３０を用いて説明する。

図２９と図３０は、横電界方式の液晶表示装置の画素構造の一例を示している。図３０は上面図であり、図３０中に示す切断線Ｇ−Ｈに対応する断面構造を図２９に示す。

図２９は、薄膜トランジスタ６２８及び薄膜トランジスタ６２８に接続される画素電極６２４を有する基板６００と、基板６００と対向する基板６０１と、を重ね合わせて液晶を注入した状態を示す。基板６０１には遮光層６３２、着色層６３６及び平坦化層６３７等が設けられている。基板６００は画素電極を有するが、基板６０１は画素電極を有さない。基板６００と基板６０１との間には、注入された液晶により液晶層６５０が設けられている。なお、基板６００は配向膜６４８を有し、基板６０１は配向膜６４６を有し、配向膜６４６及び配向膜６４８は液晶層６５０に接して設けられている。

基板６００は、共通電位に保持される配線６０９、及び上記の実施の形態（例えば、実施の形態１）の作製方法を適用した薄膜トランジスタ６２８を有する。配線６０９は薄膜トランジスタ６２８の走査線６０２と同時に、同一の工程で形成することができる。また、配線６０９と同一の層により構成される対向電極（コモン電極）は、画素の形状と概ね同じ形状に区画して設ける。

薄膜トランジスタ６２８のソース電極及びドレイン電極の一方に接続される配線６１６と、配線６１８とが第１の絶縁層６０６上に設けられている。なお、第１の絶縁層６０６は、薄膜トランジスタ６２８のゲート絶縁膜として機能するものである。配線６１６は液晶表示装置においてビデオ信号が入力される信号線であり、一方向に伸びる配線であると同時に、薄膜トランジスタ６２８が有するソース領域及びドレイン領域の一方と接続され、配線６１６はソース電極及びドレイン電極の一方をも構成する。配線６１８はソース電極及びドレイン電極の他方の電極に接続され、画素電極６２４に接続される配線である。なお、薄膜トランジスタ６２８は、上記の実施の形態の作製方法を適用した薄膜トランジスタを適宜用いることができる。

配線６１６及び配線６１８上に第２の絶縁層６２０が設けられる。また、第２の絶縁層６２０上には、第２の絶縁層６２０に形成される開口部６２３において配線６１８に接続される画素電極６２４が設けられる。画素電極６２４は、実施の形態１にて説明した画素電極層１１８と同様の材料を用いて形成する。なお、図３０に示すように、画素電極６２４は、配線６０９と同時に形成した櫛形の電極との間に横電界が発生するように設けられる。また、画素電極６２４の櫛歯の部分が配線６０９と同時に形成した対向電極（コモン電極）と交互に設けられる。

画素電極６２４の電位と、配線６０９の電位との間に電位差を生じると、基板に概略平行な方向に電界を生じ、この電界により液晶の配向を制御することができる。この電界を利用して液晶分子を水平に回転させることで液晶の配向を制御することができる。このとき、液晶分子の長軸はどの状態でも基板に対してほぼ平行であるため、見る角度によるコントラスト等の変化はほとんどない。そのため、広い視野角を実現することができる。

以上のように、基板６００上に薄膜トランジスタ６２８と、薄膜トランジスタ６２８に接続される画素電極６２４が設けられる。保持容量は配線６０９と、容量電極６１５と、これらの間に第１の絶縁層６０６を設けることにより形成されている。配線６１６等と同一の層で設けられる容量電極６１５と画素電極６２４は開口部６２３において接続されている。

なお、本発明は、ＴＮ方式の液晶表示装置に適用することもできる。次に、本発明を適用したＴＮ型の液晶表示装置の形態について図３１及び図３２を参照して以下に説明する。

図３１と図３２は、ＴＮ方式の液晶表示装置の画素構造を示している。図３２は上面図であり、図３２における切断線Ｉ−Ｊに対応する断面構造を図３１に表している。以下の説明では図３１及び図３２を参照して説明する。

基板７００上において、画素電極７２４は開口部７２３により、配線７１８で薄膜トランジスタ７２８と接続している。信号線として機能する配線７１６は、薄膜トランジスタ７２８と接続している。配線７０２は、走査線として機能する。薄膜トランジスタ７２８は、上記の実施の形態（例えば、実施の形態１）の作製方法を適用した薄膜トランジスタを適宜用いることができる。

画素電極７２４は、実施の形態１の画素電極層１１８と同様の材料を用いて形成する。

基板７００に対向する基板７０１は、遮光層７３２、着色層７３６及び対向電極７４０を有する。また、着色層７３６と対向電極７４０との間には平坦化層７３７を有し、液晶の配向乱れを防いでいる。液晶層７５０は画素電極７２４と対向電極７４０との間に設けられている。なお、液晶層７５０と画素電極７２４の間には配向膜７４８を有し、液晶層７５０と対向電極７４０の間には配向膜７４６を有する。

画素電極７２４と、液晶層７５０と、対向電極７４０と、が重なり合うことで、液晶素子が形成されている。

また、カラーフィルタとなる着色層、または遮光層（ブラックマトリクス）が基板７００上に設けられても良い。また、基板７００の薄膜トランジスタ等が設けられている面とは逆の面（裏面）に偏光板を貼り合わせ、基板７０１の対向電極７４０等が設けられている面とは逆の面（裏面）に偏光板を貼り合わせる。

対向電極７４０は、画素電極７２４と同様の材料を適宜用いることができる。画素電極７２４と、液晶層７５０と、対向電極７４０とが重なり合うことで、液晶素子が形成される。

保持容量は、配線７０４と、配線７１５と、これらに挟まれた絶縁膜７２０により構成される。

なお、以上説明した際に参照した図について、ゲート電極と走査線は同一層により形成されるため、同一の符号を付している。同様にソース電極又はドレイン電極と信号線には同一の符号を付している。

以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置が有する薄膜トランジスタは、上記の実施の形態にて説明した作製方法を適用して作製している。そのため、薄膜トランジスタのオフ電流が少なく、電気的特性の信頼性が高いため、本実施の形態にて説明した液晶表示装置は、コントラストが高く、視認性の高いものとすることができる。

（実施の形態６）
本発明は、液晶表示装置のみならず発光装置にも適用することができる。本実施の形態では、発光装置の作製工程について、図３３及び図３４を参照して説明する。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、キャリア（電子及び正孔）が一対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらのキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、そのキャリアが励起状態から基底状態に戻る際に発光する。このような発光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有し、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを一対の電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。

なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、上記の実施の形態にて説明した作製方法を適用した薄膜トランジスタを用いて説明する。

まず、図３３（Ａ）に示すように基板８００上に薄膜トランジスタ８０１及び薄膜トランジスタ８０２を形成する。図３３（Ａ）では、薄膜トランジスタ８０１及び薄膜トランジスタ８０２上に保護層として機能する絶縁層８０３を有し、絶縁層８０３上に絶縁層８０４を有する。絶縁層８０４は、上面を平坦化するために設けられている。絶縁層８０３は、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いて形成するとよい。絶縁層８０４は、アクリル、ポリイミド若しくはポリアミド等の有機樹脂、またはシロキサンを用いて形成するとよい。

絶縁層８０４上には、導電層８０５を有する。導電層８０５は、画素電極として機能する。画素の薄膜トランジスタがｎ型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、ｐ型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極を形成する場合には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いればよい。

次に、図３３（Ｂ）に示すように、導電層８０５の側面（端部）及び絶縁層８０４上に隔壁８０６を形成する。隔壁８０６は開口部を有し、該開口部において導電層８０５が露出されている。隔壁８０６は、有機樹脂層、無機絶縁層又は有機ポリシロキサンを用いて形成する。特に好ましくは、感光性の材料を用いて隔壁８０６を形成し、導電層８０５上の隔壁８０６を露光して開口部を形成することで、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

次に、隔壁８０６の開口部において導電層８０５と接するように、発光層８０７を形成する。発光層８０７は、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。

そして、発光層８０７を覆うように、導電層８０８を形成する。導電層８０８は共通電極と呼ばれる。陰極を形成する材料により導電層８０５を形成する場合には、陽極を形成する材料により導電層８０８を形成する。導電層８０８は、実施の形態１における画素電極層１１８として列挙した透光性を有する導電性材料を用いた透光性導電層で形成することができる。導電層８０８として、窒化チタン層又はチタン層を用いても良い。図３３（Ｂ）では、導電層８０８としてインジウム錫酸化物（ＩＴＯ）を用いる。隔壁８０６の開口部において、導電層８０５と発光層８０７と導電層８０８が重なり合うことで、発光素子８０９が形成される。この後、発光素子８０９に酸素、水素、水分又は二酸化炭素等が侵入しないように、隔壁８０６及び導電層８０８上に保護層８１０を形成することが好ましい。保護層８１０としては、窒化シリコン層、窒化酸化シリコン層及びＤＬＣ層等を用いることができる。

更に好ましくは、図３３（Ｂ）まで完成した後に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（紫外線硬化樹脂フィルム等）又はカバー材により更なるパッケージング（封入）をする。

次に、発光素子の構成について、図３４を参照して説明する。ここでは、駆動用トランジスタがｎ型薄膜トランジスタである場合を例に挙げて、画素の断面構造について説明する。

発光素子は発光を取り出すために、少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出構造、基板側の面から発光を取り出す下面射出構造、及び基板側及び基板とは反対側の面の双方から発光を取り出す両面射出構造の発光素子がある。本発明では上記の射出構造のいずれにも適用することができる。

図３４（Ａ）は上面射出構造の発光素子を示す。図３４（Ａ）に、駆動用トランジスタ８２１がｎ型薄膜トランジスタであり、発光素子８２２から発せられる光が陽極８２５側に抜ける場合の画素の断面図である。図３４（Ａ）では、発光素子８２２の陰極８２３と駆動用トランジスタ８２１が電気的に接続されており、陰極８２３上に発光層８２４及び陽極８２５が順に積層されている。陰極８２３は仕事関数が小さく、且つ光を反射する導電性材料（例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等）により形成すればよい。そして発光層８２４は、単一の層で構成されていても、複数の層が積層して構成されていてもよい。複数の層で構成されている場合には、例えば、陰極８２３上に、電子注入層、電子輸送層、発光層、ホール輸送層又はホール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極８２５は光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物又は酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電層を用いても良い。

陰極８２３と陽極８２５で発光層８２４を挟んでいる領域が発光素子８２２に相当する。図３４（Ａ）に示した画素の場合には、発光素子８２２から発せられる光は、白抜きの矢印で示すように陽極８２５側に射出される。

図３４（Ｂ）は下面射出構造の発光素子を示す。駆動用トランジスタ８３１がｎ型薄膜トランジスタであり、発光素子８２２から発せられる光が陰極８３３側に射出する場合の画素の断面図である。図３４（Ｂ）では、駆動用トランジスタ８３１と電気的に接続された透光性の導電層８３７上に、発光素子８２２の陰極８３３が成膜されており、陰極８３３上に発光層８３４及び陽極８３５が順に積層されている。なお、陽極８３５が透光性を有する場合、陽極８３５を覆うように光を反射または遮蔽するための遮光層８３６が成膜されているとよい。陰極８３３は、図３４（Ａ）の場合と同様に、仕事関数が小さい材料により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは光を透過する程度（好ましくは、５ｎｍ以上３０ｎｍ以下程度）とする。例えば、２０ｎｍの厚さを有するアルミニウムを、陰極８３３として用いることができる。そして、発光層８３４は、図３４（Ａ）と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極８３５は光を透過する必要はないが、図３４（Ａ）と同様に、透光性の導電性材料を用いて形成することもできる。そして、遮光層８３６は、例えば、光を反射する金属層等を用いることができるが、これに限定されない。例えば、黒の顔料を添加した樹脂等を用いることもできる。

陰極８３３及び陽極８３５で、発光層８３４を挟んでいる領域が発光素子８２２に相当する。図３４（Ｂ）に示した画素の場合、発光素子８２２から発せられる光は、白抜きの矢印で示すように陰極８３３側に射出される。

図３４（Ｃ）は、両面射出構造の発光素子を示す。図３４（Ｃ）では、駆動用トランジスタ８４１と電気的に接続された透光性を有する導電層８４７上に、発光素子８２２の陰極８４３が成膜されており、陰極８４３上に発光層８４４及び陽極８４５が順に積層されている。陰極８４３は、図３４（Ａ）の場合と同様に、仕事関数が小さい導電層であればよく、公知の材料を用いることができる。ただし、その厚さは、光を透過する程度とする。例えば約２０ｎｍの厚さで形成したアルミニウム層を、陰極８４３として用いることができる。そして、発光層８４４は、図３４（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極８４５は、図３４（Ａ）と同様に、透光性の導電性材料を用いて形成することができる。

陰極８４３と、発光層８４４と、陽極８４５とが重なっている部分が発光素子８２２に相当する。図３４（Ｃ）に示した画素の場合には、発光素子８２２から発せられる光は、白抜きの矢印で示すように陽極８４５側と陰極８４３側の両方に射出される。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。

なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用トランジスタ）と発光素子とが直接的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されていてもよい。

なお、本実施の形態で説明した発光装置は、図３４に示した構成に限定されるものではなく、本発明の技術的思想に基づいた各種の変形が可能である。

以上の工程により、発光装置を作製することができる。本実施の形態の発光装置が有する薄膜トランジスタは、上記の実施の形態の作製方法を適用した薄膜トランジスタを用いている。そのため、薄膜トランジスタのオフ電流が少なく、電気的特性の信頼性が高いため、本実施の形態にて説明した発光装置は、コントラストが高く、視認性の高いものとすることができる。

（実施の形態７）
次に、実施の形態５にて説明した表示装置又は実施の形態６にて説明した発光装置に搭載する表示パネル又は発光パネルの一形態について、図面を参照して説明する。

本発明の液晶表示装置又は発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板又はＳＯＩ基板等）上に設けて接続することが好ましい。しかし、別途設けなくとも画素回路と同一基板上に形成してもよい。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法又はＴＡＢ法等を用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリ等を別途形成し、画素回路に接続しても良い。

図３５は、本発明の表示装置のブロック図を示す。図３５に示す表示装置は、表示素子を備えた画素を複数有する画素部８５０と、各画素を選択する走査線駆動回路８５２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路８５３と、を有する。

なお、本発明の表示装置は図３５に示す形態に限定されない。すなわち、本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチ等を有していてもよい。

図３５に示す信号線駆動回路８５３は、シフトレジスタ８５４及びアナログスイッチ８５５を有する。シフトレジスタ８５４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されると、シフトレジスタ８５４においてタイミング信号が生成され、アナログスイッチ８５５に入力される。

また、アナログスイッチ８５５には、ビデオ信号（ｖｉｄｅｏｓｉｇｎａｌ）が供給される。アナログスイッチ８５５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。

図３５に示す走査線駆動回路８５２は、シフトレジスタ８５６及びバッファ８５７を有する。また、レベルシフタを有していてもよい。走査線駆動回路８５２において、シフトレジスタ８５６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ８５７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ８５７は大きな電流を流すことが可能な構成とする。

フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ８５４とアナログスイッチ８５５とを接続するための端子数は、アナログスイッチ８５５と画素部８５０の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ８５５を画素部８５０と同一基板上に形成することで、アナログスイッチ８５５を画素部８５０と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。

なお、図３５の走査線駆動回路８５２は、シフトレジスタ８５６及びバッファ８５７を有するが、本発明はこれに限定されず、シフトレジスタ８５６のみで走査線駆動回路８５２を構成してもよい。

なお、図３５に示す構成は、本発明の表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。

次に、本発明の液晶表示装置の一形態に相当する液晶表示パネル及び発光パネルの外観について、図３６及び図３７を参照して説明する。図３６（Ａ）は、第１の基板９０１上に形成された微結晶半導体層を有するトランジスタ９１０及び液晶素子９１３を、第２の基板９０６との間にシール材９０５によって封止した、パネルの上面図を示す。図３６（Ｂ）は、図３６（Ａ）のＫ−Ｌにおける断面図に相当する。図３７は発光装置の場合を示す。なお、図３７は、図３６と異なる部分についてのみ符号を付している。

第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４と、を囲んで、シール材９０５が設けられている。また、画素部９０２及び走査線駆動回路９０４の上に第２の基板９０６が設けられている。よって画素部９０２及び走査線駆動回路９０４は、第１の基板９０１とシール材９０５と第２の基板９０６とによって、液晶層９０８又は充填材９３１と共に封止されている。また、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に信号線駆動回路９０３が実装されている。なお、信号線駆動回路９０３は、別途用意された基板上に多結晶半導体層を有するトランジスタにより設けられたものである。なお、本実施の形態では、多結晶半導体層を有するトランジスタを用いた信号線駆動回路９０３を、第１の基板９０１に貼り合わせる場合について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせてもよい。図３６（Ｂ）では、信号線駆動回路９０３に含まれる、多結晶半導体層で形成されたトランジスタ９０９を例示する。

第１の基板９０１上に設けられた画素部９０２は、複数のトランジスタを有しており、図３６（Ｂ）には、画素部９０２に含まれるトランジスタ９１０を例示している。また、走査線駆動回路９０４も、複数のトランジスタを有しており、図３６（Ｂ）では、信号線駆動回路９０３に含まれるトランジスタ９０９を例示している。なお、本実施の形態では、発光装置においては、トランジスタ９１０が駆動用トランジスタである場合について説明するが、トランジスタ９１０は電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。トランジスタ９１０は微結晶半導体層を用いたトランジスタに相当する。

また、液晶素子９１３が有する画素電極９１２はトランジスタ９１０と、配線９１８を介して電気的に接続されている。さらに、配線９１８は引き回し配線９１４と電気的に接続されている。そして、液晶素子９１３の対向電極９１７は第２の基板９０６上に設けられている。画素電極９１２と対向電極９１７と液晶層９０８が重なっている部分が、液晶素子９１３に相当する。

また、発光素子９３０が有する画素電極は、トランジスタ９１０のソース電極又はドレイン電極と、配線を介して電気的に接続されている。そして、本実施の形態では、発光素子９３０の共通電極と透光性を有する導電性の材料層が電気的に接続されている。なお、発光素子９３０の構成は、本実施の形態に示した構成に限定されない。発光素子９３０の構成は、発光素子９３０から取り出す光の方向や、トランジスタ９１０の極性等に合わせて、適宜変更することができる。

なお、第１の基板９０１及び第２の基板９０６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックス又はプラスチック等を用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルム又はアクリル樹脂フィルム等を用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。

また、スペーサ９１１はビーズスペーサであり、画素電極９１２と対向電極９１７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。

また、別途形成された信号線駆動回路９０３と、走査線駆動回路９０４及び画素部９０２に与えられる各種の信号（電位）は、ＦＰＣ９０７（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）から引き回し配線９１４及び引き回し配線９１５を介して供給される。

本実施の形態では、接続端子９１６が、液晶素子９１３が有する画素電極９１２と同じ導電層から形成されている。また、引き回し配線９１４及び引き回し配線９１５は、配線９１８と同じ導電層で形成されている。

接続端子９１６とＦＰＣ９０７が有する端子は、異方性導電層９１９を介して電気的に接続されている。

なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し、更にカラーフィルタや遮光層等を有していても良い。

また、別途形成された信号線駆動回路９０３と、走査線駆動回路９０４及び画素部９０２に与えられる各種信号（電位）は、引き回し配線９１４及び引き回し配線９１５を介して、ＦＰＣ９０７から供給されている。

本実施の形態では、接続端子９１６が、発光素子９３０が有する画素電極と同じ導電層により設けられている。しかし、これに限定されない。

なお、発光素子９３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はアクリルフィルム等の透光性を有する材料からなる基板を用いる。

また、充填材９３１としては、窒素やアルゴン等の不活性な気体、紫外線硬化樹脂又は熱硬化樹脂等を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）等を用いることができる。ここでは、例えば窒素を用いるとよい。

また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）又はカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止層を設けてもよい。

本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。

（実施の形態８）
上記実施の形態にて説明したように、本発明により、アクティブマトリクス型の表示モジュールを作製することができる。なお、ＦＰＣまで取り付けられた表示パネルのことを表示モジュールと呼ぶ。即ち、それらを表示部に組み込んだあらゆる電子機器に本発明を適用できる。電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）等が挙げられる。それらの一例を図３８に示す。

図３８（Ａ）はテレビジョン装置である。表示モジュールを、図３８（Ａ）に示すように筐体に組みこんで、テレビジョン装置を完成させることができる。表示モジュールにより主画面９５３が形成され、その他付属設備としてスピーカ部９５９、操作スイッチ等が備えられている。

図３８（Ａ）に示すように、筐体９５１に表示素子を利用した表示用パネル９５２が組みこまれ、受信機９５５により一般のテレビ放送の受信をはじめ、モデム９５４を介した有線又は無線による通信ネットワークへの接続により片方向又は双方向の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又はリモコン操作機９５６により行うことが可能であり、このリモコン操作機９５６にも出力する情報を表示する表示部９５７が設けられていても良い。

また、テレビジョン装置にも、主画面９５３の他にサブ画面９５８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面９５３を視野角の優れた液晶表示パネルで形成し、サブ画面９５８を低消費電力で表示可能な液晶表示パネルで形成しても良い。また、サブ画面を液晶表示パネルで形成する場合には点滅表示を可能とすることで、低消費電力化が可能である。また、サブ画面を発光装置として消費電力を低減させてもよい。

図３９は図３８（Ａ）に示すテレビジョン装置に適用可能なテレビジョン装置の構成を示すブロック図である。表示パネルには、画素部９７１が形成されている。信号線駆動回路９７２と走査線駆動回路９７３は、他の実施形態にて説明したように接続すればよい。

その他の外部回路の構成として、映像信号の入力側では、チューナ９７４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９７５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９７６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９７７等を有している。コントロール回路９７７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９７８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９７４で受信した信号のうち、音声信号は音声信号増幅回路９７９に送られ、音声信号処理回路９８０を経てスピーカ９８３から出力される。制御回路９８１は受信局（受信周波数）や音量の制御情報を入力部９８２から受け、チューナ９７４や音声信号処理回路９８０に信号を送出する。

上記説明したテレビジョン装置に対して本発明を適用することで、コントラスト比が高く、表示むらが小さく、消費電力の低いテレビジョン装置とすることができる。

もちろん、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤等の大面積の表示媒体としても様々な用途に適用することができ、これらに本発明を適用することで、コントラスト比が高く、表示むらが小さく、消費電力の低い表示装置とすることができる。

図３８（Ｂ）は携帯電話機の一例を示している。この携帯電話機は、筐体９６１、表示部９６２、操作部９６３等から構成されている。表示部９６２に、本発明を適用することで、コントラスト比が高く、表示むらが小さく、消費電力の低い表示装置とすることができる。

また、図３８（Ｃ）は携帯型のコンピュータの一例を示している。この携帯型のコンピュータは、筐体９６６、表示部９６７等から構成されている。表示部９６７に、本発明を適用することで、コントラスト比が高く、表示むらが小さく、消費電力の低い表示装置とすることができる。

本実施例では、逆スタガ型薄膜トランジスタの作製方法に実施の形態１にて説明したドライエッチング（塩素ガスを用いたもの）を適用した場合と、適用しなかった場合とを比較する。ここで行うドライエッチングは、チャネル形成領域となる部分又はチャネル形成領域と重畳する部分における不純物領域のエッチング後に、該被エッチング部に半導体層が露出した状態で行うものである。

図４０は、薄膜トランジスタのＶ_ｇ−Ｉ_ｄ曲線を示す。図４０（Ａ）は、本発明を適用せずして作製した薄膜トランジスタのＶ_ｇ−Ｉ_ｄ曲線を示し、図４０（Ｂ）は、本発明を適用して上記のドライエッチングを行って作製した薄膜トランジスタのＶ_ｇ−Ｉ_ｄ曲線を示す。なお、ドレイン電圧（ソースの電位に対するドレインの電位）は、１Ｖ及び１４Ｖとした。本発明を適用して作製した薄膜トランジスタはオフ電流が小さく、且つ電気的特性のばらつきが小さいことがわかる。

また、図４０（Ｂ）ではドレイン電圧が１Ｖの場合と、ドレイン電圧が１４Ｖの場合のＶ_ｇ−Ｉ_ｄ曲線が乖離しておらず、ドレイン電圧によるドレイン電流の変化が小さいものとなっている。即ち、ドレイン電圧にばらつきを生じても、ドレイン電流のばらつきを小さいものとすることができる。

以上のように、本発明を適用することで、オフ電流が低く、電気的特性が良好であり、且つ電気的特性のばらつきが小さい薄膜トランジスタを作製することができる。

本発明を適用した薄膜トランジスタの構造の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製に用いるプラズマＣＶＤ装置の上面図。本明細書中におけるテーパー角を定義する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明を適用した薄膜トランジスタの構造の一例を説明する図。本発明を適用した薄膜トランジスタの構造の一例を説明する図。本発明を適用した薄膜トランジスタの構造の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明の薄膜トランジスタの作製方法の一例を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な液晶表示装置を説明する図。本発明を適用可能な発光装置を説明する図。本発明を適用可能な発光装置を説明する図。本発明を適用可能な表示装置の構成を説明するブロック図。本発明の液晶表示パネルを説明する上面図及び断面図。本発明の発光表示パネルを説明する上面図及び断面図。本発明の発光装置を用いた電子機器を説明する斜視図。本発明の発光装置を用いた電子機器を説明する図。本発明を適用して作製した薄膜トランジスタの電気的特性を示す図。

符号の説明

１００基板
１０２ゲート電極層
１０４ゲート絶縁層
１０６半導体層
１０８バッファ層
１１０ソース領域及びドレイン領域
１１２ソース電極及びドレイン電極層
１１４絶縁層
１１６開口部
１１８画素電極層
１２１レジストマスク
１２２レジストマスク
１２６レジストマスク
１３１レジストマスク
１３６レジストマスク
１３７レジストマスク
２００ロード室
２０１第１の反応室
２０２第２の反応室
２０３第３の反応室
２０４第４の反応室
２０５アンロード室
２１０共通室
２１１搬送手段
２１２ゲートバルブ
２１８カセット
２１９カセット
２２０基板
２２２基板
２２４層
３００基板
３０１基板
３０２配線
３０４配線
３０５配線
３１６配線
３１８配線
３２０絶縁層
３２２絶縁層
３２３開口部
３２４画素電極
３２５スリット
３２６画素電極
３２８薄膜トランジスタ
３２９薄膜トランジスタ
３３０保持容量部
３３１保持容量部
３３２遮光層
３３４第１の着色層
３３６第２の着色層
３３８第３の着色層
３４０対向電極
３４２スペーサ
３４４突起
３４６配向膜
３４８配向膜
３５０液晶層
３５１液晶素子
３５２液晶素子
４００基板
４０１基板
４０２配線
４０３配線
４０６絶縁層
４０９配線
４１６配線
４１８配線
４１９配線
４２０絶縁層
４２２絶縁層
４２３開口部
４２４画素電極
４２５スリット
４２６画素電極
４２７開口部
４２８薄膜トランジスタ
４２９薄膜トランジスタ
４３０保持容量部
４３１保持容量部
４３２遮光層
４３６着色層
４３７平坦化層
４４０対向電極
４４１スリット
４４６配向膜
４４８配向膜
４５０液晶層
４５１第１の液晶素子
４５２第２の液晶素子
５００基板
５０１基板
５０２配線
５０４配線
５０６第１の絶縁層
５０７対向電極
５１６配線
５１８配線
５２０第２の絶縁層
５２３開口部
５２４画素電極
５２５スリット
５２８薄膜トランジスタ
５３２遮光層
５３６着色層
５３７平坦化層
５４６配向膜
５４８配向膜
５５０液晶層
６００基板
６０１基板
６０２走査線
６０６第１の絶縁層
６０９配線
６１５容量電極
６１６配線
６１８配線
６２０第２の絶縁層
６２３開口部
６２４画素電極
６２８薄膜トランジスタ
６３２遮光層
６３６着色層
６３７平坦化層
６４６配向膜
６４８配向膜
６５０液晶層
７００基板
７０１基板
７０２配線
７０４配線
７１５配線
７１６配線
７１８配線
７２３開口部
７２４画素電極
７２８薄膜トランジスタ
７３２遮光層
７３６着色層
７３７平坦化層
７４０対向電極
７４６配向膜
７４８配向膜
７５０液晶層
８００基板
８０１薄膜トランジスタ
８０２薄膜トランジスタ
８０３絶縁層
８０４絶縁層
８０５導電層
８０６隔壁
８０７発光層
８０８導電層
８０９発光素子
８１０保護層
８２１駆動用トランジスタ
８２２発光素子
８２３陰極
８２４発光層
８２５陽極
８３１駆動用トランジスタ
８３３陰極
８３４発光層
８３５陽極
８３６遮光層
８３７導電層
８４１駆動用トランジスタ
８４３陰極
８４４発光層
８４５陽極
８４７導電層
８５０画素部
８５２走査線駆動回路
８５３信号線駆動回路
８５４シフトレジスタ
８５５アナログスイッチ
８５６シフトレジスタ
８５７バッファ
９０１第１の基板
９０２画素部
９０３信号線駆動回路
９０４走査線駆動回路
９０５シール材
９０６第２の基板
９０７ＦＰＣ
９０８液晶層
９０９トランジスタ
９１０トランジスタ
９１１スペーサ
９１２画素電極
９１３液晶素子
９１４引き回し配線
９１５引き回し配線
９１６接続端子
９１７対向電極
９１８配線
９１９異方性導電層
９３０発光素子
９３１充填材
９４０配線
９５１筐体
９５２表示用パネル
９５３主画面
９５４モデム
９５５受信機
９５６リモコン操作機
９５７表示部
９５８サブ画面
９５９スピーカ部
９６１筐体
９６２表示部
９６３操作部
９６６筐体
９６７表示部
９７１画素部
９７２信号線駆動回路
９７３走査線駆動回路
９７４チューナ
９７５映像信号増幅回路
９７６映像信号処理回路
９７７コントロール回路
９７８信号分割回路
９７９音声信号増幅回路
９８０音声信号処理回路
９８１制御回路
９８２入力部
９８３スピーカ

Claims

ゲート電極層上方に、ゲート絶縁層と、島状半導体層と、島状不純物半導体層と、を形成する工程と、
前記島状不純物半導体層上方に導電層を形成する工程と、
前記導電層上方にレジストマスクを形成する工程と、
前記導電層をエッチングしてソース電極層及びドレイン電極層を形成し、前記島状不純物半導体層をエッチングしてバックチャネル部を形成する工程と、
前記バックチャネル部のエッチングを行い、前記島状半導体層上方の残渣を除去し、且つ、前記島状不純物半導体層の側面を階段状の形状とする工程と、を有することを特徴とする半導体装置の作製方法。
ゲート電極層上方に、ゲート絶縁層と、半導体層と、不純物半導体層と、導電層と、を形成する工程と、
前記導電層上方に、凹部を有する第１のレジストマスクを形成する工程と、
前記半導体層と、前記不純物半導体層と、前記導電層と、をエッチングすることにより、島状半導体層と、島状不純物半導体層と、島状導電層と、を形成し、前記凹部を前記導電層に達せしめ第２のレジストマスクを形成する工程と、
前記導電層をエッチングしてソース電極層及びドレイン電極層を形成し、前記島状不純物半導体層をエッチングしてバックチャネル部を形成する工程と、
前記バックチャネル部のエッチングを行い、前記島状半導体層上方の残渣を除去し、且つ、前記島状不純物半導体層の側面を階段状の形状とする工程と、を有することを特徴とする半導体装置の作製方法。
請求項１又は２において、
前記導電層をドライエッチングした後にウェットエッチングすることにより、前記ソース電極層及び前記ドレイン電極層を形成することを特徴とする半導体装置の作製方法。
請求項１乃至３のいずれか一項において、
前記バックチャネル部のエッチングは、無バイアスで行うことを特徴とする半導体装置の作製方法。
請求項１乃至４のいずれか一項において、
前記バックチャネル部のエッチングは、塩素ガスを用いて行うことを特徴とする半導体装置の作製方法。
請求項１乃至５のいずれか一項において、
前記バックチャネル部のエッチングは、パルス放電により行うことを特徴とする半導体装置の作製方法。
請求項１乃至６のいずれか一項において、
前記島状半導体層は、微結晶半導体層と、非晶質半導体層と、を有し、
前記非晶質半導体層は、前記不純物半導体層と接する領域を有することを特徴とする半導体装置の作製方法。
請求項１乃至７のいずれか一項において、
前記ソース電極層又は前記ドレイン電極層と電気的に接続された画素電極層を形成する工程を有し、
前記画素電極層は、透光性を有することを特徴とする半導体装置の作製方法。