KR20230067003A - 표시 장치 - Google Patents

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최홍락
이도형
정찬용
옥경철
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Abstract

본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상에 위치하며, 채널 영역과, 채널 영역의 제1 측에 위치하는 제1 도체화 영역 및 채널 영역의 제2 측에 위치하는 제2 도체화 영역을 포함하는 메인 액티브 층, 메인 액티브 층 상에 위치하는 희생 액티브 층, 희생 액티브 층 상에 위치하는 게이트 절연막, 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제1 도체화 영역과 일부 중첩되는 제1 전극, 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제2 도체화 영역과 일부 중첩되는 제2 전극, 및 게이트 절연막 상에 위치하고, 메인 액티브 층의 채널 영역과 중첩되는 제3 전극을 포함할 수 있고, 이에 따라, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조를 제공할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 개시의 실시 예들은 표시 장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브 층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브 층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브 층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브 층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브 층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 유기발광표시장치 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브 층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 액티브 층을 박막 트랜지스터에 적용하기 위해, 소스 전극 및 드레인 전극과의 연결부 형성을 위한 별도의 도체화 공정이 필요할 수 있다.
종래의 트랜지스터의 제작 공정 시, 액티브 층 상에 금속을 증착하고 식각(Etching) 공정이 진행될 수 있는데, 이때 액티브 층이 손상되는 문제점이 발생할 수 있다. 또한, 종래의 트랜지스터의 제작 공정 시, 액티브 층 상에 증착 된 금속에 의해 액티브 층이 손상되는 문제점이 발생할 수 있다. 이에, 본 명세서의 발명자들은 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 발명하였다.
본 개시의 실시 예들은, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조와 대응되는 캐패시터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 액티브 층 상에 금속이 증착됨에도, 금속에 의해 액티브 층이 손상(오염)되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 기판, 기판 상에 위치하며, 채널 영역과, 채널 영역의 제1 측에 위치하는 제1 도체화 영역 및 채널 영역의 제2 측에 위치하는 제2 도체화 영역을 포함하는 메인 액티브 층, 메인 액티브 층 상에 위치하는 희생 액티브 층, 희생 액티브 층 상에 위치하는 게이트 절연막, 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제1 도체화 영역과 일부 중첩되는 제1 전극, 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제2 도체화 영역과 일부 중첩되는 제2 전극, 및 게이트 절연막 상에 위치하고, 메인 액티브 층의 채널 영역과 중첩되는 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
희생 액티브 층의 두께는 메인 액티브 층의 두께보다 얇을 수 있다.
메인 액티브 층은 제1 반도체 물질을 포함하고, 희생 액티브 층은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.
메인 액티브 층은 인듐 기반의 제1 반도체 물질을 포함하고, 희생 액티브 층은 주석 기반의 제2 반도체 물질을 포함할 수 있다.
제1 반도체 물질은 제2 반도체 물질의 식각비보다 큰 식각비를 가질 수 있다.
본 개시의 실시 예들은, 기판, 기판 상에 위치하며, 채널 영역과, 채널 영역의 제1 측에 위치하는 제1 도체화 영역 및 채널 영역의 제2 측에 위치하는 제2 도체화 영역을 포함하는 메인 액티브 층, 메인 액티브 층의 제1 도체화 영역 상에 위치하는 제1 희생 액티브 층, 메인 액티브 층의 제2 도체화 영역 상에 위치하는 제2 희생 액티브 층, 메인 액티브 층의 채널 영역 상에 위치하는 게이트 절연막, 제1 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제1 도체화 영역과 일부 중첩되는 제1 전극, 제2 희생 액티브 층 상에 위치하고, 메인 액티브 층의 제2 도체화 영역과 일부 중첩되는 제2 전극, 및 게이트 절연막 상에 위치하고, 메인 액티브 층의 채널 영역과 중첩되는 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
제1 희생 액티브 층 및 제2 희생 액티브 층 각각의 두께는 메인 액티브 층의 두께보다 얇을 수 있다.
제1 희생 액티브 층 및 제2 희생 액티브 층 각각은 도체화 되어 있을 수 있다.
제1 희생 액티브 층 및 제2 희생 액티브 층 각각은 제1 반도체 물질을 포함할 수 있고, 메인 액티브 층은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.
제1 희생 액티브 층 및 제2 희생 액티브 층 각각은 인듐(In) 기반의 제1 반도체 물질을 포함할 수 있다. 메인 액티브 층은 주석(Sn) 기반의 제2 반도체 물질을 포함할 수 있다.
제1 반도체 물질은 제2 반도체 물질의 식각비보다 큰 식각비를 가질 수 있다.
본 개시의 실시 예들에 의하면, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조와 대응되는 캐패시터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브 층 상에 금속이 증착됨에도, 금속에 의해 액티브 층이 손상(오염)되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 표시 장치의 트랜지스터 구조를 나타낸다.
도 6a는 도 5의 X1 영역의 단면도이다.
도 6b는 도 5의 X2 영역의 단면도이다.
도 7은 도 5의 메인 액티브 층과 희생 액티브 층의 구조를 나타낸다.
도 8a는 도 5의 트랜지스터 구조와 대응되는 캐패시터 구조를 나타낸다.
도 8b는 도 5의 트랜지스터 구조와 대응되는 다른 캐패시터 구조를 나타낸다.
도 9는 본 개시의 실시 예들에 따른 표시 장치의 트랜지스터 구조를 나타낸다.
도 10a는 도 9의 Y1 영역의 단면도이다.
도 10b는 도 9의 Y2 영역의 단면도이다.
도 11a는 도 9의 트랜지스터 구조와 대응되는 캐패시터 구조를 나타낸다.
도 11b는 도 9의 트랜지스터 구조와 대응되는 다른 캐패시터 구조를 나타낸다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 실시예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 실시예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 게이트 신호의 일종인 스캔 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센스 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센스 신호 라인(SENL)에서 공급된 센스 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
한편, 트랜지스터를 형성하는 과정에서, 식각 공정(특히, 습식 식각 공정)에 의해서 액티브 층의 채널 영역이 손상(Damage)을 받거나, 액티브 층 상에 금속을 형성할 때 금속에 의해 액티브 층의 채널 영역이 손상을 받을 수 있다. 본 명세서에서 액티브 층은 액티브 층이라고도 할 수 있다. 본 명세서에서 손상은 오염이라는 의미를 가질 수 있다.
본 개시의 실시 예들은 식각 공정 또는 금속 형성 공정 시 채널 역할을 하는 액티브 층이 손상되는 위험성을 줄여줄 수 있는 트랜지스터 구조를 개시한다. 이를 통해, 본 개시의 실시 예들에 따른 표시 장치(100)의 트랜지스터들은 높은 성능, 높은 안정성, 및 높은 신뢰성을 가질 수 있다.
여기서, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터는, 표시 패널(110)에 배치된 트랜지스터들의 전체 또는 일부일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 각 서브 픽셀(SP) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 GIP 타입의 게이트 구동 회로(130) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다.
본 개시의 실시 예들에 따른 트랜지스터 구조는 메인 액티브 층뿐만 아니라, 메인 액티브 층의 손상을 방지해주기 위한 희생 액티브 층을 더 포함하는 구조를 의미할 수 있다. 본 명세서에서, 트랜지스터는 박막 트랜지스터(TFT: Thin Film Transistor)라고도 한다.
도 5는 본 개시의 실시 예들에 따른 표시 장치(100)의 트랜지스터 구조를 나타내고, 도 6a는 도 5의 X1 영역의 단면도이며, 도 6b는 도 5의 X2 영역의 단면도이고, 도 7은 도 5의 메인 액티브 층(MACT)과 희생 액티브 층(SACT)의 구조를 나타낸다. 단, 도 7에서, 메인 액티브 층(MACT)과 희생 액티브 층(SACT) 각각의 구조를 설명하기 위하여, 전극들(E1, E2, E3), 메인 액티브 층(MACT), 및 희생 액티브 층(SACT)은 분리된 형태로 도시된다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 트랜지스터 구성을 위하여, 메인 액티브 층(MACT), 희생 액티브 층(SACT), 게이트 절연막(GI), 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3) 등을 포함할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 메인 액티브 층(MACT)은, 기판(SUB) 상에 위치하며, 채널 영역(CHA)과, 채널 영역(CHA)의 제1 측에 위치하는 제1 도체화 영역(CA1) 및 채널 영역(CHA)의 제2 측에 위치하는 제2 도체화 영역(CA2)을 포함할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 희생 액티브 층(SACT)은 메인 액티브 층(MACT) 상에 위치할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 게이트 절연막(GI)은 희생 액티브 층(SACT) 상에 위치할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 제1 전극(E1)은 희생 액티브 층(SACT) 상에 위치할 수 있고, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 일부 중첩될 수 있다.
제2 전극(E2)은 희생 액티브 층(SACT) 상에 위치할 수 있고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 일부 중첩될 수 있다.
제3 전극(E3)은 게이트 절연막(GI) 상에 위치할 수 있고, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩될 수 있다.
제3 전극(E3)은 게이트 전극이고, 제1 전극(E1)은 소스 전극 또는 드레인 전극이고, 제2 전극(2)는 드레인 전극 또는 소스 전극일 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 본 개시의 실시 예들에서, 메인 액티브 층(MACT)의 채널 영역(CHA)은 메인 채널 역할을 수행할 수 있다. 희생 액티브 층(SACT)은 희생층 역할을 수행할 수 있다. 본 개시의 실시 예들에 따른 희생 액티브 층(SACT)은 희생층 역할을 수행하지만, 최종 제품에서 남아 있는 액티브 층이다. 또한, 본 개시의 실시 예들에서, 희생 액티브 층(SACT)은 메인 액티브 층(MACT)의 채널 영역(CHA)에 대한 인터페이스 역할을 더 수행할 수도 있다.
이를 위해, 본 개시의 실시 예들에서, 메인 액티브 층(MACT) 및 희생 액티브 층(SACT) 각각은 독특한 특징을 가질 수 있다. 여기서, 독특한 특징은 두께 등에 대한 구조적인 특징과 재료적 특징 등을 포함할 수 있다. 아래에서는, 이에 대하여 보다 상세하게 설명한다.
도 5를 참조하면, 희생 액티브 층(SACT)의 두께(Hs)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다. 이에 따라, 캐리어(예: 전자, 정공)의 전달이 정상적으로 이루어질 수 있으며, 메인 액티브 층(MACT)의 메인 채널 역할에 장애가 되지 않는다.
예를 들어, 희생 액티브 층(SACT)의 두께(Hs)는 일정할 수도 있고, 경우에 따라 일정하지 않을 수도 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 희생 액티브 층(SACT)의 두께(Hs)는 일정하지 않는 경우, 희생 액티브 층(SACT)에서, 제1 전극(E1)과 중첩되는 부분의 제1 두께(Hs1) 및 제2 전극(E2)과 중첩되는 부분의 제2 두께(Hs2) 각각은 제3 전극(E3)과 중첩되는 부분의 두께(Hs3)보다 두꺼울 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 희생 액티브 층(SACT)에서 가장 두꺼운 부분의 두께(Hs1, Hs2)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 희생 액티브 층(SACT)은 제1 전극(E1)과 중첩되는 제1 부분(PART1), 제2 전극(E2)과 중첩되는 제2 부분(PART2), 제3 전극(E3)과 중첩되는 제3 부분(PART3), 및 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3) 모두와 중첩되지 않는 제4 부분(PART4)을 포함할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 희생 액티브 층(SACT)에서, 제4 부분(PART4)은 도체화 영역(CA)을 포함할 수 있고, 제3 부분(PART3)의 일부 영역은 비 도체화 영역을 포함할 수 있다.
예를 들어, 희생 액티브 층(SACT)에서, 제3 부분(PART3)은 도체화 되지 않고, 제1 부분(PART1), 제2 부분(PART2), 및 제4 부분(PART4)은 도체화 영역(CA)을 포함할 수 있다. 다만, 희생 액티브 층(SACT)에서, 제4 부분(PART4)과 인접한 제3 부분(PART3)의 양쪽 일 부분이 도체화 되어 있을 수 있다.
이에 따라, 희생 액티브 층(SACT)은 희생층 역할을 하면서도, 메인 액티브 층(MACT)의 채널 영역(CHA)에 대한 인터페이스 역할을 해줄 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 희생 액티브 층(SACT)과 제1 전극(E1) 사이의 제1 보조 전극(AUX1), 및 희생 액티브 층(SACT)과 제2 전극(E2) 사이의 제2 보조 전극(AUX2)을 더 포함할 수 있다.
예를 들어, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속을 포함할 수 있다.
제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 습식 식각(Wet Etching) 방식으로 형성될 수 있다.
본 개시의 실시 예들에 따르면 희생 액티브 층(SACT)이 메인 액티브 층(MACT)이 상에 위치하기 때문에, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성을 위한 습식 식각 시, 희생 액티브 층(SACT)이 습식 식각에 의해 희생될 수 있고, 이에 따라, 메인 액티브 층(MACT)의 식각이 방지될 수 있다.
또한, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성을 위한 습식 식각 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속이 주변에 오염 물질로 발생될 수 있다. 하지만, 본 개시의 실시 예들에 따르면 희생 액티브 층(SACT)이 메인 액티브 층(MACT)이 상에 위치하기 때문에, 습식 식각 과정에서 발생될 수 있는 금속(제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속)으로 인해, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상(오염)되는 현상을 방지해줄 수 있다.
전술한 바와 관련하여, 메인 액티브 층(MACT)은 식각비(Etching Rate)가 상대적으로 큰 제1 반도체 물질을 포함할 수 있다. 이에 비해, 희생 액티브 층(SACT)은 식각비(Etching Rate)가 상대적으로 작은 제2 반도체 물질을 포함할 수 있다.
메인 액티브 층(MACT)은 금속에 의한 손상(Damage)을 상대적으로 많이 받는 제1 반도체 물질을 포함할 수 있다. 이에 비해, 희생 액티브 층(SACT)은 금속에 의한 손상(Damage)을 상대적으로 많이 적게 받는 제2 반도체 물질을 포함할 수 있다.
따라서, 희생 액티브 층(SACT)이 메인 액티브 층(MACT) 상에 위치함으로써, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성 과정에서 발생되는 금속에 의해서, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상되는 것이 방지될 수 있다.
메인 액티브 층(MACT)은 습식 식각에 의한 손상(Damage)을 상대적으로 적게 받는 제1 반도체 물질을 포함할 수 있다. 이에 비해, 희생 액티브 층(SACT)은 습식 식각에 의한 손상(Damage)을 상대적으로 많이 받는 제2 반도체 물질을 포함할 수 있다. 본 명세서에서 습식 식각에 의한 손상은 메인 액티브 층(MACT)의 전기적인 특성이 변한다는 의미일 수 있으며, 메인 액티브 층(MACT)의 채널 영역(CHA)이 채널 역할을 하지 못하거나, 캐리어(예: 전자, 정공)의 전달 특성이 나빠지거나, 또는 해당 트랜지스터의 온-오프 특성이 나빠지는 것을 의미할 수 있다.
따라서, 희생 액티브 층(SACT)이 메인 액티브 층(MACT) 상에 위치함으로써, 습식 식각에 의해, 희생 액티브 층(SACT)이 먼저 식각되고 메인 액티브 층(MACT)이 식각되는 것이 방지될 수 있다. 혹, 메인 액티브 층(MACT)이 식각되더라도, 메인 액티브 층(MACT)은 습식 식각에 의한 손상(Damage)을 상대적으로 적게 받기 때문에, 메인 액티브 층(MACT)이 메인 채널 역할을 하는데 문제가 될 정도로 식각되는 것이 방지될 수 있다.
한편, 습식 식각 시, 메인 액티브 층(MACT)이 식각되는 가능성을 줄여주기 위하여, 희생 액티브 층(SACT)이 일정 수준 이상의 두께(Hs)로 형성된 이후, 습식 식각 공정이 진행되도록 함으로써, 희생 액티브 층(SACT)에서, 습식 식각 공정에 의해 식각이 된 부분은 두께(Hs3)는, 습식 식각 공정에 의해 식각이 되지 않은 부분은 두께(Hs1, Hs1)보다 얇을 수 있다.
희생 액티브 층(SACT)에서, 습식 식각 공정에 의해 식각이 되지 않은 부분은 제1 보조 전극(AUX1)과 중첩되는 부분과 제2 보조 전극(AUX2)과 중첩되는 부분일 수 있다.
메인 액티브 층(MACT)이 식각되는 가능성을 줄여주기 위하여, 희생 액티브 층(SACT)의 두께(Hs)는, 일정 수준 이상으로 형성하더라도, 메인 액티브 층(MACT)의 메인 채널 역할을 장애가 될 정도로 두꺼워서는 안 된다.
한편, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성 과정에서 발생되는 금속에 의해서, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상되는 것을 방지하기 위하여, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속이 아니라, 투명 전도성 산화물(TCO: Transparent Conductive Oxide)을 포함할 수 있다.
전술한 바와 같이, 메인 액티브 층(MACT)은 제1 반도체 물질을 포함할 수 있다. 희생 액티브 층(SACT)은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.
예를 들어, 메인 액티브 층(MACT)은 인듐(In) 기반의 제1 반도체 물질을 포함할 수 있다. 희생 액티브 층(SACT)은 주석(Sn) 기반의 제2 반도체 물질을 포함할 수 있다.
예를 들어, 인듐(In) 기반의 제1 반도체 물질은 IZO (Indium zinc oxide) 또는 IGZO (Indium gallium zinc oxide) 등을 포함할 수 있다. 주석(Sn) 기반의 제2 반도체 물질은 ITZO (Indium tin zinc oxide), ITGZO, SnO (Tin(Ⅱ) oxide), 또는 Sn2O (Tin oxide), SnO2 (Tin (Ⅳ) oxide) 등을 포함할 수 있다.
예를 들어, 제1 반도체 물질은 제2 반도체 물질의 식각비보다 큰 식각비를 가질 수 있다.
예를 들어, 제1 반도체 물질은 금속에 의한 손상(Damage)을 상대적으로 많이 받을 수 있고, 제2 반도체 물질은 금속에 의한 손상(Damage)을 상대적으로 많이 적게 받을 수 있다.
예를 들어, 제1 반도체 물질은 습식 식각에 의한 손상(Damage)을 상대적으로 적게 받을 수 있고, 제2 반도체 물질은 습식 식각에 의한 손상(Damage)을 상대적으로 많이 받을 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하면, 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3)은 모두 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1) 및 제2 전극(E2)은 제3 전극(E3)에 포함된 금속 물질과 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3)은 모두 게이트 금속 물질을 포함할 수 있다. 게이트 금속 물질은 게이트 전극인 제3 전극(E3)의 구성하는 금속 물질을 의미하거나 게이트 라인들(GL)을 구성하는 금속 물질을 의미할 수 있다.
도 5, 도 6a, 도 6b 및 도 7을 참조하여 설명한 구조는 트랜지스터 구조이다. 본 개시의 실시 예들에 따른 표시 장치(100)는, 표시 영역(DA) 또는 비 표시 영역(NDA)에 배치되는 트랜지스터를 포함하는데, 이 트랜지스터는 메인 액티브 층(MACT), 희생 액티브 층(SACT), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)을 포함할 수 있다.
전술한 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터는, 표시 패널(110)에 배치된 트랜지스터들의 전체 또는 일부일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 각 서브 픽셀(SP) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 GIP 타입의 게이트 구동 회로(130) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다.
도 8a는 도 5의 트랜지스터 구조와 대응되는 캐패시터 구조를 나타내고, 도 8b는 도 5의 트랜지스터 구조와 대응되는 다른 캐패시터 구조를 나타낸다.
도 8a 및 도 8b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB) 상에 위치하며, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩되는 라이트 쉴드(LS), 및 라이트 쉴드(LS) 상에 위치하며 메인 액티브 층(MACT) 아래에 위치하는 버퍼층(BUF)을 더 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 전술한 트랜지스터 구조와 대응되는 수직 구조를 갖고 표시 영역(DA) 및/또는 비 표시 영역(NDA)에 배치되는 캐패시터를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 캐패시터는 제1 플레이트(810), 제2 플레이트(820) 및 제3 플레이트(830)를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 플레이트(810)는 기판(SUB) 상에 위치할 수 있다. 제1 플레이트(810)와 제2 플레이트(820) 사이에 버퍼층(BUF)이 위치할 수 있다. 제2 플레이트(820)와 제3 플레이트(830) 사이에 게이트 절연막(GI)이 위치할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 플레이트(810)는, 라이트 쉴드(LS)이거나 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제3 플레이트(830)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제2 플레이트(820)는, 메인 액티브 층(MACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(821), 및 희생 액티브 층(SACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(822)를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 예를 들어, 캐패시터는 라이트 쉴드(LS)를 구성하는 금속 물질이 포함된 제1 플레이트(810), 액티브 층을 구성하는 반도체 물질이 포함된 제2 플레이트(820), 및 게이트 금속 물질이 포함된 제3 플레이트(830)을 포함할 수 있다. 이 경우, 캐패시터는 LAG (Light Shied - Active layer - Gate Metal) 구조를 갖는다고 할 수 있다.
패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 나중에 형성될 수도 있고, 게이트 절연막(GI)보다 나중에 형성될 수도 있다.
도 8a의 캐패시터 구조는, 패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 나중에 형성되는 경우를 나타낸다.
도 8a를 참조하면, 캐패시터의 제3 플레이트(830)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함하는 플레이트(832)를 포함할 뿐만 아니라, 이러한 플레이트(832)와 게이트 절연막(GI) 사이에 추가적인 플레이트(831)를 더 포함할 수 있다.
이러한 추가적인 플레이트(831)는 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속 물질과 동일한 금속 물질을 포함할 수 있다.
도 8b의 캐패시터 구조는, 패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 먼저 형성되는 경우를 나타낸다.
도 8b를 참조하면, 캐패시터의 제2 플레이트(820)는 희생 액티브 층(SACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(822)와 게이트 절연막(GI) 사이에 추가적인 플레이트(823)를 더 포함할 수 있다.
이러한 추가적인 플레이트(823)는 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속 물질과 동일한 금속 물질을 포함할 수 있다.
아래에서는, 도 9, 도 10a 및 도 10b를 참조하여, 메인 액티브 층의 손상을 방지해주기 위한 희생 액티브 층을 더 포함하는 트랜지스터 구조에 대한 다른 예시를 설명한다.
도 9는 본 개시의 실시 예들에 따른 표시 장치(100)의 트랜지스터 구조를 나타내고, 도 10a는 도 9의 Y1 영역의 단면도이고, 도 10b는 도 9의 Y2 영역의 단면도이다.
도 9, 도 10a 및 도 10b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 트랜지스터 구성을 위하여, 메인 액티브 층(MACT), 제1 및 제2 희생 액티브 층(SACT1, SACT2), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 등을 포함할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 메인 액티브 층(MACT)은 기판(SUB) 상에 위치하며, 채널 영역(CHA)과, 채널 영역(CHA)의 제1 측에 위치하는 제1 도체화 영역(CA1) 및 채널 영역(CHA)의 제2 측에 위치하는 제2 도체화 영역(CA2)을 포함할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 희생 액티브 층(SACT1)은 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 상에 위치할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제2 희생 액티브 층(SACT2)은 메인 액티브 층(MACT)의 제2 도체화 영역(CA2) 상에 위치할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 게이트 절연막(GI)은 메인 액티브 층(MACT)의 채널 영역(CHA) 상에 위치할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 전극(E1)은 제1 희생 액티브 층(SACT1) 상에 위치하고, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 일부 중첩될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제2 전극(E2)은 제2 희생 액티브 층(SACT2) 상에 위치하고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 일부 중첩될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제3 전극(E3)은 게이트 절연막(GI) 상에 위치하고, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩될 수 있다.
제3 전극(E3)은 게이트 전극이고, 제1 전극(E1)은 소스 전극 또는 드레인 전극이고, 제2 전극(2)는 드레인 전극 또는 소스 전극일 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 본 개시의 실시 예들에서, 메인 액티브 층(MACT)의 채널 영역(CHA)은 메인 채널 역할을 수행할 수 있고, 메인 액티브 층(MACT)의 채널 영역(CHA)에 대한 인터페이스 역할도 수행할 수 있다.
본 개시의 실시 예들에서, 희생 액티브 층(SACT1, SACT2)은 패널 제작 시, 메인 액티브 층(MACT)의 손상을 방지해주는 희생층 역할을 수행할 수 있다. 본 개시의 실시 예들에 따른 희생 액티브 층(SACT1, SACT2)은 희생층 역할을 하지만, 최종 제품에서 남아 있는 액티브 층이다.
본 개시의 실시 예들에서, 메인 액티브 층(MACT) 및 희생 액티브 층(SACT1, SACT2) 각각은 독특한 특징을 가질 수 있다. 여기서, 독특한 특징은 두께 등에 대한 구조적인 특징과 재료적 특징 등을 포함할 수 있다. 아래에서는, 이에 대하여 보다 상세하게 설명한다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각의 두께(Hs)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다. 따라서, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 제1 전극(E1) 간의 전기적인 연결 상태가 향상될 수 있고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 제2 전극(E2) 간의 전기적인 연결 상태가 향상될 수 있다.
제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 도체화 되어 있을 수 있다. 따라서, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 제1 전극(E1) 간의 전기적인 연결 상태가 더욱더 향상될 수 있고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 제2 전극(E2) 간의 전기적인 연결 상태가 더욱더 향상될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 제1 희생 액티브 층(SACT1)과 제1 전극(E1) 사이의 제1 보조 전극(AUX1), 및 제2 희생 액티브 층(SACT2)과 제2 전극(E2) 사이의 제2 보조 전극(AUX2)을 더 포함할 수 있다.
제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속을 포함할 수 있다.
한편, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 및 제2 도체화 영역(CA2) 각각은 전체적으로 도체화가 되어 있을 수도 있고, 부분적으로만 도체화가 되어 있을 수도 있다.
예를 들어, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 및 제2 도체화 영역(CA2) 각각은, 깊이 방향으로 상면에서 배면까지 도체화가 실제로 되어 있을 수 있다. 다른 예를 들어, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 및 제2 도체화 영역(CA2) 각각은, 깊이 방향으로 상면에서 배면까지 모두 도체화가 된 것이 아니라 상면에서 중간 지점까지만 도체화가 실제로 되어 있을 수도 있다.
본 개시의 실시 예들에 따르면 제1 희생 액티브 층(SACT1)이 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 상에 위치하기 때문에, 제1 보조 전극(AUX1)의 형성을 위한 습식 식각 시, 제1 희생 액티브 층(SACT1)이 습식 식각에 의해 희생될 수 있고, 이에 따라, 메인 액티브 층(MACT)의 식각이 방지될 수 있다.
또한, 본 개시의 실시 예들에 따르면 제2 희생 액티브 층(SACT2)이 메인 액티브 층(MACT)의 제2 도체화 영역(2 상에 위치하기 때문에, 제2 보조 전극(AUX12)의 형성을 위한 습식 식각 시, 제2 희생 액티브 층(SACT2)이 습식 식각에 의해 희생될 수 있고, 이에 따라, 메인 액티브 층(MACT)의 식각이 방지될 수 있다.
제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성을 위한 습식 식각 또는 금속 증착 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속이 주변에 오염 물질로 발생될 수 있다. 하지만, 본 개시의 실시 예들에 따르면 메인 액티브 층(MACT)은 금속에 의한 손상을 잘 받지 않는 반도체 물질을 포함하기 때문에, 습식 식각 과정에서 발생될 수 있는 금속(제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속)으로 인해, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상(오염)되는 현상이 방지될 수 있다.
전술한 바와 관련하여, 메인 액티브 층(MACT)은 식각비(Etching Rate)가 상대적으로 작은 제2 반도체 물질을 포함할 수 있다. 이에 비해, 제1 및 제2 희생 액티브 층(SACT1, SACT2)은 식각비(Etching Rate)가 상대적으로 큰 제1 반도체 물질을 포함할 수 있다.
메인 액티브 층(MACT)은 금속에 의한 손상(Damage)을 상대적으로 적게 받는 제2 반도체 물질을 포함할 수 있다. 이에 비해, 제1 및 제2 희생 액티브 층(SACT1, SACT2)은 금속에 의한 손상(Damage)을 상대적으로 많이 받는 제1 반도체 물질을 포함할 수 있다.
제1 및 제2 희생 액티브 층(SACT1, SACT2)은 도체화 되어 보조 전극 역할을 하고, 금속에 의한 손상을 적게 받는 메인 액티브 층(MACT)만이 채널 역할과 인터페이스 역할을 수행하기 때문에, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성 과정에서 발생되는 금속에 의해서, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상되는 것이 방지될 수 있다.
메인 액티브 층(MACT)은 습식 식각에 의한 손상(Damage)을 상대적으로 많이 받는 제2 반도체 물질을 포함할 수 있다. 이에 비해, 제1 및 제2 희생 액티브 층(SACT1, SACT2)은 습식 식각에 의한 손상(Damage)을 상대적으로 적게 받는 제1 반도체 물질을 포함할 수 있다.
따라서, 습식 식각에 의해, 제1 및 제2 희생 액티브 층(SACT1, SACT2)이 먼저 식각되어 희생됨으로서, 습식 식각에 약한 메인 액티브 층(MACT)이 습식 식각에 의해 손상되는 것이 방지될 수 있다.
한편, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 형성 과정에서 발생되는 금속에 의해서, 메인 채널 역할을 하는 메인 액티브 층(MACT)의 표면이 손상되는 것을 더욱 효과적으로 방지하기 위하여, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속이 아니라, 투명 전도성 산화물(TCO: Transparent Conductive Oxide)을 포함할 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 제1 반도체 물질을 포함할 수 있다. 메인 액티브 층(MACT)은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.
예를 들어, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 인듐(In) 기반의 제1 반도체 물질을 포함할 수 있다. 메인 액티브 층(MACT)은 주석(Sn) 기반의 제2 반도체 물질을 포함할 수 있다.
예를 들어, 인듐(In) 기반의 제1 반도체 물질은 IZO (Indium zinc oxide) 또는 IGZO (Indium gallium zinc oxide) 등을 포함할 수 있다. 주석(Sn) 기반의 제2 반도체 물질은 ITZO (Indium tin zinc oxide), ITGZO, SnO (Tin(Ⅱ) oxide), 또는 Sn2O (Tin oxide), SnO2 (Tin (Ⅳ) oxide) 등을 포함할 수 있다.
예를 들어, 제1 반도체 물질은 제2 반도체 물질의 식각비보다 큰 식각비를 가질 수 있다.
예를 들어, 제1 반도체 물질은 금속에 의한 손상(Damage)을 상대적으로 많이 받을 수 있고, 제2 반도체 물질은 금속에 의한 손상(Damage)을 상대적으로 많이 적게 받을 수 있다.
예를 들어, 제1 반도체 물질은 습식 식각에 의한 손상(Damage)을 상대적으로 적게 받을 수 있고, 제2 반도체 물질은 습식 식각에 의한 손상(Damage)을 상대적으로 많이 받을 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3)은 모두 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1) 및 제2 전극(E2)은 제3 전극(E3)에 포함된 금속 물질과 동일한 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3)은 모두 게이트 금속 물질을 포함할 수 있다. 게이트 금속 물질은 게이트 전극인 제3 전극(E3)의 구성하는 금속 물질을 의미하거나 게이트 라인들(GL)을 구성하는 금속 물질을 의미할 수 있다.
도 9, 도 10a 및 도 10b를 참조하여 설명한 구조는 트랜지스터 구조이다. 본 개시의 실시 예들에 따른 표시 장치(100)는, 표시 영역(DA) 또는 비 표시 영역(NDA)에 배치되는 트랜지스터를 포함하는데, 이 트랜지스터는 메인 액티브 층(MACT), 희생 액티브 층(SACT1, SACT2), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)을 포함할 수 있다.
전술한 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터는, 표시 패널(110)에 배치된 트랜지스터들의 전체 또는 일부일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 각 서브 픽셀(SP) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 트랜지스터 구조를 갖는 트랜지스터들은 GIP 타입의 게이트 구동 회로(130) 내 트랜지스터들의 전체 또는 일부를 포함할 수 있다.
도 11a는 도 9의 트랜지스터 구조와 대응되는 캐패시터 구조를 나타내고, 도 11b는 도 9의 트랜지스터 구조와 대응되는 다른 캐패시터 구조를 나타낸다.
도 11a 및 도 11b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB) 상에 위치하며, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩되는 라이트 쉴드(LS), 및 라이트 쉴드(LS) 상에 위치하며 메인 액티브 층(MACT) 아래에 위치하는 버퍼층(BUF)을 더 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는, 전술한 트랜지스터 구조와 대응되는 수직 구조를 갖고 표시 영역(DA) 및/또는 비 표시 영역(NDA)에 배치되는 캐패시터를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 캐패시터는 제1 플레이트(1110), 제2 플레이트(1120) 및 제3 플레이트(1130)를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 플레이트(1110)는 기판(SUB) 상에 위치할 수 있다. 제1 플레이트(1110)와 제2 플레이트(1120) 사이에 버퍼층(BUF)이 위치할 수 있다. 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 게이트 절연막(GI)이 위치할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 플레이트(1110)는, 라이트 쉴드(LS)이거나 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제3 플레이트(1130)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제2 플레이트(1120)는, 메인 액티브 층(MACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(1121), 및 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(1122)를 포함할 수 있다.
패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 나중에 형성될 수도 있고, 게이트 절연막(GI)보다 나중에 형성될 수도 있다.
도 11a의 캐패시터 구조는, 패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 나중에 형성되는 경우를 나타낸다.
도 11a를 참조하면, 캐패시터의 제3 플레이트(1130)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함하는 플레이트(1132)를 포함할 뿐만 아니라, 이러한 플레이트(832)와 게이트 절연막(GI) 사이에 추가적인 플레이트(1131)를 더 포함할 수 있다.
이러한 추가적인 플레이트(1131)는 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속 물질과 동일한 금속 물질을 포함할 수 있다.
도 11b의 캐패시터 구조는, 패널 제작 시, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)은, 게이트 절연막(GI)보다 먼저 형성되는 경우를 나타낸다.
도 11b를 참조하면, 캐패시터의 제2 플레이트(1120)는 제1 및 제2 희생 액티브 층(SACT1, SACT2)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(1122)와 게이트 절연막(GI) 사이에 추가적인 플레이트(1123)를 더 포함할 수 있다.
이러한 추가적인 플레이트(1123)는 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함되는 금속 물질과 동일한 금속 물질을 포함할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB); 기판(SUB) 상에 위치하며, 채널 영역(CHA)과, 채널 영역(CHA)의 제1 측에 위치하는 제1 도체화 영역(CA1) 및 채널 영역(CHA)의 제2 측에 위치하는 제2 도체화 영역(CA2)을 포함하는 메인 액티브 층(MACT); 메인 액티브 층(MACT) 상에 위치하는 희생 액티브 층(SACT); 희생 액티브 층(SACT) 상에 위치하는 게이트 절연막(GI); 희생 액티브 층(SACT) 상에 위치하고, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 일부 중첩하는 제1 전극(E1); 희생 액티브 층(SACT) 상에 위치하고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 일부 중첩하는 제2 전극(E2); 및 게이트 절연막(GI) 상에 위치하고, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩되는 제3 전극(E3)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)의 두께(Hs)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)의 두께(Hs)는 일정하지 않고, 희생 액티브 층(SACT)에서, 제1 전극(E1)과 중첩되는 부분의 제1 두께(Hs1) 및 제2 전극(E2)과 중첩되는 부분의 제2 두께(Hs2) 각각은 제3 전극(E3)과 중첩되는 부분의 두께(Hs3)보다 두꺼울 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)에서 가장 두꺼운 부분의 두께(Hs1, Hs2)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)은, 제1 전극(E1)과 중첩되는 제1 부분(PART1); 제2 전극(E2)과 중첩되는 제2 부분(PART2); 제3 전극(E3)과 중첩되는 제3 부분(PART3); 및 제1 전극(E1), 제2 전극(E2) 및 제3 전극(E3) 모두와 중첩되지 않는 제4 부분(PART4)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)에서, 제4 부분(PART4)은 도체화 영역(CA)을 포함할 수 있고, 제3 부분(PART3)의 일부 영역은 도체화 영역(CA)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 희생 액티브 층(SACT)에서, 제4 부분(PART4)과 인접한 제1 부분(PART1)의 일 부분이 도체화 되어 있을 수 있다. 제4 부분(PART4)과 인접한 제2 부분(PART2)의 일 부분이 도체화 되어 있을 수 있다. 제4 부분(PART4)과 인접한 제3 부분(PART3)의 양쪽 일 부분이 도체화 되어 있을 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 희생 액티브 층(SACT)과 제1 전극(E1) 사이의 제1 보조 전극(AUX1), 및 희생 액티브 층(SACT)과 제2 전극(E2) 사이의 제2 보조 전극(AUX2)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 투명 전도성 산화물(TCO: Transparent Conductive Oxide)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 메인 액티브 층(MACT)은 제1 산화물 반도체(ACT1)를 포함할 수 있다. 희생 액티브 층(SACT)은 제1 산화물 반도체(ACT1)와 다른 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 메인 액티브 층(MACT)은 인듐(In) 기반의 제1 산화물 반도체(ACT1)를 포함할 수 있다. 희생 액티브 층(SACT)은 주석(Sn) 기반의 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 산화물 반도체(ACT1)는 제2 산화물 반도체(ACT2)의 식각비(제2 식각비)보다 큰 식각비(제1 식각비)를 가질 수 있다(제1 식각비 > 제2 식각비). 즉, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 메인 액티브 층(MACT)은 제1 식각비를 갖는 제1 산화물 반도체(ACT1)를 포함할 수 있다. 희생 액티브 층(SACT)은 제1 식각비보다 작은 제2 식각비를 갖는 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB) 상에 위치하며, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩하는 라이트 쉴드(LS), 및 라이트 쉴드(LS) 상에 위치하며 메인 액티브 층(MACT) 아래에 위치하는 버퍼층(BUF)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 표시 영역(DA) 또는 비 표시 영역(NDA)에 배치되는 트랜지스터 및 캐패시터를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 트랜지스터는 메인 액티브 층(MACT), 희생 액티브 층(SACT), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 캐패시터는 제1 플레이트(810), 제2 플레이트(820) 및 제3 플레이트(830)를 포함할 수 있다. 제1 플레이트(810)는 기판(SUB) 상에 위치할 수 있다. 제1 플레이트(810)와 제2 플레이트(820) 사이에 버퍼층(BUF)이 위치할 수 있다. 제2 플레이트(820)와 제3 플레이트(830) 사이에 게이트 절연막(GI)이 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 플레이트(810)는, 라이트 쉴드(LS)이거나 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다. 제3 플레이트(830)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함할 수 있다. 제2 플레이트(820)는, 메인 액티브 층(MACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(821), 및 희생 액티브 층(SACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(822)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB); 기판(SUB) 상에 위치하며, 채널 영역(CHA)과, 채널 영역(CHA)의 제1 측에 위치하는 제1 도체화 영역(CA1) 및 채널 영역(CHA)의 제2 측에 위치하는 제2 도체화 영역(CA2)을 포함하는 메인 액티브 층(MACT); 메인 액티브 층(MACT)의 제1 도체화 영역(CA1) 상에 위치하는 제1 희생 액티브 층(SACT1); 메인 액티브 층(MACT)의 제2 도체화 영역(CA2) 상에 위치하는 제2 희생 액티브 층(SACT2); 메인 액티브 층(MACT)의 채널 영역(CHA) 상에 위치하는 게이트 절연막(GI); 제1 희생 액티브 층(SACT1) 상에 위치하고, 메인 액티브 층(MACT)의 제1 도체화 영역(CA1)과 일부 중첩하는 제1 전극(E1); 제2 희생 액티브 층(SACT2) 상에 위치하고, 메인 액티브 층(MACT)의 제2 도체화 영역(CA2)과 일부 중첩하는 제2 전극(E2); 및 게이트 절연막(GI) 상에 위치하고, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩되는 제3 전극(E3)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각의 두께(Hs)는 메인 액티브 층(MACT)의 두께(Hm)보다 얇을 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 도체화 되어 있을 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 제1 희생 액티브 층(SACT1)과 제1 전극(E1) 사이의 제1 보조 전극(AUX1), 및 제2 희생 액티브 층(SACT2)과 제2 전극(E2) 사이의 제2 보조 전극(AUX2)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 금속을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은 투명 전도성 산화물(TCO: Transparent Conductive Oxide)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 제1 산화물 반도체(ACT1)를 포함할 수 있다. 메인 액티브 층(MACT)은 제1 산화물 반도체(ACT1)와 다른 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 인듐(In) 기반의 제1 산화물 반도체(ACT1)를 포함할 수 있다. 메인 액티브 층(MACT)은 주석(Sn) 기반의 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 산화물 반도체(ACT1)는 제2 산화물 반도체(ACT2)의 식각비(제2 식각비)보다 큰 식각비(제1 식각비)를 가질 수 있다(제1 식각비 > 제2 식각비). 즉, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각은 제1 식각비를 갖는 제1 산화물 반도체(ACT1)를 포함할 수 있다. 메인 액티브 층(MACT)은 제1 식각비보다 작은 제2 식각비를 갖는 제2 산화물 반도체(ACT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB) 상에 위치하며, 메인 액티브 층(MACT)의 채널 영역(CHA)과 중첩하는 라이트 쉴드(LS), 및 라이트 쉴드(LS) 상에 위치하며 메인 액티브 층(MACT) 아래에 위치하는 버퍼층(BUF)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 표시 영역(DA) 또는 비 표시 영역(NDA)에 배치되는 트랜지스터 및 캐패시터를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 트랜지스터는 메인 액티브 층(MACT), 제1 희생 액티브 층(SACT1), 제2 희생 액티브 층(SACT2), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 캐패시터는 제1 플레이트(1110), 제2 플레이트(1120) 및 제3 플레이트(1130)를 포함할 수 있다. 제1 플레이트(1110)는 기판(SUB) 상에 위치할 수 있다. 제1 플레이트(1110)와 제2 플레이트(1120) 사이에 버퍼층(BUF)이 위치할 수 있다. 제2 플레이트(1120)와 제3 플레이트(1130) 사이에 게이트 절연막(GI)이 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 플레이트(1110)는, 라이트 쉴드(LS)이거나 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다. 제3 플레이트(1130)는 제3 전극(E3)이거나 제3 전극(E3)과 전기적으로 연결되거나 제3 전극(E3)과 동일한 금속을 포함할 수 있다. 제2 플레이트(1120)는, 메인 액티브 층(MACT)에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(1121), 및 제1 희생 액티브 층(SACT1) 및 제2 희생 액티브 층(SACT2) 각각에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트(1122)를 포함할 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 패널 제작 공정 시, 액티브 층이 손상되는 것을 방지해줄 수 있는 트랜지스터 구조와 대응되는 캐패시터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브 층 상에 금속이 증착됨에도, 금속에 의해 액티브 층이 손상(오염)되는 것을 방지해줄 수 있는 트랜지스터 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 높은 성능, 높은 안정성 및 높은 신뢰성을 갖는 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예들에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 기판;
    상기 기판 상에 위치하며, 채널 영역과, 상기 채널 영역의 제1 측에 위치하는 제1 도체화 영역 및 상기 채널 영역의 제2 측에 위치하는 제2 도체화 영역을 포함하는 메인 액티브 층;
    상기 메인 액티브 층 상에 위치하고 상기 메인 액티브 층의 두께보다 얇은 두께를 갖는 희생 액티브 층;
    상기 희생 액티브 층 상에 위치하는 게이트 절연막;
    상기 희생 액티브 층 상에 위치하고, 상기 메인 액티브 층의 상기 제1 도체화 영역과 일부 중첩되는 제1 전극;
    상기 희생 액티브 층 상에 위치하고, 상기 메인 액티브 층의 상기 제2 도체화 영역과 일부 중첩되는 제2 전극; 및
    상기 게이트 절연막 상에 위치하고, 상기 메인 액티브 층의 상기 채널 영역과 중첩되는 제3 전극을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 희생 액티브 층의 두께는 일정하지 않고,
    상기 희생 액티브 층에서, 상기 제1 전극과 중첩되는 부분의 제1 두께 및 상기 제2 전극과 중첩되는 부분의 제2 두께 각각은 상기 제3 전극과 중첩되는 부분의 제3 두께보다 두꺼운 표시 장치.
  3. 제2항에 있어서,
    상기 희생 액티브 층에서 가장 두꺼운 부분의 두께는 상기 메인 액티브 층의 두께보다 얇은 표시 장치.
  4. 제1항에 있어서,
    상기 희생 액티브 층은,
    상기 제1 전극과 중첩되는 제1 부분;
    상기 제2 전극과 중첩되는 제2 부분;
    상기 제3 전극과 중첩되는 제3 부분; 및
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 모두와 중첩되지 않는 제4 부분을 포함하고,
    상기 희생 액티브 층에서, 상기 제4 부분은 도체화 영역을 포함하고, 상기 제3 부분의 일부 영역은 도체화 영역을 포함하는 표시 장치.
  5. 제1항에 있어서,
    상기 희생 액티브 층과 상기 제1 전극 사이의 제1 보조 전극; 및
    상기 희생 액티브 층과 상기 제2 전극 사이의 제2 보조 전극을 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극 각각은 금속을 포함하는 표시 장치.
  7. 제1항에 있어서,
    상기 메인 액티브 층은 제1 반도체 물질을 포함하고, 상기 희생 액티브 층은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 메인 액티브 층은 제1 식각비를 갖는 제1 반도체 물질을 포함하고, 상기 희생 액티브 층은 상기 제1 식각비보다 작은 제2 식각비를 갖는 제2 반도체 물질을 포함하는 표시 장치.
  9. 제1항에 있어서,
    상기 기판 상에 위치하며, 상기 메인 액티브 층의 상기 채널 영역과 중첩되는 라이트 쉴드; 및
    상기 라이트 쉴드 상에 위치하며 상기 메인 액티브 층 아래에 위치하는 버퍼층을 더 포함하고,
    표시 영역 또는 비 표시 영역에 배치되는 트랜지스터 및 캐패시터를 더 포함하고,
    상기 트랜지스터는 상기 메인 액티브 층, 상기 희생 액티브 층, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극을 포함하고,
    상기 캐패시터는 제1 플레이트, 제2 플레이트 및 제3 플레이트를 포함하고,
    상기 제1 플레이트와 상기 제2 플레이트 사이에 상기 버퍼층이 위치하고, 상기 제2 플레이트와 상기 제3 플레이트 사이에 상기 게이트 절연막이 위치하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 플레이트는 상기 라이트 쉴드이거나 상기 라이트 쉴드에 포함된 금속을 포함하고,
    상기 제3 플레이트는 상기 제3 전극이거나 상기 제3 전극과 전기적으로 연결되거나 상기 제3 전극과 동일한 금속을 포함하고,
    상기 제2 플레이트는 상기 메인 액티브 층에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트 및 상기 희생 액티브 층에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트를 포함하는 표시 장치.
  11. 기판;
    상기 기판 상에 위치하며, 채널 영역과, 상기 채널 영역의 제1 측에 위치하는 제1 도체화 영역 및 상기 채널 영역의 제2 측에 위치하는 제2 도체화 영역을 포함하는 메인 액티브 층;
    상기 메인 액티브 층의 상기 제1 도체화 영역 상에 위치하고, 상기 메인 액티브 층의 두께보다 얇은 두께를 갖는 제1 희생 액티브 층;
    상기 메인 액티브 층의 상기 제2 도체화 영역 상에 위치하고, 상기 메인 액티브 층의 두께보다 얇은 두께를 갖는 제2 희생 액티브 층;
    상기 메인 액티브 층의 상기 채널 영역 상에 위치하는 게이트 절연막;
    상기 제1 희생 액티브 층 상에 위치하고, 상기 메인 액티브 층의 상기 제1 도체화 영역과 일부 중첩되는 제1 전극;
    상기 제2 희생 액티브 층 상에 위치하고, 상기 메인 액티브 층의 상기 제2 도체화 영역과 일부 중첩되는 제2 전극; 및
    상기 게이트 절연막 상에 위치하고, 상기 메인 액티브 층의 상기 채널 영역과 중첩되는 제3 전극을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 희생 액티브 층 및 상기 제2 희생 액티브 층 각각은 도체화 되어 있는 표시 장치.
  13. 제11항에 있어서,
    상기 제1 희생 액티브 층과 상기 제1 전극 사이의 제1 보조 전극; 및
    상기 제2 희생 액티브 층과 상기 제2 전극 사이의 제2 보조 전극을 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극 각각은 금속을 포함하는 표시 장치.
  15. 제11항에 있어서,
    상기 제1 희생 액티브 층 및 상기 제2 희생 액티브 층 각각은 제1 반도체 물질을 포함하고, 상기 메인 액티브 층은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 희생 액티브 층 및 상기 제2 희생 액티브 층 각각은 제1 식각비를 갖는 제1 반도체 물질을 포함하고, 상기 메인 액티브 층은 상기 제1 식각비보다 작은 제2 식각비를 갖는 제2 반도체 물질을 포함하는 표시 장치.
  17. 제11항에 있어서,
    상기 기판 상에 위치하며, 상기 메인 액티브 층의 상기 채널 영역과 중첩되는 라이트 쉴드; 및
    상기 라이트 쉴드 상에 위치하며 상기 메인 액티브 층 아래에 위치하는 버퍼층을 더 포함하고,
    표시 영역 또는 비 표시 영역에 배치되는 트랜지스터 및 캐패시터를 더 포함하고,
    상기 트랜지스터는 상기 메인 액티브 층, 상기 제1 희생 액티브 층, 상기 제2 희생 액티브 층, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극을 포함하고,
    상기 캐패시터는 제1 플레이트, 제2 플레이트 및 제3 플레이트를 포함하고,
    상기 제1 플레이트와 상기 제2 플레이트 사이에 상기 버퍼층이 위치하고, 상기 제2 플레이트와 상기 제3 플레이트 사이에 상기 게이트 절연막이 위치하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 플레이트는 상기 라이트 쉴드이거나 상기 라이트 쉴드에 포함된 금속을 포함하고,
    상기 제3 플레이트는 상기 제3 전극이거나 상기 제3 전극과 전기적으로 연결되거나 상기 제3 전극과 동일한 금속을 포함하고,
    상기 제2 플레이트는, 상기 메인 액티브 층에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트 및 상기 제1 희생 액티브 층 및 상기 제2 희생 액티브 층 각각에 포함된 반도체 물질과 동일한 반도체 물질이 도체화 된 플레이트를 포함하는 표시 장치.
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