CN118099167A - 薄膜晶体管基板 - Google Patents

Abstract

本发明涉及薄膜晶体管基板。该薄膜晶体管基板包括：第一绝缘膜；位于所述第一绝缘膜上方的第二绝缘膜；第一薄膜晶体管；第二薄膜晶体管；以及电容元件。所述第一薄膜晶体管包括顶栅电极和位于所述第一绝缘膜上方的第一半导体区域。所述第二薄膜晶体管包括位于所述第二绝缘膜上方的第二半导体区域。所述电容元件包括所述顶栅电极的至少一部分和包含所述第二半导体区域的同一半导体层的第一低电阻半导体区域，所述第一低电阻半导体区域与所述顶栅电极的至少一部分重叠，一绝缘膜介于所述第一低电阻半导体区域与所述顶栅电极之间。

Description

薄膜晶体管基板

技术领域

本发明涉及薄膜晶体管基板。

背景技术

包括诸如氧化铟镓锌(IGZO)的氧化物半导体材料的薄膜晶体管(TFT)被用于包括液晶显示面板的显示设备和有机发光二极管(OLED)显示设备以及其它种类的设备中。氧化物半导体TFT产生小的漏电流，因此有助于设备的低功耗。

发明内容

薄膜晶体管基板需要高制造效率。

根据本发明的一个方面的薄膜晶体管基板包括：第一绝缘膜；位于所述第一绝缘膜上方的第二绝缘膜；第一薄膜晶体管；第二薄膜晶体管；以及电容元件。所述第一薄膜晶体管包括顶栅电极和位于所述第一绝缘膜上方的第一半导体区域。所述第二薄膜晶体管包括位于所述第二绝缘膜上方的第二半导体区域。所述电容元件包括所述顶栅电极的至少一部分和包含所述第二半导体区域的同一半导体层的第一低电阻半导体区域，所述第一低电阻半导体区域与所述顶栅电极的至少一部分重叠，一绝缘膜介于所述第一低电阻半导体区域与所述顶栅电极之间。

本发明的一个方面能够将TFT有效地结合到薄膜晶体管基板中。

应该理解，上述概括描述和以下详细描述都是示例性的和解释性的，而不是对本发明的限制。

附图说明

图1示出了与本说明书的一个实施方式相关的OLED显示设备的配置示例。

图2示出了与本说明书的一个实施方式相关的像素电路及其控制信号的配置示例。

图3示出了从图2的像素电路中提取的一些元件。

图4A是示意性地示出图3所示的电路元件的器件结构的截面图。

图4B是示意性地示出图3中所示的电路元件的另一器件结构的截面图。

图5是示出图4A中所示的一些元件的平面图。

图6示出了从图2的像素电路中提取的一些元件。

图7A是示意性地示出图6中所示的电路元件的器件结构的截面图。

图7B是示意性地示出图6中所示的电路元件的另一器件结构的截面图。

图8是示出图7A中所示的一些元件的平面图。

图9示出了薄膜晶体管电路的另一配置示例。

图10是示意性地示出图9中的晶体管和自举电容元件的配置的平面图。

图11示出了薄膜晶体管电路的又一配置示例。

图12是示意性地示出图11中所示的电路元件的器件结构的截面图。

图13是示出图12中所示的一些元件的平面图。

具体实施方式

在下文中，将参考附图来描述本发明的实施方式。应当注意，这些实施方式仅仅是用于实现本发明的示例，而不是用于限制本发明的技术范围。附图中共同的元件由相同的附图标记表示。共同元件的变型由相同的附图标记表示。为了清楚地理解描述，附图中的一些元件在尺寸或形状上被夸大。

在下文中，描述本发明的薄膜晶体管基板(TFT基板)的配置。本说明书的实施方式中的TFT基板可应用于诸如传感器设备和显示设备的各种设备。

本说明书的一个实施方式使用包括TFT的半导体区域的同一层的低电阻半导体区域作为另一电路元件的电极。本说明书的一个实施方式使用这种低电阻半导体区域作为电容元件的电极。这种配置能够实现薄膜晶体管基板的有效结构和制造。TFT的半导体区域和低电阻半导体区域可以分别是氧化物半导体区域和低电阻氧化物半导体区域。

TFT的半导体区域包括源极/漏极区域和源极/漏极区域之间的沟道区域。源极/漏极区域在面内方向上与沟道区域接触。沟道区域具有比源极/漏极区域更高的电阻。每个源极/漏极区域是在半导体区域内与沟道区域邻接的低电阻区域。术语“源极/漏极区域”是源极区域或漏极区域的通用术语。源极/漏极区域可以根据沟道区域中载流子的流动方向而变为源极区域或漏极区域。在源极/漏极区域由两个TFT共享的配置中，源极/漏极区域可以是一个TFT的源极区域和另一个TFT的漏极区域。

图1示出了与本说明书的一个实施方式相关的有机发光二极管(OLED)显示设备1的配置示例。OLED显示设备1包括在其上制造有OLED元件和TFT的TFT基板10、用于封装OLED元件的封装基板20、以及用于将TFT基板与封装基板接合的粘合剂(玻璃料密封剂)30。TFT基板10和封装基板20之间的空间用干燥的氮气填充并用粘合剂30密封。封装基板20和粘合剂30构成结构封装单元的示例。结构封装单元的另一示例可以具有薄膜封装(TFE)结构。

在TFT基板10的显示区域25外部的外围中，设置扫描驱动器31和32、保护电路33、驱动器IC 34和解复用器36。扫描驱动器31和32以及保护电路33是在TFT基板上制造的外围电路。外围电路的数量可以根据设计而不同。驱动器IC 34可以通过柔性印刷电路(FPC)35连接到外部设备。

例如，扫描驱动器31驱动TFT基板10上的扫描线。扫描驱动器32驱动控制线以控制像素的发光周期并向像素供应基准电位。保护电路33保护像素电路中的元件不受静电放电的影响。驱动器IC 34向扫描驱动器31和32提供电力和时序信号(控制信号)，并且还向解复用器36提供电力和数据信号。解复用器36在每个扫描周期内改变数据线以从驱动器IC 34输出数据信号d次，以驱动驱动器IC 34的输出引脚d倍的数据线。

图2示出了与本说明书的一个实施方式相关的像素电路及其控制信号的配置示例。该像素电路包括六个晶体管(TFT)T1至T6，每个晶体管具有栅极、源极和漏极。所有晶体管T1至T6都是n型氧化物半导体TFT。晶体管T2、T3、T4、T5和T6是开关晶体管。

晶体管T1是用于控制到OLED元件E1的电流量的驱动晶体管。驱动晶体管T1的漏极通过晶体管T5连接到用于传输正电源电位VDD的电源线。驱动晶体管T1根据存储在存储电容元件Cst中的电压来控制从电源线供应到OLED元件E1的电流量。存储电容元件Cst在一帧的整个周期内保持写入电压。OLED元件E1的阴极连接到用于从阴极电源传输负电源电位VEE的电源线。

存储电容元件Cst连接在驱动晶体管T1的栅极与驱动晶体管T1的源极或OLED元件E1的阳极之间。存储电容元件Cst存储驱动晶体管T1的栅极和源极之间的电压。

晶体管T5是用于控制到OLED元件E1的驱动电流的供应的启动/停止以及由此产生的OLED元件E1的发光的发光控制开关晶体管。晶体管T5的源极连接到驱动晶体管T1的漏极。晶体管T5的栅极连接到用于传输发光控制信号Em的控制信号线，并且晶体管T5由来自扫描驱动器32的发光控制信号Em控制。

晶体管T6工作以向OLED元件E1的阳极供应基准电位Vref2。晶体管T6的源极/漏极区域中的一个连接到用于传输基准电位Vref2的电源线，并且源极/漏极区域中的另一个连接到OLED元件E1的阳极。基准电位Vref2可以等于阴极电源电位VEE。

晶体管T6的栅极连接到用于传输选择信号S2的控制信号线，并且晶体管T6由选择信号S2控制。当晶体管T6通过来自扫描驱动器31的选择信号S2导通时，晶体管T6向OLED元件E1的阳极供应基准电位Vref2。

晶体管T2是用于将用于向驱动晶体管T1施加阈值校准(阈值补偿)的电压写入存储电容元件Cst的开关晶体管。晶体管T2的源极和漏极连接驱动晶体管T1的栅极和漏极。因此，当晶体管T2导通时，驱动晶体管T1是二极管连接的。

晶体管T4用于将用于向驱动晶体管T1施加阈值补偿的电压写入存储电容元件Cst。晶体管T4控制是否向存储电容元件Cst供应基准电位Vref1。晶体管T4的源极/漏极区域中的一个连接到用于传输基准电位Vref1的电源线，而源极/漏极区域中的另一个连接到电容元件Cst和晶体管T1的栅极。晶体管T4的栅极连接到用于传输选择信号S1的控制信号线，并且晶体管T4由从扫描驱动器31输入到其栅极的选择信号S1控制。

晶体管T3是用于选择要被供应数据信号Vdata的像素电路并将数据信号Vdata写入存储电容元件Cst的开关晶体管。晶体管T3的源极/漏极区域中的一个连接到存储电容元件Cst和OLED元件E1的阳极，并且源极/漏极区域中的另一个连接到用于传输数据信号Vdata的数据线。

晶体管T3的栅极连接到用于传输来自扫描驱动器31的选择信号S2的控制信号线。晶体管T3、T6和T2由选择信号S2控制。对于该像素电路，选择信号S2是用于控制向存储电容元件Cst供应数据信号Vdata的选择信号。

图2仅示出了像素电路的一个示例；本发明的特征可应用于具有其它配置的像素电路。

图3示出了从图2的像素电路中提取的一些元件。具体地，图3示出了驱动晶体管T1、其源极/漏极区域连接到驱动晶体管T1的漏极和栅极的开关晶体管T2、存储电容元件Cst、和OLED元件E1。

图4A是示意性地示出图3所示的电路元件的器件结构的截面图。第一氧化物半导体TFT 170对应于驱动晶体管T1，第二氧化物半导体TFT 130对应于开关晶体管T2。电容元件C1对应于存储电容元件Cst。阳极电极163对应于OLED元件E1的阳极电极。在图4A中省略了多层有机发光膜和阳极电极163上方的阴极。用于确定电容元件C1的电容的面积可以是第一氧化物半导体TFT 170的顶栅电极171的面积的一半或更多。电容元件C1可以被构造为使得当俯视时，顶栅电极171在低电阻氧化物半导体区域151的一半或更多区域中与低电阻氧化物半导体区域151重叠。

第一氧化物半导体TFT 170和第二氧化物半导体TFT 130制造在由树脂或玻璃制成的柔性或非柔性绝缘基板113上。在以下描述中，在层叠的彼此接触的两层(具有界面的两层)中更靠近绝缘基板113的层是下层，而更远离绝缘基板113的层是上层。

第一氧化物半导体TFT 170的氧化物半导体区域(第一氧化物半导体区域)172和第二氧化物半导体TFT 130的氧化物半导体区域(第二氧化物半导体区域)132具有不同或相同的特性。在该示例中，第一氧化物半导体区域的迁移率低于第二氧化物半导体区域的迁移率，并且第二氧化物半导体区域的带隙窄于第一氧化物半导体区域的带隙。

可用于第一氧化物半导体区域172的氧化物半导体材料的示例包括IGZO、GaZnO和IGO。可用于第二氧化物半导体区域132的氧化物半导体材料的示例包括ITZO、IGZTO、In-Zn-Ti-O和In-W-Z-O。第一氧化物半导体区域172和第二氧化物半导体区域132可以由这样的材料制成，该材料由相同种类的元素(例如IGZO)组成但具有不同组成分布。第一氧化物半导体区域172和第二氧化物半导体区域132可以由相同材料制成，该相同材料由相同种类的元素组成并具有相同组成分布。

第一氧化物半导体区域172设置在绝缘膜115上方并与绝缘膜115接触。第二氧化物半导体区域132设置在另一绝缘膜119上方并与该另一绝缘膜119接触。绝缘膜119位于绝缘膜115上方。第一氧化物半导体区域172在第二氧化物半导体区域132的下方。第一氧化物半导体区域172和第二氧化物半导体区域132中的每一者都是一个半导体膜的一部分或全部。

在图4A中的配置示例中，整个第一氧化物半导体区域172被设置在绝缘膜115上方并与绝缘膜115接触，并且整个第二氧化物半导体区域132被设置在绝缘膜119上方并与绝缘膜119接触。

绝缘膜117介于绝缘膜115和绝缘膜119之间。绝缘膜117设置在氧化物半导体区域172和绝缘膜115的上方并与氧化物半导体区域172和绝缘膜115接触。绝缘膜117覆盖氧化物半导体区域172的至少一部分和绝缘膜115的至少一部分。绝缘膜119与绝缘膜117部分地接触。

第一氧化物半导体TFT 170包括第一氧化物半导体区域172、在第一氧化物半导体区域172上方的顶栅电极171、以及在层叠方向上位于顶栅电极171与第一氧化物半导体区域172之间的栅极绝缘膜。栅极绝缘膜是绝缘膜117的一部分。栅极绝缘膜与顶栅电极171的下表面和氧化物半导体区域172的顶面接触并介于它们之间。顶栅电极171被绝缘膜119覆盖。绝缘膜119的一部分与顶栅电极171的顶面接触。除了顶栅电极171之外，第一氧化物半导体TFT 170还可以包括底栅电极。

第一氧化物半导体区域172包括两个源极/漏极区域174和175、以及在源极/漏极区域174与175之间的沟道区域173。源极/漏极区域174和175包括在不同的低电阻区域中，沟道区域173包括在高电阻区域中。沟道区域173被顶栅电极171覆盖，栅极绝缘膜在层叠方向上介于沟道区域173和顶栅电极171之间。

第二氧化物半导体TFT 130包括第二氧化物半导体区域132、在第二氧化物半导体区域132上方的顶栅电极131、以及在层叠方向上位于顶栅电极131和第二氧化物半导体区域132之间的栅极绝缘膜。该栅极绝缘膜是绝缘膜121的一部分。该栅极绝缘膜与顶栅电极131的下表面和第二氧化物半导体区域132的顶面接触并介于它们之间。代替顶栅电极131或除了顶栅电极131之外，第二氧化物半导体TFT 130可以包括底栅电极。

绝缘膜121位于绝缘膜119上方，另一绝缘膜122设置在绝缘膜121上方。绝缘膜121位于绝缘膜119和绝缘膜122之间。绝缘膜121设置在氧化物半导体区域132和绝缘膜119上方并与氧化物半导体区域132和绝缘膜119接触。绝缘膜121覆盖第二氧化物半导体区域132的至少一部分和绝缘膜119的至少一部分。绝缘膜121与绝缘膜119部分地接触。

顶栅电极131被绝缘膜122覆盖。绝缘膜122的一部分与顶栅电极131接触，另一部分与绝缘膜121接触。由导体制成的源极/漏极电极185包括接触区域186，该接触区域186延伸穿过绝缘膜122和121并且与源极/漏极区域135的顶面接触。

第二氧化物半导体区域132包括两个源极/漏极区域134和135、以及源极/漏极区域134与135之间的沟道区域133。源极/漏极区域134和135包括在不同的低电阻区域中，沟道区域133包括在高电阻区域中。沟道区域133在层叠方向上被顶栅电极131覆盖，栅极绝缘膜介于沟道区域133和顶栅电极131之间。

由导体制成的互连区域187将第一氧化物半导体TFT的源极/漏极区域175和第二氧化物半导体TFT的漏极/源极区域134互连。互连区域187包括接触区域188，该接触区域188延伸穿过绝缘膜122、121、119和117并且与源极/漏极区域175的顶面接触。互连区域187还包括接触区域189，接触区域189延伸穿过绝缘膜122和121并且与源极/漏极区域134的顶面接触。互连区域187的包括接触区域188的一部分对应于第一氧化物半导体TFT 170的源极/漏极电极。互连区域187的包括接触区域189的一部分对应于第二氧化物半导体TFT 130的源极/漏极电极。

电容元件C1被配置在低电阻氧化物半导体区域151和第一氧化物半导体TFT 170的顶栅电极171之间。低电阻氧化物半导体区域151在顶栅电极171的上方，绝缘膜119的一部分介于低电阻氧化物半导体区域151与顶栅电极171之间。绝缘膜119与低电阻氧化物半导体区域151的下表面和顶栅电极171的顶面接触。

低电阻氧化物半导体区域151包括在与第二氧化物半导体区域132相同的氧化物半导体层中，并且与第二氧化物半导体区域132分离。这种配置能够实现高效的制造。低电阻氧化物半导体区域151由与第二氧化物半导体区域132相同的氧化物半导体材料制成。低电阻氧化物半导体区域151的至少一部分与绝缘膜119接触；例如整个区域与绝缘膜119接触。在该示例中，低电阻氧化物半导体区域151设置在绝缘膜119上方，并且与第二氧化物半导体区域132物理分离。

低电阻氧化物半导体区域151可以与源极/漏极区域(低电阻氧化物半导体区域)134和135一起形成。例如，源极/漏极区域134、135和低电阻氧化物半导体区域151可以通过图案化高电阻氧化物半导体层并通过将相关区域暴露于等离子体或将杂质离子注入相关区域以降低相关区域的电阻来形成。等离子体的示例包括氦等离子体、氩等离子体、和氢等离子体。杂质离子的示例包括硼离子和磷离子。在这些情况下，除了氧化物半导体的构成元素(在IGZO、In、Ga、Zn和O的情况下)之外，低电阻氧化物半导体区域151还包含氦、氩、氢、硼、和磷这些杂质元素中的至少一种。

如参考图2或图3的电路图所述的，存储电容元件Cst的一端连接到晶体管T1的栅极和晶体管T2的源极/漏极，并且它们的电位相等。尽管在图4A中未示出，但是第一氧化物半导体TFT 170的顶栅电极171物理地连接到第二氧化物半导体TFT 130的源极/漏极区域135，这将稍后参考图5进行描述。

如参考图2或图3的电路图所述的，存储电容元件Cst的另一端连接到驱动晶体管T1的源极。由导体制成的互连区域181将低电阻氧化物半导体区域151和第一氧化物半导体TFT 170的源极/漏极区域174互连。互连区域181包括接触区域182，接触区域182延伸穿过绝缘膜122、121、119和117并且与源极/漏极区域174的顶面接触。互连区域181还包括接触区域183，接触区域183延伸穿过绝缘膜122和121并且与低电阻氧化物半导体区域151的顶面接触。互连区域181的包括接触区域182的一部分对应于第一氧化物半导体TFT 170的源极/漏极电极。

平坦化膜161设置在互连区域181和187、源极/漏极电极185和绝缘膜122上方。平坦化膜161可以由具有良好平坦性的可涂覆有机材料制成，例如丙烯酸或聚酰亚胺。阳极电极163设置在平坦化膜161上方并与平坦化膜161接触。

阳极电极163通过延伸穿过平坦化膜161的接触区域165连接到互连区域181。阳极电极163可以是ITO和诸如铝或银的具有高反射率的金属的层叠膜。

像素限定层167设置在阳极电极163上方。像素限定层167可以是由丙烯酸或聚酰亚胺制成的有机膜。阳极电极163的一部分暴露在像素限定层167的开口内；多层有机膜和阴极电极(图4A中未示出)层叠在阳极电极163上方。有机膜响应于向其供应的电流而发光。每个像素的阴极电极是一个导电膜的一部分，并且被供应公共阴极电源电位。阴极电极可以由ITO制成。

绝缘基板113可以由玻璃、或者柔性或刚性树脂制成。树脂的一个示例是聚酰亚胺。绝缘膜115可以由氮化硅(SiNx)、氧化硅(SiOx)、或它们的层叠膜制成。

氧化物半导体区域172可以由IGZO、GaZnO、或IGO制成。可以通过使用顶栅电极171作为掩模(自对准)将杂质离子(例如，硼离子)穿过绝缘膜117注入氧化物半导体膜的相关区域来形成低电阻区域。这种方法可以获得更小的ΔL、这有利于缩小TFT的尺寸。氧化物半导体膜的低电阻区域比多晶硅膜的低电阻区域更平坦并且具有更少的晶界；因此，它提供了具有更好特性的氧化物半导体TFT。低电阻区域也可以通过将相关区域暴露于He等离子体来形成。

绝缘膜117的一部分对应于第一氧化物半导体TFT 170的栅极绝缘膜，绝缘膜117可以由氮化硅、氧化硅、或它们的层叠膜制成。顶栅电极171可以由任何材料制成；例如，它可以是诸如Mo、W、Nb、Al、Ta、Cr或Ti的金属的单层膜、从这些金属中选择的金属的层叠膜、或者从这些金属中选择的金属的合金。覆盖顶栅电极171的绝缘膜119可以由氮化硅、氧化硅、或它们的层叠膜制成。

设置在绝缘膜119上方并与绝缘膜119接触的氧化物半导体区域132和低电阻氧化物半导体区域151可以由ITZO、IGZTO、In-Zn-Ti-O或In-W-Z-O制成。氧化物半导体区域132的源极/漏极区域134和135可以通过使用顶栅电极131作为掩模(自对准)将杂质离子(例如，硼离子)穿过绝缘膜121注入到氧化物半导体膜的相关区域来形成。低电阻氧化物半导体区域151可以与源极/漏极区域134和135一起形成。这种方法可以获得更小的ΔL、这有利于缩小TFT的尺寸。低电阻区域也可以通过将相关区域暴露于He等离子体来形成。氧化物半导体膜的低电阻区域比多晶硅膜的低电阻区域更平坦并且具有更少的晶界；因此，它提供了具有更好特性的氧化物半导体TFT。

绝缘膜121的一部分对应于第二氧化物半导体TFT 130的栅极绝缘膜，绝缘膜121可以由氮化硅、氧化硅、或它们的层叠膜制成。顶栅电极131可以由任何材料制成；例如，它可以是诸如Mo、W、Nb、Al、Ta、Cr或Ti的金属的单层膜、从这些金属中选择的金属的层叠膜、或者从这些金属中选择的金属的合金。覆盖顶栅电极131的绝缘膜122可以由氮化硅、氧化硅、或它们的层叠膜制成。

导体区域181、187和185可以使用相同的材料一起形成。导体区域181、187和185可以具有Ti/Al/Ti或Mo/Al/Mo的多层结构。导体区域181、187和185可以具有单层结构，或者由不同于上述金属材料的金属材料制成。

图5是示出图4A中所示的一些元件的平面图。第一氧化物半导体TFT 170的顶栅电极171由虚线包围，并且它是由类似虚线包围的导体膜301的一部分。顶栅电极171是覆盖沟道区域173(图5中未示出)的部分。导体膜301和低电阻氧化物半导体区域151夹置图4A所示的绝缘膜119以构造电容元件C1。

在图5的平面图中，整个导体膜301被低电阻氧化物半导体区域151覆盖。导体膜301可以延伸到低电阻氧化物半导体区域151的外侧。在图5的平面图中，整个顶栅电极171被低电阻氧化物半导体区域151覆盖。在另一示例中，顶栅电极171可以仅在一部分中面对低电阻氧化物半导体区域151。这些点可应用于将稍后描述的图8的配置。

导体膜301通过互连区域304连接到第二氧化物半导体TFT 130的源极/漏极区域135。互连区域304包括源极/漏极电极185和接触区域186，并且还包括接触区域191。接触区域191延伸穿过绝缘膜122、121和119。低电阻氧化物半导体区域151的凹陷的内壁与接触区域191之间的间隙被绝缘膜121填充。

导体膜302的覆盖第二氧化物半导体TFT 130的沟道区域133的部分对应于顶栅电极131。低电阻氧化物半导体区域303的一部分对应于第一氧化物半导体TFT 170的源极/漏极区域175。低电阻氧化物半导体区域305的一部分对应于第二氧化物半导体TFT 130的源极/漏极区域135。如参考图4A所述的，源极/漏极区域134和175通过包括接触区域188和189的互连区域187连接。

图4A提供了包括由导体制成的互连区域187的配置。与该配置不同，如图4B所示，第一氧化物半导体TFT 170的源极/漏极区域175和第二氧化物半导体TFT 130的源极/漏极区域134可以通过接触区域136连接，而不使用导体的互连区域187。

接触区域136包括在第二氧化物半导体TFT 130的第二氧化物半导体区域132的低电阻区域中。源极/漏极区域134和接触区域136包括在与沟道区域133邻接的低电阻区域中。接触区域136可以被视为源极/漏极区域134的一部分。

接触区域136通过延伸穿过绝缘膜119和117并与第一氧化物半导体TFT 170的源极/漏极区域175的顶面接触而直接连接到源极/漏极区域175。源极/漏极区域175包括在与第一氧化物半导体TFT 170的沟道区域173邻接的低电阻区域中。源极/漏极区域175的与接触区域136接触的部分用杂质离子掺杂两次。第一次是使用栅极电极171作为掩模注入杂质离子时，第二次是使用栅极电极131作为掩模注入杂质离子时。

因此，源极/漏极区域175的与接触区域136接触的部分(区域)具有比不与接触区域136接触的其它部分更高的杂质浓度。如上所述，由于与接触区域136接触的部分通过掺杂高浓度杂质离子而降低了电阻，因此其具有低接触电阻。

同样的修改可应用于由导体制成的互连区域181。具体地，第一氧化物半导体TFT170的源极/漏极区域174和低电阻氧化物半导体区域151可以通过接触区域152连接，而不使用导体的互连区域181。

接触区域152包括在低电阻氧化物半导体区域151中。接触区域152通过延伸穿过绝缘膜119和117并与第一氧化物半导体TFT 170的源极/漏极区域174的顶面接触而直接连接到源极/漏极区域174。源极/漏极区域174包括在与第一氧化物半导体TFT 170的沟道区域173邻接的低电阻区域中。源极/漏极区域174的与接触区域152接触的部分用杂质离子掺杂两次。第一次是使用栅极电极171作为掩模注入杂质离子时，第二次是使用栅极电极131作为掩模注入杂质离子时。

因此，源极/漏极区域174的与接触区域152接触的部分(区域)具有比不与接触区域152接触的其它部分更高的杂质浓度。如上所述，由于与接触区域152接触的部分通过掺杂高浓度杂质离子而降低了电阻，因此其具有低接触电阻。

阳极电极163包括延伸穿过平坦化膜161以及绝缘膜122和121的接触区域166。接触区域166通过与低电阻氧化物半导体区域151的顶面接触而直接连接到低电阻氧化物半导体区域151。阳极电极163和低电阻氧化物半导体区域151通过接触区域166连接。

阳极电极163直接连接到低电阻氧化物半导体区域151。由于阳极电极163由ITO和诸如铝或银的高反射金属的层叠膜制成，因此直接连接区域具有使得ITO与低电阻氧化物半导体区域151接触的结构。由于ITO和低电阻氧化物半导体具有类似的物理性质，因此获得了良好的接触特性。

在图4B中，源极/漏极电极185和阳极电极163包括在不同金属的两个不同层中。在另一示例中，阳极电极可以包括在与源极/漏极电极相同的层中并且由与源极/漏极电极相同的金属制成。在这种情况下，可以减少处理步骤，从而有助于降低成本。此外，图4B的配置包括比图4A的配置更少的接触孔，从而有助于节省空间。这有利于使OLED面板具有更高的分辨率。

图6示出了从图2的像素电路中提取的一些元件。具体地，图6示出了驱动晶体管T1、其源极/漏极区域连接到驱动晶体管T1的栅极的开关晶体管T4、存储电容元件Cst、和OLED元件E1。与图3的配置的不同之处在于，开关晶体管的源极/漏极不连接到驱动晶体管T1的源极/漏极。

图7A是示意性地示出图6所示的电路元件的器件结构的截面图。第一氧化物半导体TFT 170对应于驱动晶体管T1，第二氧化物半导体TFT 140对应于开关晶体管T4。阳极电极163是OLED元件E1的阳极电极。在下文中，主要描述与图4A中的配置示例的不同之处。

第二氧化物半导体TFT 140包括顶栅电极141来代替图4A中的第二氧化物半导体TFT 130的顶栅电极131。第二氧化物半导体TFT 140还包括沟道区域143以及源极/漏极区域144、145来分别代替沟道区域133以及源极/漏极区域134、135。沟道区域143以及源极/漏极区域144、145是氧化物半导体区域142的一部分。此外，源极/漏极电极215已经代替了源极/漏极电极185，源极/漏极电极211已经代替了互连区域187。第二氧化物半导体TFT 140可以包括代替顶栅电极141或除了顶栅电极141之外的底栅电极。

源极/漏极电极215包括延伸穿过绝缘膜122和121的接触区域216。接触区域216与源极/漏极区域145的顶面接触。源极/漏极电极211包括延伸穿过绝缘膜122和121的接触区域212。接触区域212与源极/漏极区域144的顶面接触。第二氧化物半导体TFT 130的元件的材料和制造方法可应用于第二氧化物半导体140的相应元件。

例如，低电阻氧化物半导体区域151包括在与氧化物半导体区域142相同的氧化物半导体层中。低电阻氧化物半导体区域151可以由与源极/漏极区域(低电阻氧化物半导体区域)144和145相同的材料制成。这些区域可以通过相同的膜成形、图案化和电阻降低过程一起形成。

图8是示出图7A中所示的一些元件的平面图。第一氧化物半导体TFT 170的顶栅电极171由虚线包围，并且它是由类似虚线包围的导体膜301的一部分。顶栅电极171是覆盖沟道区域173(图8中未示出)的部分。导体膜301和低电阻氧化物半导体区域151夹置图7A所示的绝缘膜119以构造电容元件C1。

导体膜301通过互连区域354连接到第二氧化物半导体TFT 140的源极/漏极区域145。互连区域354包括源极/漏极电极215和接触区域216，并且还包括接触区域221。接触区域221延伸穿过绝缘膜122、121和119。低电阻氧化物半导体区域151的端面与接触区域221之间的间隙被绝缘膜121填充。

导体膜352的覆盖第二氧化物半导体TFT 140的沟道区域143的部分对应于顶栅电极141。低电阻氧化物半导体区域325的一部分对应于第二氧化物半导体TFT 140的源极/漏极区域145。

图7A提供了包括由导体制成的互连区域181的配置。与该配置不同，第一氧化物半导体TFT 170的源极/漏极区域174和低电阻氧化物半导体区域151可以通过如图7B所示的接触区域152连接，而不使用导体的互连区域181。图7B中的接触区域152的配置和效果如参考图4B所描述的。

阳极电极163包括延伸穿过平坦化膜161以及绝缘膜122和121的接触区域166。接触区域166通过与低电阻氧化物半导体区域151的顶面接触而直接连接到低电阻氧化物半导体区域151。阳极电极163和低电阻氧化物半导体区域151通过接触区域166连接。接触区域166的配置和效果如参考图4B所描述的。

图9示出了薄膜晶体管电路的另一配置示例。图9示出了包括在移位寄存器的一级中的电路的一部分。移位寄存器可以被结合到扫描驱动器31或32中。移位寄存器包括n型晶体管ST1至ST4和电容元件Cb1。电位VGH是高电源电位，电位VGL是低电源电位。信号ST是起始脉冲或来自前一级的输出。信号OUT1是输出。信号OUT2是来自下一级的反馈信号。信号CK是时钟信号，而信号XCK是反向时钟信号。

在图9所示的电路中，晶体管ST1是主要接收负栅极偏置的晶体管。晶体管ST2至ST4是主要接收正栅极偏置的晶体管。电容元件Cb1是自举电容元件。

关于参考图7A提供的晶体管以及电容元件的描述可应用于晶体管ST1和ST2以及电容元件Cb1。具体地，第一氧化物半导体TFT 170对应于晶体管ST1；第二氧化物半导体TFT140对应于晶体管ST2；电容元件C1对应于自举电容元件Cb1，但排除了用于OLED元件E1的阳极电极163和像素限定层167。

图10是示意性地示出与图9中的晶体管ST1和ST2以及自举电容元件Cb1相对应的图7A中所示的氧化物半导体TFT 170和140以及电容元件C1的配置的平面图。由与图8的配置示例中的元件相同的附图标记表示的元件是图10和图8共有的元件。在图10和图8中，共有的元件可以具有不同的形状。

对应于自举电容元件Cb1的电容元件C1被配置在低电阻氧化物半导体区域151和导体膜501的包括第一氧化物半导体TFT 170的顶栅电极171(图10中未示出)的一部分之间。互连区域354通过接触区域521连接到导体膜501。接触区域521位于低电阻氧化物半导体区域151的外侧，并且延伸穿过绝缘膜122、121和119以与导体膜501的顶面接触。导体膜501的整个区域可以在层叠方向上面对低电阻氧化物半导体区域151。

使用与第二氧化物半导体区域132相同的氧化物半导体层的低电阻氧化物半导体区域151作为自举电容元件Cb1的电极之一使得移位寄存器电路能够具有更小的电路面积。

在参照图2至图10描述的配置中，第一氧化物半导体TFT和第二氧化物半导体TFT的半导体区域可以由不同于氧化物半导体的半导体材料制成，例如多晶硅。

图11示出了薄膜晶体管电路的又一配置示例。图11示出了包括在采用p型晶体管作为驱动晶体管的像素电路中的一些元件。具体地，图11包括p型驱动晶体管T11、连接在驱动晶体管T11的栅极和漏极之间的n型开关晶体管T12、以及被配置在驱动晶体管T11的栅极和源极之间的存储电容元件Cst2。整个像素电路具有这样的配置，使得图2中所示的像素电路配置中的晶体管T1和T2以及存储电容元件Cst分别被晶体管T11和T12以及存储电容元件Cst2代替。

图12是示意性地示出图11中所示的电路元件的器件结构的截面图。多晶硅TFT570对应于驱动晶体管T11，第二氧化物半导体TFT 130对应于开关晶体管T12。电容元件C5对应于存储电容元件Cst2。在下文中，主要描述与图4A中的配置示例的不同之处。

在图12的配置示例中，低温多晶硅TFT 570代替了图4A的配置示例中的第一氧化物半导体TFT 170。此外，阳极电极563代替了阳极电极163。阳极电极563包括延伸穿过平坦化膜161并与互连区域187的顶面接触的接触区域565。

低温多晶硅TFT 570包括多晶硅区域572、在多晶硅区域572上方的顶栅电极571、以及在层叠方向上位于顶栅电极571和多晶硅区域572之间的栅极绝缘膜。该栅极绝缘膜是绝缘膜117的一部分。该栅极绝缘膜与顶栅电极571的下表面和多晶硅区域572的顶面接触并介于它们之间。顶栅电极571被绝缘膜119覆盖。绝缘膜119的一部分与顶栅电极571的顶面接触。低温多晶硅TFT 570除了顶栅电极571之外还可以包括底栅电极。

多晶硅区域572包括源极/漏极区域574和575以及在源极/漏极区域574和575之间的沟道区域573。源极/漏极区域574和575具有比沟道区域573更低的电阻。源极/漏极区域574和575包括在不同的低电阻区域中，沟道区域573包括在高电阻区域中。沟道区域573被顶栅电极571覆盖，栅极绝缘膜在层叠方向上介于沟道区域573和顶栅电极571之间。

电容元件C5被配置在低电阻氧化物半导体区域151和低温多晶硅TFT 570的顶栅电极571之间。低电阻氧化物半导体区域151在顶栅电极571的上方，绝缘膜119的一部分介于低电阻氧化物半导体区域151和顶栅电极571之间。绝缘膜119与低电阻氧化物半导体区域151的下表面和顶栅电极571的顶面接触。

关于用于顶栅电极571的材料，可应用关于顶栅电极171的描述。多晶硅区域572由多晶硅制成。低温多晶硅膜可以通过对非晶硅膜进行激光退火来形成。源极/漏极区域574和575可以通过使用顶栅电极571作为掩模穿过绝缘膜117向相关区域注入杂质离子来形成。

图13是示出图12中所示的一些元件的平面图。低温多晶硅TFT 570的顶栅电极571由虚线包围，并且它是由类似虚线包围的导体膜591的一部分。顶栅电极571是覆盖沟道区域573(图13中未示出)的部分。在图13的示例中，沟道区域具有弯曲的形状。氧化物半导体TFT和低温多晶硅TFT的沟道区域可以具有各种形状，例如线性形状、弯曲形状、以及线性部分和弯曲部分组合的形状。

导体膜591和低电阻氧化物半导体区域151夹置图12中所示的绝缘膜119以构造电容元件C5。导体膜591通过互连区域594连接到第二氧化物半导体TFT 130的源极/漏极区域135。在图13的示例中，导体膜591的整个区域在层叠方向上面对低电阻氧化物半导体区域151。在另一示例中，导体膜591或顶栅电极571的一部分可以位于低电阻氧化物半导体区域151的外侧。

互连区域594包括源极/漏极电极185和接触区域186，并且还包括接触区域592。接触区域592延伸穿过绝缘膜122、121和119，并且与导体膜591的顶面接触。低电阻氧化物半导体区域151的开口的内壁与接触区域592之间的空间被绝缘膜121填充。导体膜591的一部分可以在平面图中位于低电阻氧化物半导体区域151的外侧，而不被其覆盖。例如，接触区域592可以与低电阻氧化物半导体区域151外侧的导体膜591接触。

多晶硅膜的低电阻区域593的一部分对应于低温多晶硅TFT 570的源极/漏极区域575。如参考图12所述的，源极/漏极区域134和575通过包括接触区域188和189的互连区域187连接。

如上所述，已经描述了本发明的实施方式；然而，本发明不限于前述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换前述实施方式中的每个元素。一个实施方式的配置的一部分可以用另一个实施方式的配置替换，或者一个实施方式的配置可以被接合到另一个实施方式的配置中。

Claims (11)

1.一种薄膜晶体管基板，包括：

第一绝缘膜；

位于所述第一绝缘膜上方的第二绝缘膜；

第一薄膜晶体管；

第二薄膜晶体管；以及

电容元件，

其中，所述第一薄膜晶体管包括顶栅电极和位于所述第一绝缘膜上方的第一半导体区域，

其中，所述第二薄膜晶体管包括位于所述第二绝缘膜上方的第二半导体区域，

其中，所述电容元件包括所述顶栅电极的至少一部分和包含所述第二半导体区域的同一半导体层的第一低电阻半导体区域，所述第一低电阻半导体区域与所述顶栅电极的至少一部分重叠，一绝缘膜介于所述第一低电阻半导体区域与所述顶栅电极之间。

2.根据权利要求1所述的薄膜晶体管基板，其中，所述第二半导体区域和所述第一低电阻半导体区域由氧化物半导体制成。

3.根据权利要求2所述的薄膜晶体管基板，其中，所述第一半导体区域由氧化物半导体制成。

4.根据权利要求1所述的薄膜晶体管基板，

其中，所述第一半导体区域由多晶硅制成，以及

其中，所述第二半导体区域和所述第一低电阻半导体区域由氧化物半导体制成。

5.根据权利要求1所述的薄膜晶体管基板，其中，与所述第一半导体区域中的沟道区域邻接的第二低电阻半导体区域和与所述第二半导体区域中的沟道区域邻接的第三低电阻半导体区域通过接触区域连接。

6.根据权利要求5所述的薄膜晶体管基板，

其中，所述接触区域包括在所述第三低电阻半导体区域中，以及

其中，所述接触区域延伸穿过所述第二绝缘膜并且直接连接到所述第二低电阻半导体区域。

7.根据权利要求1所述的薄膜晶体管基板，其中，所述第一薄膜晶体管的所述顶栅电极连接到与所述第二半导体区域中的沟道区域邻接的第四低电阻半导体区域。

8.根据权利要求7所述的薄膜晶体管基板，

其中，所述第一低电阻半导体区域还包括接触区域，以及

其中，所述接触区域延伸穿过所述第二绝缘膜并且直接连接到与所述第一半导体区域中的沟道区域邻接的第五低电阻半导体区域。

9.根据权利要求6所述的薄膜晶体管基板，其中，所述第二低电阻半导体区域的与所述接触区域接触的部分的杂质浓度高于与所述接触区域接触的所述部分外侧的部分的杂质浓度。

10.根据权利要求8所述的薄膜晶体管基板，其中，所述第五低电阻半导体区域的与所述接触区域接触的部分的杂质浓度高于与所述接触区域接触的所述部分外侧的部分的杂质浓度。

11.根据权利要求1所述的薄膜晶体管基板，其中，所述第一低电阻半导体区域包含选自氦、氩、氢、硼和磷中的至少一种元素。