KR20120112647A - 전계 효과 트랜지스터 및 반도체 장치 - Google Patents

전계 효과 트랜지스터 및 반도체 장치 Download PDF

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Abstract

본 발명의 목적은, 우수한 특성을 나타내고, 쉬운 공정으로 제조될 수 있거나 고집적도로 할 수 있는, 도체 반도체 접합을 갖는 전계 효과 트랜지스터(FET)를 제공하는 것이다. 반도체층과, 반도체 층의 전자 친화력보다 낮은 일함수를 가진 도체 사이의 접합으로 인해, 도체로부터 캐리어가 주입된 영역이 반도체층에 형성된다. 이러한 영역은 FET의 오프셋 영역 또는 인버터와 같은 반도체 회로의 저항으로 이용된다. 또한, 하나의 반도체층에서 오프셋 영역과 저항을 설정하는 경우, 집적화한 반도체 장치를 제작할 수 있다.

Description

전계 효과 트랜지스터 및 반도체 장치{FIELD EFFECT TRANSISTOR AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체를 포함하는 전계 효과 트랜지스터(FET) 및 전계 효과 트랜지스터를 포함한 반도체 장치에 관한 것이다.
전계 효과 트랜지스터(FET)는, 반도체에 소스 및 드레인이라고 하는 영역을 구비하고, 각각의 영역에 전극을 구비하고, 그 전극에 전위를 제공하고, 절연막 또는 쇼트키(Schottky) 배리어를 통해 게이트라고 불리는 전극을 이용하여 반도체에 전계를 인가하여, 반도체의 상태를 제어함으로써, 소스와 드레인 사이에 흐르는 전류를 제어하는 장치이다. 반도체로서는, 실리콘과 게르마늄 등의 IV족 원소(제14족 원소), 갈륨 비소, 인듐 인, 질화 갈륨 등의 III-V족 화합물, 황화 아연, 카드뮴 텔루르 화합물 등의 II-VI족 화합물 등을 들 수 있다.
최근, 산화 아연이나 산화 인듐 갈륨 아연계 화합물 등의 산화물을 반도체로서 이용한 FETs가 보고 되고 있다(특허 문헌1 및 특허 문헌2). 이들 산화물 반도체를 포함하는 FET에서는, 비교적 큰 이동도를 얻을 수 있고, 이러한 재료는 3 전자 볼트 이상의 큰(wide) 밴드 갭을 갖기 때문에, 산화물 반도체를 포함하는 FET를 디스플레이나 파워 디바이스 등에 적용하는 것이 논의되어 있다.
예를 들어, 이러한 재료의 밴드 갭이 3 전자 볼트 이상이라고 하는 것은, 그 재료가 가시광을 투과하는 것을 의미하고, 따라서, 그 재료를 디스플레이에 이용한 경우, FET 부분도 광을 투과할 수 있고, 개구율이 향상되는 것이 예상된다.
또한, 이와 같이 큰 밴드 갭은, 파워 디바이스에 이용되는 탄화 실리콘에 일반적이므로, 산화물 반도체를 파워 디바이스에 적용하는 것으로 예상된다.
또한, 큰 밴드 갭은, 열적으로 여기된 캐리어가 적은 것을 의미한다. 예를 들어, 실온에서, 실리콘은, 밴드 갭이 1.1 전자 볼트이므로, 열적으로 여기된 캐리어는 약 1011/㎤로 내부에 존재하지만, 밴드 갭이 3.2 전자 볼트의 반도체에서는, 열적으로 여기된 캐리어는 계산에 따라 약 10-7/㎤로 존재한다.
실리콘의 경우, 불순물을 포함하지 않는 실리콘에서도, 열적 여기에 의해 생성된 캐리어가 상기한 바와 같이 존재하기 때문에, 실리콘의 저항율은, 105Ωcm 이상이 될 수 없다. 반대로, 밴드 갭이 3.2 전자 볼트의 반도체의 경우, 이론적으로는, 1020Ωcm 이상의 저항율이 얻어질 수 있다. 이러한 반도체를 이용하여 FET를 제작하고, 오프 상태(게이트의 전위가 소스의 전위와 같은 상태)에서의 높은 저항율을 이용하면, 전하를 반영구적으로 보유할 수 있는 것이 예상된다.
한편, 특히 아연 또는 인듐을 갖는 산화물 반도체에서는, p형의 도전성을 갖는 것은 거의 보고되지 않고 있다. 그 때문에, 실리콘의 FET와 같은 PN 접합을 이용한 FET는 보고되고 있지 않고, 특허 문헌1 및 특허 문헌2에 개시된 바와 같은, n형의 산화물 반도체에 도체 전극을 접촉시킨 도체 반도체 접합은, 소스 및 드레인을 형성하기 위해 이용되고 있다.
또한, 일반적인 반도체 관련의 학술서에서, "도체 반도체 접합"은 "금속 반도체 접합"으로 표기된다. 이 경우, 금속은 도체를 의미한다. 예를 들어, 고농도로 도핑되어, 저항율이 현저하게 저하된 반도체, 질화 티타늄 및 질화 텅스텐 등의 금속 질화물, 산화 인듐 주석, 산화 알루미늄 아연 등의 금속 산화물 등도 "금속 반도체 접합"에서 금속으로 간주된다. 그러나, 일반적으로 "금속"이라고 하는 용어는 오해하기 쉽기 때문에, 본 명세서에서는 "금속 반도체 접합" 대신에 "도체 반도체 접합"을 사용한다.
예를 들어, 특허 문헌1에는 도 5a에 도시된 것과 유사한 FET가 개시되어 있고, 즉, 반도체층(102)의 한 쪽 면에 접하여 소스 전극이라 하는 제1 도체 전극(103a)과, 드레인 전극이라 하는 제2 도체 전극(103b)이 구비되고, 반도체층(102)의 다른 쪽의 면에는, 사이에 게이트 절연막(104)을 개재하여, 게이트(105)가 구비된다. 제1 도체 전극(103a)과 제2 도체 전극(103b) 및 게이트(105)용으로 도체가 이용된다.
도 5a에 폭 c로 나타낸 바와 같이, 게이트(105)는 제1 도체 전극(103a)과 겹치는 부분 및 제2 도체 전극(103b)과 겹치는 부분을 갖는 것이 필요하다. 즉, 인용문헌1에서 c가 0보다 큰 것이 필요하다.
도체 반도체 접합을 이용하여 소스 전극 및 드레인 전극을 형성한 FET에서는, 반도체의 캐리어 농도가 클 때, 오프 상태에서도 소스 전극과 드레인 전극 사이에 전류(오프 전류; off-state current)가 흐른다. 따라서, 반도체의 도너 또는 억셉터의 농도를 감소시켜서, i형 반도체(본 명세서에서는, 도너 또는 억셉터로부터 유도된 캐리어 농도가 1012/㎤이하의 반도체를 i형 반도체라고 함)를 얻도록, 오프 전류를 감소시키는 것이 필요하다.
또한, 본 명세서에서는 도너(또는 억셉터)의 농도는, 도너(또는 억셉터)일 수 있는 원소, 화학기 등에 그 이온화율을 곱한 농도이다. 예를 들어, 도너 원소가 2% 포함되어 있고, 그 이온화율이 0.005%이면, 도너 농도는 1ppm(=0.02×0.00005)이다.
한편, FET를 포함하는 반도체 회로에서, 특히 p 채널형 FET 또는 n 채널형 FET 중 한 쪽을 이용할 수 있는 반도체 회로에서, 기본 회로 중 하나인 인버터는, 예를 들어, 도 6a에 도시한 바와 같이, FET에 저항을 직렬로 접속한 구조를 갖는다.
이와 달리, 몇몇 경우, 인버터는 도 6b에 도시한 바와 같이, 2개의 FETs를 직렬로 접속하고, FETs(통상은, VH측의 것)의 드레인과 게이트 사이를 단락시켜서, 다이오드를 형성한 구조를 가질 수 있다. 그러나, 도 6b의 인버터는, FET의 드레인과 게이트 사이를 단락시키기 위해 도면에서 X로 표시된 부분에 콘택트를 형성할 필요가 있으므로, 집적도를 높일 수 없는 점에서 단점이 있다.
도 6a의 타입의 인버터에서는, FET가 온 시의 저항을 RON, FET가 오프시의 저항을 ROFF라고 할 때, RON <<R <<ROFF의 관계를 만족하는 저항값 R을 갖는 저항을 FET에 접속시킨다. 여기서, R은 10RON보다 크고, ROFF/10보다 작은 것이 바람직하고, 더 바람직하게는 R은 100RON보다 크고, ROFF/100보다 작다.
이런 타입의 인버터에서는, 입력이 하이(High)이면, 이 저항과 온 상태의 FET를 통해 전류가 흐른다. 이 때, 인버터의 VH와 VL 사이의 저항은, R+RON이다. 만약, 이 관계가 R>>RON이면, 인버터의 저항은 R에 근사할 수 있다. 따라서, 인버터의 전원 전압을 Vdd라고 하면, 소비 전력은, Vdd2/R로 표현될 수 있다. 또한, 출력 전압은 0에 근사할 수 있다.
입력이 로우(Low)여도, 이 저항과 FET를 통해 전류가 흐른다. 이 때, 인버터의 저항은, R+ROFF이다. 이 관계가 R <<ROFF이면, 인버터의 저항은 ROFF에 근사할 수 있다. 따라서, 인버터의 소비 전력은, Vdd2/ROFF로 표현될 수 있다. 또한, 출력 전압은 Vdd에 근사할 수 있다.
상기의 관계로부터 분명한 바와 같이, R 및 ROFF가 큰 값이면, 소비 전력은 감소될 수 있다. 또한, 출력 전압의 면에서, R이 RON과 ROFF 사이의 중간값인 것이 바람직하고, 이상적으로는, R은 (RON×ROFF)1/2이다. 따라서, ROFF/RON이 큰 값인 것이 바람직하다.
종래의 반도체 회로 중에서, p 채널형 FET 또는 n 채널형 FET 중 한 쪽을 이용할 수 있는 반도체 회로로서 아몰퍼스 실리콘 FET를 포함하는 회로가 알려져 있다.
아몰퍼스 실리콘 FET를 포함하는 인버터 회로에서, 저항으로서 n형의 아몰퍼스 실리콘을 이용한다. n형의 아몰퍼스 실리콘은, FET의 소스나 드레인의 재료로서 이용되는 것이며, 아몰퍼스 실리콘의 일부를 가공하여 저항으로 사용한다. n형의 아몰퍼스 실리콘이 높은 저항율을 갖지 않기 때문에, 저항의 크기는 FET의 크기보다 크다.
한편, 2 전자 볼트 이상의 밴드 갭을 갖는 진성(i형의) 반도체를 이용하여 캐리어 농도를 감소시킨 FET는, 매우 낮은 오프 전류를 갖고, 즉, ROFF가 매우 크고, 또한, 아몰퍼스 실리콘에 비해 상당히 큰 이동도 갖고, 즉, RON이 작고, 따라서, ROFF/RON의 값이 1010 이상이다. 이러한 큰 값의 ROFF/RON으로, 저항을 형성 또는 설계시의 마진(margin)이 증가된다.
그러나, 특허 문헌1 또는 특허 문헌2에서와 같이, 반도체에 직접 도체를 접속시킨 FETs에서는, 아몰퍼스 실리콘을 포함하는 FET의 경우와 달리, 저항에 적당한 재료를 발견할 수 없다. 특히, 캐리어 농도의 감소를 통해 형성된 i형의 반도체는 매우 높은 저항율을 갖는다고 여겨지기 때문에, 저항에 i형의 반도체를 사용하는 것이 전혀 상정되지 않는다.
미국 특허 공개 공보 제2005/0199879호 미국 특허 공개 공보 제2007/0194379호
본 발명은, 상술한 바와 같이 도체 반도체 접합을 갖는 FET의 회로 설계를 고안함으로써 우수한 FET, 반도체 장치, 또는 반도체 회로, 또는 그 제작 방법을 제공하는 것을 목적으로 한다. 또한, 도체 반도체 접합의 특성을 이용함으로써, 우수한 특성을 나타내는 FET 또는 반도체 장치, 또는 그 제작 방법을 제공하는 것을 목적으로 한다. 또한, 용이한 가공을 통해 제조될 수 있는 FET 또는 반도체 장치, 또는 그 제작 방법을 제공하는 것을 목적으로 한다. 또한, 집적도가 높은 FET 또는 반도체 장치, 또는 그 제작 방법을 제공하는 것을 다른 목적으로 한다. 본 발명은 상기 목적 중 적어도 하나를 해결한다.
본 발명을 설명하기 전에, 본 명세서에서 이용하는 용어에 대하여 간단히 설명한다. 우선, 본 명세서에서의 트랜지스터의 소스와 드레인에 대하여, n 채널형 FET에서는 높은 전위가 제공되는 단자를 드레인, 다른 단자를 소스라고 하고, p 채널형 FET에서는 낮은 전위가 제공되는 단자를 드레인, 다른 단자를 소스라고 한다. 2개의 단자에 동일 전위를 공급하는 경우, 어느 한 쪽을 소스, 다른 쪽을 드레인이라고 한다.
"소스 전극", "드레인 전극"이라고 하는 용어 대신에, 이러한 부분을 "제1 도체 전극", "제2 도체 전극"으로 하는 경우도 있다. 그 경우는, 전위 레벨에 따라 이러한 부분 사이의 명칭을 변경하지 않는다.
본 발명의 제1 실시 형태는, 반도체층과, 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극 및 제2 도체 전극과, 반도체층의 다른 쪽의 면에 구비된 게이트를 포함하는 FET이다. 제1 도체 전극과 게이트 사이 및 제2 도체 전극과 게이트 사이의 적어도 한 쪽 영역에 오프셋 영역이 형성된다.
본 발명의 제2 실시 형태는, 반도체층과, 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극 및 제2 도체 전극과, 동일한 면에 구비된 게이트를 포함하는 FET이다. 제1 도체 전극과 게이트 사이 및 제2 도체 전극과 게이트 사이의 적어도 한 쪽 영역에 오프셋 영역이 형성된다.
상기의 본 발명의 제1 및 제2 실시 형태에서, 오프셋 영역의 폭은, 10nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하, 보다 바람직하게는 10nm 이상 20nm 이하이다. 또한, 반도체층의 두께는, 바람직하게 오프셋 영역의 폭 이하, 더 바람직하게는, 오프셋 영역의 폭의 절반 이하이다. 또한, 게이트의 폭은, 바람직하게 오프셋 영역의 폭 이상이면 좋다.
본 발명의 제3 실시 형태는, 반도체층과, 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극, 제2 도체 전극 및 제3 도체 전극과, 반도체층의 다른 쪽의 면에 구비된 게이트를 갖는 반도체 장치이다.
본 발명의 제4 실시 형태는, 반도체층과, 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극, 제2 도체 전극 및 제3 도체 전극과, 동일한 면에 구비된 게이트를 갖는 반도체 장치이다.
상기 본 발명의 제1 내지 제4 실시 형태에서, 제1 내지 제3 도체 전극의 반도체층에 접하는 부분의 일함수는, 반도체층의 전자 친화력과 0.3 전자 볼트의 합(즉, 전자 친화력+0.3 전자 볼트)보다 작은 것이 바람직하다. 이와 달리, 제1 도체 전극 및 제2 도체 전극과 반도체층 사이에 오믹 접합이 형성되는 것이 바람직하다.
상기 본 발명의 제1 내지 제4 실시 형태에서, 게이트의, 반도체층에 가장 가까운 부분의 재료의 일함수는, 반도체층의 전자 친화력과 0.6 전자 볼트의 합(즉, 전자 친화력+0.6 전자 볼트)보다 큰 것이 바람직하다. 또한, 반도체층은 i형 반도체층인 것이 바람직하다.
상기 본 발명의 제1 내지 제4 실시 형태에서, FET 또는 반도체 회로는, 적절한 기판 위에 구비될 수 있다. 이 경우, 게이트와 기판 사이에 반도체층을 구비하는 구성, 또는, 반도체층과 기판 사이에 게이트를 구비하는 구성을 채용할 수 있다.
기판의 재료의 예로서는, 단결정 실리콘 등의 반도체, 각종 글래스, 석영, 사파이어, 각종 세라믹스 등의 절연체, 알루미늄, 스테인리스 강, 구리 등의 도체 등을 들 수 있다. 반도체나 도체를 기판으로서 이용하는 경우, 기판의 표면에 절연층을 구비하는 것이 바람직하다.
또한, 반도체층과 게이트 사이에는 게이트 절연막을 구비하여도 된다. 또는, 반도체층과 게이트 사이에 쇼트키 배리어 접합이 형성될 수 있다. 또한, 제1 내지 제3 도체 전극은 모두 같은 재료로 구성될 필요는 없다. 제1 내지 제3 도체 전극 각각이 상이한 재료로 형성될 수 있고, 또는 그들 중 2개가 같은 재료로 형성될 수 있다.
또한, 반도체층의 종류는, 산화물에 한정되지 않고, 황화물 등의 II-VI족 화합물을 사용할 수 있다. 또한, 상술한 바와 같이 열적 여기에 의해 생성된 캐리어를 줄이기 위해, 반도체의 밴드 갭은 2 전자 볼트 이상 4 전자 볼트 미만이 바람직하고, 더 바람직하게는, 2.9 전자 볼트 이상 3.5 전자 볼트 미만이다.
상기의 구성 중 어느 하나를 채용함으로써, 상기 목적의 적어도 하나를 해결할 수 있다. 본 발명에서, 도체 반도체 접합의 특성을 이용하여, 적절한 저항 영역을 형성하고, 이 저항 영역은 FET의 오프셋 영역, 반도체 회로 또는 반도체 장치를 형성하는데 이용된다.
특허 문헌1 또는 특허 문헌2에 개시된 바와 같은 FET에서는, 소스 전극, 드레인 전극 및 게이트는 도체로 형성된다. 그러나, 반도체에 대한 도체의 영향에 대하여는, 지금까지 충분히 고려되지 않고 있었다.
이러한 점에서, 본 발명자의 고찰에 의하면, 도체 반도체 접합에서, 도체의 일함수가 반도체층의 전자 친화력보다 작은 경우, 반도체층에 전자가 유입하여, 오믹 접합이 형성되는 것을 발견하였다.
FET에서, 소스 전극과 반도체 또는 드레인 전극과 반도체 사이의 접합은, 전류가 흐르기 쉬운 것이 바람직하므로, 오믹 접합이 형성되도록 소스 전극 또는 드레인 전극의 재료가 선택된다. 예를 들어, 티타늄 및 질화 티타늄이 제공된다. 전극과 반도체 사이의 접합이 오믹 접합이면, 얻어지는 FET의 특성이 안정되고, 양품율이 높아지는 장점이 있다.
이러한 도체 반도체 접합에서, 도체에 가까운 영역에서 전자의 농도가 높고, 전자 농도는, 도체 반도체 접합의 계면으로부터 수 nm에서는 1020/㎤, 몇 십 nm에서는 1018/㎤, 몇 백 nm에서는 1016/㎤, 수 마이크로미터에서도 1014/㎤가 되는 것으로 대략적으로 계산된다. 즉, 반도체 자체가 진성(i형)이어도, 도체와의 접촉에 의해, 캐리어 농도가 높은 영역이 형성된다. 높은 캐리어 농도를 가진 영역이 도체 반도체 접합의 계면 근방에 형성되는 것에 의해, 도체 반도체 접합은 오믹 접합이 될 수 있다.
또한, 게이트의 재료로서, 반도체층의 일함수보다 큰 전자 친화력을 가진 도체를 이용하면, 게이트는 반도체에서 전자를 제거하는 작용을 갖는 것도 분명해진다. 예를 들어, 텅스텐 및 백금을 게이트 재료의 예로 들 수 있다. 이러한 재료를 이용함으로써, 오프 전류를 매우 작게 할 수 있는 것을 알았다.
상기의 고찰을 기초로 하면, 도 5a에 도시되는 FET의 반도체층(102)에서의, 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트(105)가 동일 전위를 가질 경우의, 캐리어 농도의 개념적 분포는 도 5b에 도시된다. 여기서, 제1 도체 전극(103a), 제2 도체 전극(103b) 각각의 일함수를 Wm, 게이트(105)의 일함수를 Wg, 반도체층(102)의 전자 친화력을 φ로 했을 때, Wm <φ+0.3 전자 볼트, Wg>φ+0.6 전자 볼트라고 하는 조건을 충족시킨다.
도 5b에 도시된 바와 같이, 제1 도체 전극(103a), 제2 도체 전극(103b)으로부터 전자가 주입되고, 제1 도체 전극(103a), 제2 도체 전극(103b)의 근방은, 매우 전자 농도가 높은 영역(102a)을 형성한다. 게이트(105)에 가까운 부분에, 전자 농도가 매우 낮은 영역(102e)이 형성된다. 영역(102a)과 영역(102e) 사이에, 전자 농도는, 제1 도체 전극(103a), 제2 도체 전극(103b)으로부터 더 떨어진 부분 또는 게이트(105)에 근접한 영역에서 낮아진다.
도 5b는, 영역(102b)의 전자 농도가 영역(102a)의 전자 농도보다 약 1자리(an order of magnitude) 정도 낮고, 영역(102c)의 전자 농도가 영역(102b)의 전자 농도보다 약 1자리 정도 낮고, 영역(102d)의 전자 농도가 영역(102c)의 전자 농도보다 약 1자리 정도 낮게 도시된다. 전자 농도가 높을수록 도전성이 높아진다. 반대로, 전자 농도가 낮아질수록, 도전성이 저하된다. 예를 들어, 영역(102e)에서의 반도체층(102)은 절연체이다.
도 5b에 도시되는 FET의 오프 전류는, 제1 도체 전극(103a)과 제2 도체 전극(103b) 사이의 중간 영역에 형성되는 영역(102e)에 의해 결정된다. 한편, 제1 도체 전극(103a)과 게이트(105)가 서로 겹치는 부분, 제2 도체 전극(103b)과 게이트(105)가 서로 겹치는 부분, 및 이 부분들의 주변 영역은, 오프 전류의 감소에 거의 영향을 미치지 않는 것을 알았다.
도 5a에 도시되는 FET에서 제1 도체 전극(103a)과 제2 도체 전극(103b)의 간격을 좁히면, 영역(102e)이 좁아지고, 영역(102e)보다 전자 농도가 높은 영역이 넓어진다. 이 상태는, 오프 전류가 증대하기 때문에 바람직하지 않다. 따라서, 제1 도체 전극(103a)과 제2 도체 전극(103b) 사이의 간격은, 오프 전류를 일정한 값 이하로 하기 위해, 어떤 값을 유지할 필요가 있다.
본 발명자는, 도 5b에 도시한 바와 같은 전자 농도 분포는, 도 5a의 구조 이외의, 예를 들어, 도 1a에 도시한 바와 같은 구조에서도 얻어질 수 있다는 것을 알았다. 도 1a에 도시된 구조의 FET에서, 제1 도체 전극(103a), 제2 도체 전극(103b)이 게이트(105)와 중첩되지 않도록 구비된다. 도 1a에서, 제1 도체 전극(103a)과 게이트(105) 사이에, 폭 d의 오프셋 영역이 구비된다.
도 1a에 도시된 FET는 적절한 재료의 기판 위에 구비될 수 있다. 이 경우, 기판은 도면에서 게이트(105) 위 또는 제1 도체 전극(103a) 아래에 위치될 수 있다.
통상, 이와 같은 오프셋 영역은 FET에 직렬로 저항을 접속할 경우와 같은 효과를 제공할 수 있다. 그러나, 본 발명자의 고찰에 의하면, 이러한 오프셋 영역을 구비해도, d가 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 20nm 이하이면, FET의 동작에 미치는 영향은 경미한 것이 분명해졌다.
이는, 상기에 설명한 바와 같이, 제1 도체 전극(103a), 제2 도체 전극(103b)으로부터 반도체층(102)에 전자가 유입되어, 전자 농도의 높은 부분(예를 들어, 영역(102c))이 오프셋 영역에도 형성되기 때문이다. n 채널형 FET의 경우, 게이트(105)에 플러스의 전위를 인가하면, 도 1b의 영역(102e), 영역(102d)의 오프셋 영역 바로 아래에 있는 부분은 전자 농도가 높은 영역이 되고, 제1 도체 전극(103a)과 제2 도체 전극(103b)을 연결하는 경로가 형성된다.
이와 같은 구조로 하면, 게이트(105)와 제1 도체 전극(103a) 사이와, 게이트(105)와 제2 도체 전극(103b) 사이의 기생 용량을 충분히 저감시킬 수 있다. 이 효과를 얻기 위해, 오프셋 영역의 폭 d는 10nm 이상인 것이 바람직하다. 오프셋 영역의 폭 d가 10nm 미만에서는, 게이트(105)와 제1 도체 전극(103a) 사이 또는 게이트(105)와 제2 도체 전극(103b) 사이의 기생 용량이 현저하게 증가한다.
도 1a에 도시되는 FET에서, 제1 도체 전극(103a)과 제2 도체 전극(103b)은 게이트(105)가 구비된 면과 다른 면에 구비된다. 게이트(105)가 구비되는 동일 면에 제1 도체 전극(103a)과 제2 도체 전극(103b)이 구비되는 FET도 제작할 수 있다.
도 1c는 반도체층(102)의 동일한 면 위에 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트 절연막(104) 및 게이트(105)가 구비된 FET를 도시한다. 게이트(105)와 제1 도체 전극(103a) 사이, 및 게이트(105)와 제2 도체 전극(103b) 사이에는 오프셋 영역을 구비한다.
반도체층(102)은, 제1 도체 전극(103a)과 제2 도체 전극(103b)을 접촉시킴으로써, 전자가 공급되어, 도 1c에 도시한 바와 같이, 전자 농도가 다양한 영역이 형성된다. 전자 농도의 분포는, 제1 도체 전극(103a)과 제2 도체 전극(103b)이 게이트(105)가 구비된 동일 면에 구비되기 때문에, 도 1b와는 약간 상이하다.
도 1c의 구조에서는, 특히, 반도체층(102)의 게이트로부터의 반대측에, 제1 도체 전극(103a)과 제2 도체 전극(103b)의 영향력이 상대적으로 저하되기 때문에, 그 부분의 전자 농도가, 도 1b의 구조에 비해 저하된다. 그 결과, 오프 전류가 더 적어진다.
이러한 구조의 FET는, 종래 실리콘 MOSFET와 유사한 구조이기 때문에, 다층 배선 등의 프로세스를 도 1a의 구조보다 간편하게 할 수 있고, 집적도를 높일 수 있는 이점이 있다. 또한, 종래 실리콘 MOSFET의 경우, 필요한 이온 주입을 이용한 도핑 프로세스가 도 1c의 구조에서는 불필요하다. 즉, 게이트를 구비한 부분은 자동적으로 전자 농도가 매우 낮은 채널로 작용하고, 그 밖의 부분은 적절한 전자 농도를 가진 익스텐션 영역에 상당한다.
제1 도체 전극(103a), 제2 도체 전극(103b)으로부터 반도체층(102)에 전자가 유입하고, 적절한 전자 농도를 가진 부분이 형성되고, 이는 이러한 적절한 전자 농도를 가진 부분이 온 상태의 FET의 저항값과 오프 상태의 FET의 저항값 사이의 중간의 저항값을 갖는 것을 의미한다.
도 5a 내지 도 5c로 복귀해서, 도 5a의 FET로부터 게이트(105)를 제거한 경우의 반도체층(102)의 캐리어 농도의 개념적 분포는 도 5c에 도시된다. 이 경우, 전자를 제거하는 게이트의 작용을 얻을 수 없고, 이는 제1 도체 전극(103a), 제2 도체 전극(103b)으로부터 주입된 전자에 의해, 전자 농도가 높은 영역이 도 5b의 것보다 넓게 형성된다.
도 5b의 FET는 오프 상태이며, FET의 온 상태에서 게이트(105)에 의해, 반도체층(102)의 넓은 영역에 전자 농도가 높은 영역이 형성되는 사실을 고려하면, 도 5c는 온 상태와 오프 상태 사이의 중간 상태에서의 FET를 도시한다.
이러한 상태에서의 저항값(제1 도체 전극(103a)과 제2 도체 전극(103b) 사이 영역의 저항값)도 온 상태의 FET의 저항값과 오프 상태의 FET의 저항값 사이의 중간의 저항값을 갖는다. 이 저항값은, 캐리어 농도에 반비례한다. 도 5a의 FET로부터 게이트(105)를 제거한 구조의 소자(이하, 저항 소자라고 함)의 반도체층의 저항율은, 같은 두께의 반도체층을 포함하는 오프 상태의 FET의 반도체층의 저항율보다 3 내지 8자리만큼 낮다.
이러한 저항 소자는, 상기에서 설명한 바와 같이, 도 6a에 도시되는 인버터의 저항으로서 이용하는 것이 바람직하다. 특히, 제1 도체 전극(103a)과 제2 도체 전극(103b) 사이의 간격 L을 100nm 이상 10μm 이하로 할 때, 간격 L과 대략 동일한 채널 길이(L의 1/2 이상 5배 이하의 채널 길이)를 갖고, 온 저항 RON, 오프 저항ROFF를 갖는 FET를 이용하는 가정 하에, RON <<R <<ROFF인 관계를 충족시킬 수 있다.
이 때, FET의 채널 폭은 저항 소자 폭의 50% 이상 200%이하, FET의 반도체층의 두께는 저항 소자의 반도체층 두께의 50% 이상 200% 이하로 하면 좋다. 물론, 그 이외의 조건에서 상기 관계를 충족시키는 것은 가능하다.
상기의 설명에서, 도체의 일함수에 대하여 논의한다. 가장 간단한 가정으로, 도체의 일함수는 반도체와의 계면에 의해 결정되는 값일 수 있고, 실제로 계면에서 화학적 반응에 의해 반도체와 도체의 화합물이 생성되거나, 전하나 이종 원소가 트랩되는 등의 복잡한 물성이 종종 관찰된다.
예를 들어, 반도체층 위에 두께가 수 나노미터 이하의 매우 얇은 제1 도체층과, 비교적 큰 두께를 가진 제2 도체층이 이 순서대로 적층되어 있는 경우, 제1 도체층의 일함수의 영향이 상당히 저하된다. 따라서, 본 발명을 적용할 때, 반도체층을 가진 계면으로부터 5nm 떨어진 위치에서의 각각의 재료의 일함수 등이 본 발명의 바람직한 조건을 충족시키도록 설계될 수 있다.
본 발명은, 캐리어로서, 실질적으로 전자와 정공 중 한 쪽이 이용될 수 있는 반도체 재료에 대해 특히 효과적이다. 즉, 전자와 정공 중 한 쪽의 이동도가 1㎠/Vs인 반면, 다른 쪽의 이동도가 0.01㎠/Vs이하이거나, 전자 및 정공 중 다른 쪽이 캐리어로서 존재하지 않거나, 전자 및 정공 중 다른 쪽의 유효 질량이 자유 전자의 유효 질량보다 100배 이상인 경우, 본 발명에 따라 바람직한 결과를 얻을 수 있다.
첨부된 도면에서,
도 1a 내지 도 1c는 본 발명의 전계 효과 트랜지스터의 동작 원리를 도시한다.
도 2a 내지 도 2c는 본 발명의 반도체 회로의 예를 도시한다.
도 3a 내지 도 3c는 본 발명의 반도체 회로의 예를 도시한다.
도 4a 내지 도 4d는 본 발명의 반도체 회로의 제작 공정의 예를 도시한다.
도 5a 내지 도 5c는 본 발명의 원리를 설명한다.
도 6a 및 도 6b는 종래의 인버터 회로도이다.
이하, 실시 형태에 대하여 도면을 참조하여 설명한다. 실시 형태는 많은 다른 형태로 실시하는 것이 가능하며, 본 발명의 기술사상 및 범위 내에서 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해한다. 따라서, 본 발명은 본 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에서, 동일 부분 또는 유사한 기능을 갖는 부분은 다른 도면에 동일 참조 번호로 표시하고, 그 부분의 상세한 설명은 반복되지 않는다.
(제1 실시 형태)
본 실시 형태에서는, 도 2a 내지 도 2c에 도시하는 반도체 회로에 대하여 설명한다. 도 2a는 반도체 회로의 단면의 개념도, 도 2b는, 도 2a의 하측으로부터 본 반도체 회로를 도시한다. 이 반도체 회로는, 도 2a에 도시한 바와 같이, 반도체층(102)의 한 쪽 면에 접한, 제1 도체 전극(103a), 제2 도체 전극(103b), 제3 도체 전극(103c)을 갖는다. 반도체층(102)의 다른 쪽의 면에는 게이트(105)를 구비한다. 게이트(105)와 반도체층(102) 사이에는 게이트 절연막(104)을 구비한다.
기판은, 제1 도체 전극(103a), 제2 도체 전극(103b), 제3 도체 전극(103c) 아래 중 하나에 또는 게이트(105) 위에 구비하여도 된다. 또한, 이 반도체 회로의 반도체층(102)은, 도 2b에 도시한 바와 같이, 대략 직사각형 형상이고, 제1 도체 전극(103a), 제2 도체 전극(103b), 제3 도체 전극(103c)이 구비된다. 또한, 반도체층(102)은 i형 반도체로 형성되고, 바람직하게는 반도체의 밴드 갭이 2 전자 볼트 이상 4 전자 볼트 미만, 더 바람직하게는, 2.9 전자 볼트 이상 3.5 전자 볼트 미만이면 좋다.
게이트(105)는, 반도체층(102)의 제1 도체 전극(103a)과 제2 도체 전극(103b) 사이의 영역(이 영역은 제1 도체 전극(103a)과 제2 도체 전극(103b)이 중첩되는 부분을 포함하지 않는다)과 중첩하도록 구비되지만, 반도체층(102)의 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이의 영역(이 영역은 제2 도체 전극(103b)과 제3 도체 전극(103c)이 중첩되는 부분을 포함하지 않는다)과는 중첩되지 않도록 구비된다.
이러한 구조로 함으로써, 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트(105) 및 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트(105)에 의해 둘러싸여진 반도체층(102)은 FET를 형성한다. 또한, 제2 도체 전극(103b)과 제3 도체 전극(103c), 및 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이의 반도체층(102)의 부분은 저항을 형성한다.
즉, 도 2a에 도시한 바와 같이, 전자(the former)가 트랜지스터부로서 기능하고, 후자가 저항부로서 기능한다. 반도체층(102)의 트랜지스터부와 저항부에서의 전자 농도의 분포는, 각각 도 5b에 도시된 분포 및 도 5c에서 도시된 분포와 거의 동일하다. 따라서, 도 2c의 회로도에 도시된 바와 같이, 도 6a의 타입의 인버터가 얻어진다.
또한, 도 2b에 도시된 바와 같이, 트랜지스터부의 채널 폭 방향의 길이와, 채널 폭 방향에 대응하는 방향의 저항부의 길이는 대략 동일하다. 도 2a 내지 도 2c의 구조를 가진 인버터가 도 6b에 도시된 인버터보다 높은 집적도를 갖는 것은 이하의 이유로부터도 분명하다.
예를 들어, 동일한 방식으로 도 6b의 타입의 인버터를 형성할 때, 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이에도 게이트를 구비할 필요가 있다. 그러나, 게이트(105)와 게이트(105)에 인접한 게이트 사이의 절연을 보장하기 위해, 최소 가공 선 폭 이상의 간격을 인접한 게이트들 사이에 설정할 필요가 있다. 그 결과, 제2 도체 전극(103b)의 폭을 넓게 할 필요가 있다.
도 2a 및 도 2b에서, 최소 가공 선 폭은, 제1 도체 전극(103a), 제2 도체 전극(103b) 또는 제3 도체 전극(103c)의 폭이다. 따라서, 도 6b의 타입의 인버터에서, 제2 도체 전극(103b)의 폭은 도 2a 및 도 2b에서의 2배의 폭을 필요로 한다. 반대로, 도 6a의 타입의 인버터에서는, 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이에 게이트를 구비할 필요가 없으므로, 제2 도체 전극(103b)의 폭을 최소 선 폭으로 설정할 수 있다.
도 2a 내지 도 2c에 도시된 바와 같은 반도체 장치는 다음의 방법으로 제작될 수 있고, 즉, 제1 도체 전극(103a), 제2 도체 전극(103b) 및 제3 도체 전극(103c)을 기판 위에 형성하고, 그 후, 반도체층(102), 게이트 절연막(104) 및 게이트(105)를 형성한다.
이와 달리, 다음 방법을 채용할 수 있고, 즉, 기판 위에 게이트(105)를 형성하고, 그 후, 게이트 절연막(104), 반도체층(102), 제1 도체 전극(103a), 제2 도체 전극(103b) 및 제3 도체 전극(103c)을 형성한다.
또한, 도 2a 내지 도 2c에서는, 제1 도체 전극(103a)과 제2 도체 전극(103b)사이의 간격, 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이의 간격을 대략 동일하게 했지만, 전자(the former)의 간격을 후자의 간격보다 크게 또는 작게 설정할 수 있다.
(제2 실시 형태)
본 실시 형태에서, 도 3a 내지 도 3c에 도시하는 반도체 회로에 대하여 설명한다. 도 3a는 반도체 회로의 단면도를 도시하는 개념도, 도 3b는 도 3a의 하측으로부터, 이 반도체 회로를 본 모습을 도시한다. 도 3a에 도시한 바와 같이, 이 반도체 회로는 도 2a 내지 도 2c에 도시된 반도체 장치와 마찬가지 방식으로, 반도체층(102)의 한 쪽 면에 접하는, 제1 도체 전극(103a), 제2 도체 전극(103b), 제3 도체 전극(103c)을 갖는다. 또한, 반도체층(102)의 다른 쪽의 면에는 게이트(105)를 갖는다. 게이트(105)와 반도체층(102) 사이에는 게이트 절연막(104)을 갖는다. 반도체층(102)은 i형 반도체로 형성되고, 바람직하게는 반도체의 밴드 갭이 2 전자 볼트 이상 4 전자 볼트 미만, 더 바람직하게는, 2.9 전자 볼트 이상 3.5 전자 볼트 미만이면 좋다.
게이트(105)는, 반도체층(102)의 제1 도체 전극(103a)과 제2 도체 전극(103b) 사이의 영역 A(영역 A는 제1 도체 전극(103a)과 제2 도체 전극(103b)이 중첩하는 부분을 포함하지 않는다)의 적어도 일부분과 중첩하도록 구비되지만, 반도체층(102)의 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이의 영역 B(영역 B는 제2 도체 전극(103b)과 제3 도체 전극(103c)이 중첩하는 부분을 포함하지 않는다)와는 중첩되지 않도록 구비된다.
도 2a 내지 도 2c에 도시된 반도체 장치와 다른 점은, 게이트(105)가 제1 도체 전극(103a), 제2 도체 전극(103b) 중 어느 것과도 겹치지 않고, 오프셋 영역이 포함된다는 것이다. 즉, 게이트(105)와 제1 도체 전극(103a) 사이, 및 게이트(105)와 제2 도체 전극(103b) 사이에는 길이 d를 갖는 오프셋 영역이 포함된다.
이 반도체 회로의 반도체층(102)은, 도 3b에 도시한 바와 같이, 복잡한 형상을 갖는다. 반도체층(102)은 좌측 부분(영역 A를 포함하는 부분)의 넓은 폭과, 우측 부분(영역 B를 포함하는 부분)의 좁은 폭을 갖는다. 이러한 방식으로, 우측 부분의 저항을 높게 하고, 좌측 부분의 저항에 대한 우측 부분의 저항의 저항 비율을 조정한다.
이 반도체 장치에서도, 제1 실시 형태와 마찬가지로, 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트(105), 및 제1 도체 전극(103a), 제2 도체 전극(103b), 게이트(105)에 의해 둘러싸여진 반도체층(102)의 부분에 의해, 도 1a에 도시되는 것과 유사한 FET가 형성된다. 또한, 제2 도체 전극(103b)과 제3 도체 전극(103c), 및 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이의 반도체층(102)의 부분에 의해, 도 5c에 도시되는 것과 유사한 저항이 형성된다.
즉, 도 3a에 도시한 바와 같이, 전자(the former)가 트랜지스터부로 기능하고, 후자가 저항부로 기능한다. 반도체층(102)의 트랜지스터부와 저항부에서의 전자 농도의 분포는, 각각, 도 1b에 도시된 분포 및 도 5c에 도시된 분포와 거의 동일하다. 회로도는 도 3c에 도시된다. 도 6a에 도시된 인버터로서 이 반도체 장치를 이용할 수 있다. 이 반도체 장치의 저항부의 저항은, 제1 실시 형태의 것에 비해 크다.
본 실시 형태의 인버터에서, 트랜지스터의 입력이 로(Low)일 때의 저항을 높게 할 수 있으므로, 소비 전력을 저감할 수 있다. 또한, 같은 이유로, 관통 전류에 의한 소자 파괴를 방지할 수 있고, 이에 따라 신뢰성을 높일 수 있다.
한편, 본 실시 형태에서 도시한 바와 같은 오프셋 영역을 갖는 FET를 사용하여, 도 6b의 타입의 인버터를 제조하는 경우, 제1 실시 형태에서 지적한 집적도의 감소는 극복할 수 있다. 즉, 오프셋 영역이 있기 때문에, 게이트간의 간격은 최소 선 폭 이상이다. 따라서, 최소 선 폭을 갖도록 제2 도체 전극(103b)을 형성해도, 게이트(105)에 인접하는 게이트를 제2 도체 전극(103b)과 제3 도체 전극(103c) 사이에 구비할 수 있다.
그러나, 상술한 바와 같은, 게이트와 도체 전극 사이에 콘택트를 구비할 필요가 있기 때문에, 도 6a의 타입과 비교하면 집적도는 저하된다.
(제3 실시 형태)
본 실시 형태에서는, 반도체 장치의 제작 방법에 대하여, 도 4a 내지 도 4d를 참조하여 설명한다. 우선, 도 4a에 도시한 바와 같이, 기판(101) 위에, 반도체층(102) 및 게이트 절연막(104)을 형성한다. 기판(101)의 예로서는, 다양한 기판이 이용되지만, 기판(101)은 그 후의 처리에 견딜 수 있는 물성을 갖고 있는 것이 필요하다. 또한, 기판(101)의 표면은 절연성을 갖는 것이 바람직하다. 따라서, 기판(101)은 절연체 단독, 또는 절연체, 금속 또는 반도체의 표면에 절연층을 형성한 반도체 등이 바람직하다.
기판(101)에 절연체를 이용할 경우는, 각종 글래스, 사파이어, 석영, 세라믹 등을 이용할 수 있다. 금속을 이용할 경우는, 알루미늄, 구리, 스테인리스 강, 은 등을 이용할 수 있다. 반도체를 이용할 경우, 실리콘, 게르마늄, 탄화 실리콘, 질화 갈륨 등을 이용할 수 있다. 본 실시 형태에서는, 기판(101)으로 바륨 붕규산 글래스를 이용한다.
반도체층(102)의 반도체 재료로서는, 인듐과 아연을 갖는 산화물 반도체를 이용한다. 상기 산화물 반도체 이외에 각종 산화물 반도체가 이용된다. 본 실시 형태에서는, 인듐과 아연이 동일한 양으로 포함되는 산화물 타깃을 이용한 스퍼터링법에 의해, 두께 30nm의 인듐 아연 산화물막을 형성하고, 그 후 이 막을 패터닝하여 반도체층(102)을 형성한다.
게이트 절연막(104)으로서는, 스퍼터링법에 의해 형성한 절연막을 이용한다. 게이트 절연막(104)의 재료로서는, 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 란탄(lanthanum), 산화 이트륨 등을 이용할 수 있다. 본 실시 형태에서는, 게이트 절연막(104)으로서, 스퍼터링법에 의해 두께 100nm의 산화 알루미늄을 형성한다.
반도체층(102)의 형성후, 또는 게이트 절연막(104)의 형성후의 한 쪽 또는 그 시기의 양쪽에, 적절한 열처리를 행하면 좋다. 이 열처리는 반도체층(102)의 수소 농도나 산소 결손을 감소시키기 위한 것이고, 가능하면, 이 열처리는 반도체층(102) 형성 직후에 행하면 좋다.
열처리 시, 초기에 환원 분위기에서 열처리를 행한 후, 산화 분위기에서 열처리를 행하면 좋다. 초기의 환원 분위기에서의 열처리에서, 수소가 산소와 함께 효율적으로 방출된다. 그 후의 산화 분위기에서의 열처리에서, 산소 결손을 감소시킬 수 있다.
그 후, 도 4b에 도시한 바와 같이 게이트(105)를 형성한다. 게이트(105)의 재료로서는, 백금, 금, 텅스텐 등의 일함수가 큰 금속을 이용할 수 있다. 이와 달리, 질화 인듐과 같이 전자 친화력이 5 전자 볼트 이상의 화합물을 이용해도 된다. 게이트(105)는 상술한 재료 단독으로 구성해도 좋고, 게이트 절연막(104)에 접하는 부분이 상기의 재료 중 임의의 것을 포함하는 다층 구조를 가질 수 있다. 본 실시 형태에서는, 두께 100nm의 백금막과 두께 100nm의 알루미늄 막을 스퍼터링법에 의해 형성하고, 에칭하여, 게이트(105)를 형성한다.
또한, 스퍼터링법에 의해, 층간 절연체(106)를 형성한다. 층간 절연체(106)는, 유전률이 낮은 재료를 이용하는 형성하는 것이 바람직하다. 본 실시 형태에서, 층간 절연체(106)는, CVD법에 의해 형성한 두께 300nm의 산화 실리콘막이다. 도 4c에 도시한 바와 같이, 층간 절연체(106)를 화학적 기계적 연마(CMP)법에 의해 평탄화한다.
그 후, 반도체층(102)에 도달하는 콘택트 홀을 형성하고, 제1 도체 전극(103a), 제2 도체 전극(103b) 및 제3 도체 전극(103c)을 형성한다. 본 실시 형태에서는, 제1 도체 전극(103a), 제2 도체 전극(103b) 및 제3 도체 전극(103c)은, 두께 50nm의 질화 티타늄막과 두께 150nm의 티타늄막을, 스퍼터링법에 의해 연속적으로 형성하고, 이것을 패터닝하여 형성한다. 이러한 방식으로, 도 4d에 도시되는 반도체 회로가 형성된다.
반도체층(102)의, 게이트(105)가 형성된 도 4d의 좌측 부분은, FET의 활성층으로서 기능하고, 게이트(105)가 구비되지 않는 도 4d의 우측 부분은 저항으로서 기능한다. 이 회로는 도 6a에 도시한 인버터로서 이용할 수 있다.
(제4 실시 형태)
제1 내지 제3 실시 형태에서 설명한 반도체 장치는, 다양한 전자 기기, 예를 들어, 액정 디스플레이, EL(electro luminescent) 디스플레이, FE(field emission)디스플레이 등의 표시 장치용 구동 회로, 이미지 센서용 구동 회로, 반도체 메모리 등에 이용할 수 있다. 또한, 제1 내지 제3 실시 형태에서 설명한 반도체 장치는 상술한 전자 기기를 포함하는 전자 기기, 예를 들어, 텔레비전, 퍼스널 컴퓨터, 휴대 전화 등의 통신 기기, 전자 노트북, 휴대용 음악 플레이어 등에 이용될 수 있다.
본 출원은 2010년 2월 5일 일본 특허청에 출원된 일본 특허 출원 제2010-024580호를 기초로 하고, 그 전체 내용은 본 명세서에서 참조로 원용된다.
101 : 기판, 102 : 반도체층, 103a : 제1 도체 전극, 103b : 제2 도체 전극, 103c : 제3 도체 전극, 104 : 게이트 절연막, 105 : 게이트, 106 : 층간 절연체

Claims (42)

  1. 전계 효과 트랜지스터로서,
    반도체층과,
    상기 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극 및 제2 도체 전극과,
    상기 반도체층의 다른 쪽의 면측에 구비된 게이트를 포함하고,
    상기 제1 도체 전극과 상기 게이트 사이의 영역 및 상기 제2 도체 전극과 상기 게이트 사이의 영역 중 적어도 하나에 오프셋 영역이 형성되고,
    상기 반도체층의 밴드 갭은 2 전자 볼트 이상 4 전자 볼트 미만인, 전계 효과 트랜지스터.
  2. 전계 효과 트랜지스터로서,
    반도체층과,
    상기 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극 및 제2 도체 전극과,
    상기 반도체층의 다른 쪽의 면측에 구비된 게이트를 포함하고,
    상기 제1 도체 전극과 상기 게이트 사이의 영역 및 상기 제2 도체 전극과 상기 게이트 사이의 영역 중 적어도 하나에 오프셋 영역이 형성되는, 전계 효과 트랜지스터.
  3. 전계 효과 트랜지스터로서,
    반도체층과,
    상기 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극 및 제2 도체 전극과,
    동일면 위에 구비된 게이트를 포함하고,
    상기 제1 도체 전극과 상기 게이트 사이의 영역 및 상기 제2 도체 전극과 상기 게이트 사이의 영역 중 적어도 하나에 오프셋 영역이 형성되는, 전계 효과 트랜지스터.
  4. 반도체 장치로서,
    반도체층과,
    상기 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극, 제2 도체 전극 및 제3 도체 전극과,
    상기 반도체층의 다른 쪽의 면측에 구비된 게이트를 포함하고,
    상기 게이트는 상기 제1 도체 전극과 상기 제2 도체 전극 사이 영역의 적어도 일부와 중첩되고,
    상기 게이트는 제2 도체 전극과 제3 도체 전극 사이의 영역과 중첩하지 않는, 반도체 장치.
  5. 반도체 장치로서,
    반도체층과,
    상기 반도체층의 한 쪽 면에 접하여 구비된 제1 도체 전극, 제2 도체 전극 및 제3 도체 전극과,
    상기 반도체층의 동일면 위에 구비된 게이트를 포함하고,
    상기 게이트는 상기 제1 도체 전극과 상기 제2 도체 전극 사이 영역의 적어도 일부와 중첩되고,
    상기 게이트는 제2 도체 전극과 제3 도체 전극 사이의 영역과 중첩하지 않는, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체층과 접하는 상기 제1 도체 전극의 부분과 상기 제2 도체 전극의 부분은, 상기 반도체층의 전자 친화력과 0.3 전자 볼트의 합보다 작은 일함수를 갖는, 전계 효과 트랜지스터.
  7. 제2항에 있어서,
    상기 반도체층과 접하는 상기 제1 도체 전극의 부분과 상기 제2 도체 전극의 부분은, 상기 반도체층의 전자 친화력과 0.3 전자 볼트의 합보다 작은 일함수를 갖는, 전계 효과 트랜지스터.
  8. 제3항에 있어서,
    상기 반도체층과 접하는 상기 제1 도체 전극의 부분과 상기 제2 도체 전극의 부분은, 상기 반도체층의 전자 친화력과 0.3 전자 볼트의 합보다 작은 일함수를 갖는, 전계 효과 트랜지스터.
  9. 제4항에 있어서,
    상기 반도체층과 접하는 상기 제1 도체 전극의 부분과 상기 제2 도체 전극의 부분은, 상기 반도체층의 전자 친화력과 0.3 전자 볼트의 합보다 작은 일함수를 갖는, 반도체 장치.
  10. 제5항에 있어서,
    상기 반도체층과 접하는 상기 제1 도체 전극의 부분과 상기 제2 도체 전극의 부분은, 상기 반도체층의 전자 친화력과 0.3 전자 볼트의 합보다 작은 일함수를 갖는, 반도체 장치.
  11. 제1항에 있어서,
    상기 반도체층과 상기 제1 도체 전극 사이 및 상기 반도체층과 제2 도체 전극 사이에는 오믹 접합이 형성되는, 전계 효과 트랜지스터.
  12. 제2항에 있어서,
    상기 반도체층과 상기 제1 도체 전극 사이 및 상기 반도체층과 제2 도체 전극 사이에는 오믹 접합이 형성되는, 전계 효과 트랜지스터.
  13. 제3항에 있어서,
    상기 반도체층과 상기 제1 도체 전극 사이 및 상기 반도체층과 제2 도체 전극 사이에는 오믹 접합이 형성되는, 전계 효과 트랜지스터.
  14. 제4항에 있어서,
    상기 반도체층과 상기 제1 도체 전극 사이 및 상기 반도체층과 제2 도체 전극 사이에는 오믹 접합이 형성되는, 반도체 장치.
  15. 제5항에 있어서,
    상기 반도체층과 상기 제1 도체 전극 사이 및 상기 반도체층과 제2 도체 전극 사이에는 오믹 접합이 형성되는, 반도체 장치.
  16. 제1항에 있어서,
    상기 반도체층과 상기 게이트 사이에 게이트 절연막을 더 포함하는, 전계 효과 트랜지스터.
  17. 제2항에 있어서,
    상기 반도체층과 상기 게이트 사이에 게이트 절연막을 더 포함하는, 전계 효과 트랜지스터.
  18. 제3항에 있어서,
    상기 반도체층과 상기 게이트 사이에 게이트 절연막을 더 포함하는, 전계 효과 트랜지스터.
  19. 제4항에 있어서,
    상기 반도체층과 상기 게이트 사이에 게이트 절연막을 더 포함하는, 반도체 장치.
  20. 제5항에 있어서,
    상기 반도체층과 상기 게이트 사이에 게이트 절연막을 더 포함하는, 반도체 장치.
  21. 제1항에 있어서,
    상기 게이트의, 상기 반도체층에 가장 근접한 부분의 일함수는, 상기 반도체층의 전자 친화력과 0.6 전자 볼트의 합보다 큰, 전계 효과 트랜지스터.
  22. 제2항에 있어서,
    상기 게이트의, 상기 반도체층에 가장 근접한 부분의 일함수는, 상기 반도체층의 전자 친화력과 0.6 전자 볼트의 합보다 큰, 전계 효과 트랜지스터.
  23. 제3항에 있어서,
    상기 게이트의, 상기 반도체층에 가장 근접한 부분의 일함수는, 상기 반도체층의 전자 친화력과 0.6 전자 볼트의 합보다 큰, 전계 효과 트랜지스터.
  24. 제4항에 있어서,
    상기 게이트의, 상기 반도체층에 가장 근접한 부분의 일함수는, 상기 반도체층의 전자 친화력과 0.6 전자 볼트의 합보다 큰, 반도체 장치.
  25. 제5항에 있어서,
    상기 게이트의, 상기 반도체층에 가장 근접한 부분의 일함수는, 상기 반도체층의 전자 친화력과 0.6 전자 볼트의 합보다 큰, 반도체 장치.
  26. 제1항에 있어서,
    상기 오프셋 영역의 폭은, 10nm 이상 100nm 이하인, 전계 효과 트랜지스터.
  27. 제2항에 있어서,
    상기 오프셋 영역의 폭은, 10nm 이상 100nm 이하인, 전계 효과 트랜지스터.
  28. 제3항에 있어서,
    상기 오프셋 영역의 폭은, 10nm 이상 100nm 이하인, 전계 효과 트랜지스터.
  29. 제4항에 있어서,
    상기 제1 도체 전극과 상기 제2 도체 전극 사이의 상기 반도체층의 제1 부분의 폭은, 상기 제2 도체 전극과 상기 제3 도체 전극 사이의 상기 반도체층의 제2 부분의 폭보다 넓은, 반도체 장치.
  30. 제5항에 있어서,
    상기 제1 도체 전극과 상기 제2 도체 전극 사이의 상기 반도체층의 제1 부분의 폭은, 상기 제2 도체 전극과 상기 제3 도체 전극 사이의 상기 반도체층의 제2 부분의 폭보다 넓은, 반도체 장치.
  31. 제1항에 있어서,
    상기 반도체층은 i형 반도체를 포함하는, 전계 효과 트랜지스터.
  32. 제2항에 있어서,
    상기 반도체층은 i형 반도체를 포함하는, 전계 효과 트랜지스터.
  33. 제3항에 있어서,
    상기 반도체층은 i형 반도체를 포함하는, 전계 효과 트랜지스터.
  34. 제4항에 있어서,
    상기 반도체층은 i형 반도체를 포함하는, 반도체 장치.
  35. 제5항에 있어서,
    상기 반도체층은 i형 반도체를 포함하는, 반도체 장치.
  36. 제1항에 있어서,
    상기 게이트는, 백금, 금, 텅스텐 및 질화 인듐으로 구성된 그룹으로부터 선택된 재료를 포함하는, 전계 효과 트랜지스터.
  37. 제2항에 있어서,
    상기 게이트는, 백금, 금, 텅스텐 및 질화 인듐으로 구성된 그룹으로부터 선택된 재료를 포함하는, 전계 효과 트랜지스터.
  38. 제3항에 있어서,
    상기 게이트는, 백금, 금, 텅스텐 및 질화 인듐으로 구성된 그룹으로부터 선택된 재료를 포함하는, 전계 효과 트랜지스터.
  39. 제4항에 있어서,
    상기 게이트는, 백금, 금, 텅스텐 및 질화 인듐으로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 장치.
  40. 제5항에 있어서,
    상기 게이트는, 백금, 금, 텅스텐 및 질화 인듐으로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 장치.
  41. 제4항에 있어서,
    상기 반도체 장치는 인버터인, 반도체 장치.
  42. 제5항에 있어서,
    상기 반도체 장치는 인버터인, 반도체 장치.
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