JPH11500268A - 集積回路用抵抗負荷及びその作成方法、及びｓｒａｍ - Google Patents

集積回路用抵抗負荷及びその作成方法、及びｓｒａｍ

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JPH11500268A JP8525102A JP52510296A JPH11500268A JP H11500268 A JPH11500268 A JP H11500268A JP 8525102 A JP8525102 A JP 8525102A JP 52510296 A JP52510296 A JP 52510296A JP H11500268 A JPH11500268 A JP H11500268A
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Abstract

(57)【要約】 本発明は、絶縁複合基板装置、例えばサファイア上のシリコンの上に設けられた半導体およびその製造方法、特に、サファイア基板上の超薄いシリコ層を利用する抵抗、トランジスタメモリセルあるいは他の回路素子、およびそれらの製造方法である。本発明の特徴は、トランジスタまたは他の回路素子に自己整合された薄いシリコン層に抵抗性負荷を備え、例えば、ポリシリコン層の除去を可能にし、あるいはコンパクトなメモリセル、アナログ回路または他の集積回路を可能にする。本発明の他の特徴は、寄生効果を除去あるいは減少することである。本発明の第３の特徴は、プロセス特性を改善することである。本発明の第４の特徴は、製品の歩留りを向上することである。

Description

【発明の詳細な説明】 集積回路用抵抗負荷及びその作成方法、及びＳＲＡＭ 発明の背景 本発明は、一般に例えばサファイア上のシリコンのような絶縁複合基板上に半 導体を製造する方法に関する。特に、本発明は、サファイア構造体上の超薄膜シ リコン層を利用して抵抗、トランジスタ或いはメモリセルを作成する方法、およ び対応するトランジスタに自己整合された抵抗性負荷を設ける方法に関し、それ により、ポリシリコン層を省き、非常にコンパクトなメモリセル或いは類似の回 路を備えることができる。 一般に、電界効果トランジスタ（ＦＥＴ）は、ゲート導体へ電圧を印加するこ とによって、ソース領域からドレイン領域への電流の導通を制御する。ゲート導 体がソース−ドレイン導通チャネルから絶縁されている場合、デバイスは、絶縁 ゲート型ＦＥＴと呼ばれる。殆どの一般的なゲート構造は、ＭＯＳＦＥＴ金属酸 化物半導体型電界効果トランジスタ）の構造である。いろいろな要件が絶縁ゲー ト構造下の、即ち導通チャネルにドープされた半導体材料を含む設計を余儀なく する。デバイスの寸法が小さくなるにしたがって、ドープ密度が空乏層の幅をス ケール化するために増大されなければならない。それによって、適切なトランジ スタ動作を維持する。 ＭＯＳＦＥＴｓの導通チャネル領域におけるドーパント原子および電気的にア クティブな状態（以下、「固定された電荷」と呼ぶ。）は、デバイスの動作中に 充電されたり、放電されたりする。固定された電荷は移動しないので、ＦＥＴ電 流の導通には寄与しない。しかし、固定された電荷の帯電および放電はトランジ スタに寄生電荷を導く。寄生電荷は過剰なドーパント原子および電気的にアクテ ィブな状態から生じる。寄生電荷は、導電キャリアの散乱、スレッショルド電圧 の変動、埋込みチャネル動作の導入、ボディ効果の導入、デバイスおよびプロセ ス設計の複雑性の増加、増大した電界、および他のものとの間で、より小さいな 寸法或いは電圧に対してデバイスをスケーリングすることの困難性等を含んでい て、多くのネガティブの効果を有する。 ドーパント原子の導入の必要なバイブロダクト(by-product)として受けられた 前述の逆効果を伴って、スレッショルド電圧を調節したり、或いは基板電流を制 御したりするような特定の理由のために、ドーパント原子がＭＯＳＦＥＴｓに導 入される。デバイスに対する所望の電気特性を得るために、および他の全てのド ーパント原子やそれらの寄生効果を避け、あるいは除くために必要であるドーパ ント原子の特定の型式、量および場所のみを導入することができることが非常に 望ましい。従って、“理想的な”半導体材料は、アクティブなデバイスをその上 に形成するために、充分な厚さの完全な単結晶の、欠陥のないシリコン層を有す る。もし、導通チャネルに寄生電荷がないならば、ＭＯＳＦＥＴｓは理想的な動 作をする。 ＭＯＳＦＥＴｓのための他の要件は、導通を開始するのに必要なゲート電圧で あるスレッショルド電圧を設定することである。スレッショルド電圧を設定する ための共通の技術は、チャネル領域におけるドーパンド濃度を変更することであ る。しかし、このアプローチは上述のドーパント電荷に関連する不所望の効果を 有する。また、イオン注入によってスレッショルド電圧を調節することは、コス トを増加し、また歩留りを減少する少なくとも２回、しばしば４回のマスクする ステップを必要とする。 典型的なコンピュータ或いはプロセッサ用のメモリセルはフローティングゲー ト上に電荷としてのデータビットを通常蓄積する。不揮発性或いはスタティック ・ランダム・アクセス・メモリ（ＳＲＡＭ）は、電界効果トランジスタのゲート 上に電荷として、或いは複数のクロス結合した対の電界効果トランジスタ上の電 荷の有無としてデータを蓄積する。スタティックＲＡＭ（ＳＲＡＭ）に書かれた ビットの論理状態は、他のビットの論理状態へ再び書かれるまで、或いは電源が ターンオフされるまで、同じ論理状態のままである。また、ＳＲＡＭｓはクロス 結合されたアクティブデバイスから作られているので、ＳＲＡＭｓは高速型のメ モリである。ダイナミックＲＡＭにおいて、データは、規則的にリフレッシュさ れないならば、一秒以下で消滅する。このために、ＳＲＡＭｓは、高速で、リフ レッシュクロックを必要とせず、或いは通常のメモリ・アクセス・サイクルと匹 敵して、正しく同期されなければならない他のタイミングの複雑さを有していな いので、ＳＲＡＭｓは、しばしば望ましい。従って、あるシステムにとって、Ｓ ＲＡＭは、その速度および単純さによって、選択のメモリセルとして優位を占め ている。 この分野でよく認識されているように、電界効果トランジスタ（ＦＥＴｓ）、 特にＭＯＳＦＥＴを用いてＳＲＡＭｓを構築することは、しばしば望ましい。従 来のＳＲＡＭｓにおけるセルは、主に２つの形状、即ち、４つのＭＯＳＦＥＴｓ 形状および６つのＭＯＳＦＥＴｓ形状にＦＥＴを用いている。セルにおいて４つ のトランジスタを有するＳＲＡＭｓは、４ＴＳＲＡＭｓと呼ばれ、６つのトラン ジスタを有するＳＲＡＭｓは、６ＴＳＲＡＭｓと呼ばれる。 従来の４ＴＳＲＡＭｓおよび６ＴＳＲＡＭｓは、従来の半導体処理技術をもち いて製造される場合、問題がある。４つのトランジスタに加えて、４ＴＳＲＡＭ ｓの各セルは、代表的に２つの抵抗を必要とする。これらの抵抗は、周知の方法 で、代表的な１つのＭＯＳＦＥＴに対して１つの抵抗負荷を備えるように形成さ れる。正しく機能するために、即ち、各メモリセルが論理状態を正しく表すこと ができるようにするために、これらの抵抗は固有抵抗の高い材料から作られなけ ればならない。これらの抵抗によって、ＭＯＳＦＥＴは論理スイッチングを行う ことができる。即ち、これらの抵抗によって、ＭＯＳＦＥＴは、電源電圧間の全 振幅を発生するために、開閉することができる。これにより、これらの抵抗は、 周知の方法で僅かな電力レベルでの思わぬスイッチングを防ぐ。これらの抵抗は 固有抵抗の高い材料から作られなければならない。この材料は、プロセスの残部 には存在しない。単一の半導体ウェハ上の高抵抗負荷と共にアクティブトランジ スタを製造する従来の処理技術を用いるために、例えばポリシリコンのような材 料の追加層がしばしば用いられなければならない。これは、ベーシックＣＭＯＳ プロセスに対して複雑性やコストを増す。代わりに、もし、高抵抗層が基板に作 られるならば、許容できない寄生効果が生じ、レイアウト領域が受け入れられな い程大きくなる。これらの抵抗は、周知の方法でポリシリコンの第２の層に構成 される。 半導体ウェハ上にこの追加の層の材料を形成することは、ＳＲＡＭを製造する ために必要な処理ステップの数及び複雑性を増加する。これらのステップは重大 であり、時間を消費し、且つＳＲＡＭを製造する場合に重大な障害となる。例え ば、余分のポリシリコン層のために、プロセスは、分離した層を整列しなければ ならないし、コンタクトホールや通路を通してこれらの層を導電接続しなければ ならない。第２の層は、従来の方法で電源電圧に接続されなければならないかも 知れない。これらのステップは、層を整列するために、例えば正確なリソグラフ の許容誤差を不都合にも必要とするかもしれない。コスト増及び処理の複雑性に 加えて、これらのステップは、プロセスの歩留りを著しく減少するであろう。 デバイスに層を加えることはリソグラフィプロセスを複雑にする。特に、各層 の材料はデバイスの最大のステップ高さを増加する。これはリソグラフィプロセ スにおけるフォーカスの深さの問題を生じるという不利益を有している。リソグ ラフィプロセスにおけるフォーカスの深さを増加することは、高価で複雑な装置 が必要となり、それはチップ当たりの製造コストを実質的に増加する。その結果 、リソグラフィプロセスを単純化するために、追加の層を除くことがしばしば必 要となる。 また、不可欠な、均一性および導電特性を有する、ＭＯＳ処理におけるポリシ リコンの堆積を正確に制御することは困難である。多結晶シリコン（ポリシリコ ン）は、一般にランダムな向きを持つ多くの小さな（サブミクロンの大きさ）の 結晶からなる。有用な半導体デバイスを製造するために、ドーパント原子をポリ シリコン基板へ注入或いは拡散することが必要である。イオン注入およびそれに 続くアニーリングを行う従来の方法は、多結晶構造を広げるようにし、それによ りポリシリコンの固有抵抗を減少し、ＳＲＡＭ抵抗としてその性能を落とす。こ の障害物は初期のポリシリコンの堆積、およびＳＲＡＭのそれに続く処理温度と 時間に制約を与える。 ６つのトランジスタ（６Ｔ）ＳＲＡＭは、代表的には４つのＮＭＯＳトランジ スタと２つのＰＭＯＳトランジスタを有する。これら６ＴＳＲＡＭｓにおいて、 ２つのＰＭＯＳトランジスタは４ＴＳＲＡＭｓに用いられている高抵抗体に置き 換えることができる。従って、材料の追加層（４ＴＳＲＡＭ抵抗体を形成するた めに用いられたような）は通常必要ない。その結果、６ＴＳＲＡＭの製造プロセ スは、４ＴＳＲＡＭを作るために用いられる処理ステップの幾つかは除くことが できる。６ＴＳＲＡＭ技術は、４ＴＳＲＡＭｓにおいて一般に見られる高いリー ク電流を（１０００の１程度に）減少することもできる。これは、代表的には１ ０-12アンペアであるＰＭＯＳのオフ電流によるが、抵抗体は１０-8−１０-9ア ンペアを取り出す。 しかし、６ＴＳＲＡＭの製造は他の問題を生じる。トランジスタは抵抗体より 複雑であるから、多くのデッド領域を必要とする。即ち、それらは、起こりうる 欠陥に対して非常に大きな領域を与える。この大きな臨界的な領域は製造歩留り を減少する。６ＴＳＲＡＭｓ技術はトランジスタで４ＴＳＲＡＭｓの抵抗体を置 き換えるので、６ＴＳＲＡＭｓを有するメモリセルは、４ＴＳＲＡＭｓより大き な危険な領域を有する。従って、リーク電流や寄生電荷の形成を生じる、粒子、 転移等の欠陥を減少する、決定的な必要性がある。これは、順にＳＲＡＭのメモ リセルのトランジスタにおけるｎ型とｐ型材料の隣接領域による寄生バイポーラ トランジスタ作用の形成を容易にする。 更に、４Ｔ或いは６ＴＳＲＡＭの何れかの動作中に、ラッチアップ(latch-up ）状態が隣接するｎとｐチャネルトランジスタ間に生じる。このラッチアップ状 態は、ＳＲＡＭに代表的に使用される基板がデバイスの異なる領域を完全に絶縁 しないが故に生じる。この分野において良く知られるように、不所望の或いは寄 生のｎｐｎおよびｐｎｐバイポーラトランジスタの作用が電源とグランド（接地 ）間に低抵抗路を生じさせる場合に、ラッチアップ状態が生じる。その結果、ｎ 型およびｐ型トランジスタがＳＲＡＭの制御回路に、或いはＳＲＡＭ自体のコア に用いられようとも、それらはは分離されなければならない。結果的に、ＳＲＡ Ｍｓに使用される隣接するｎおよびｐチャネルトランジスタを絶縁する必要性は 多くのセル或いはデッドスペースを消費する。与えられた欠陥密度のために、大 きなデッド領域が歩留りを低くするので、最終結果は、低い歩留り、大きなデッ ド領域および非常に高価なＳＲＡＭとなる。 前もって、サファイア上のシリコン(silicon-on-sapphire: SOS)が高性能ＭＯ ＳＦＥＴマイクロエレクトロニクスのために、主に放射に対する免疫を必要とす るアプリケーションのために用いられている。代表的には、シリコン膜がサファ イアの基板上にエピタキシャル堆積される。理想的には、シリコン膜はソースと ドレインの分離（チャネル長）と比較される程度に薄く、そして絶縁基板は背面 へ著しい静電結合のないことを保証するのに充分厚い。シリコンとサファイア間 での結晶と熱拡散のミスマッチのために、シリコン膜は、結晶欠陥と電気的にア クティブな状態を伴って厚くされる。結晶欠陥の主な形態は一般に“ツイン(twi n)”と呼ばれる。シリコン膜の質は、シリコンの厚さを増加することによって改 善される。従来のＳＯＳは４００−８００ナノメータの間の厚さをもつシリコン 膜で作られる。この膜の厚さは、約１ミクロン以下のチャネル長を有するトラン ジスタを支持することができる。サブミクロンのチャネル長のデバイスは、より 薄い膜が必要とされるに従って、従来のＳＯＳ材料内に作ることができない。 支持絶縁基板上にエピタキシャル堆積された、例えばシリコンのような単結晶 半導体層から構成される複合基板を用いることの利点は良く認識されている。こ れらの利点は、荷電アクティブ領域と基板の間の寄生キャパシタンスの実質的な 減少、及び隣接するアクティブデバイス間を流れるリーク電流の効果的な減少が あることである。これは、例えばサファイア(Al2O3）のような絶縁材料を基板と して用い、またデバイス間のリーク電流の導通路が基板を通過しなければならな いことを与えることによって、達成される。 “理想的な”サファイア上のシリコンウェハは、アクティブデバイスを収容す るために、充分な厚さの、完全な単結晶の、欠陥のないシリコン層を含むように 定められる。このシリコン層はサファイア基板に隣接し、シリコンとサファイア の境界面に最小の結晶格子の不連続性を有している。この“理想的な”サファイ ア上のシリコン（ＳＯＳ）ウェハを製造する従来の試みは多くの重要な問題によ って失敗した。 理想的なＳＯＳウェハを製造する試みにおいて遭遇する第１の重要な問題は、 エピタキシャル堆積したシリコン層に汚染物質が実質的に侵入することである。 特に、サファイア基板から拡散されるアルミニウムの汚染物質の実質的な濃度は 、シリコンのエピタキシャル層全体に見出される。シリコンのエピタキシャル層 におけるアクセプター型の不純物として効果的に作用するアルミニウムの汚染物 質が高濃度であることは、ＭＯＳＦＥＴｓ(Metal Oxide Semicondutor Field Ef fe ct Transistor)とＭＳＦＥＴｓ(Metal Semiconduto rFET)のようなｐチャネルア クティブデバイスのソースとドレイン領域間に許容できない高リーク電流が流れ ることである。これらのリーク電流は、ｐチャネルアクティブデバイスが常にオ ン、即ち導通状態にあると考えられる充分な大きさである。 シリコン層への基板へ向けられた汚染物質の侵入は、高温の処理ステップの必 然の結果であることが判った。このステップは、シリコン層に含まれる結晶の欠 陥を減少するために、シリコン層の初期のエピタキシャル成長およびシリコン層 のそれに続くアニーリングにおいて代表的に用いられる。従って、高温のアニー リングは、シリコン層への基板に向けられた汚染物質の実質的な侵入を妨ぐため に、避ける必要性があることが認識された。 しかし、高温アニールを行わないと、第２の問題が生じる。エピタキシャル成 長されたシリコン層の結晶品質は、アクティブデバイスの製造を可能にするには 充分な品質でない。主な結晶の欠陥、即ちツインは、固体相エタピキシャル(sol id phase epitaxial: SPE)の再成長によって除かれることが発見された。そのプ ロセスは、Lau 他に発行された米国特許第 4,177,084号の“Method for produci ng low defect layer of silicon-on sapphire wafer”に記載されている。Lau 他によって説明されているように、ＳＰＥプロセスは、サファイア上のシリコン の複合基板のシリコンのエピタキシャル層の結晶化度を改善するための低温のサ ブプロセスを行う。ＳＰＥプロセスは、充分な量（代表的には、１０15−１０16 ions/cm2）でシリコンのエピタキシャル層へ、例えばシリコンのようなイオン種 の高エネルギー注入（代表的には、４０KeV−５５０KeV)を行い、元のエピタキ シャル層の表面にある実質的な結晶層を除く間に、シリコン／サファイアの境界 面に隣接して横たわる実質的なアモルファスシリコン層を形成する。完成された サファイア上のシリコンの複合基板のために意図されたシリコンのエピタキシャ ル層の厚さは、実質的に３０００Ａ−６０００Ａである。アモルファス領域がサ ファイア基板に隣接することを確実にするために、シリコンの結晶格子の最大の 分裂がシリコン／サファイア境界面に近いが、接近しないように、イオン種がエ ピタキシャル層の大部分をとおして注入される。イオン注入をとおして、サファ イア基板は、フレオン或いは液体窒素で冷却することによって、約１００℃以下 に 保たれる。複合基板の単一ステップの低温（６００℃）アニーリングは、アモル ファスのシリコン層を結晶シリコンに変換するために行われる。この再成長の間 に、シリコン層の残っている結晶表面の部分は、シリコンのエピタキシャル層の 再成長部分が一般の結晶学のオリエンテーションを有し、結晶の欠陥とは実質的 に関係がないように、核形成の種として作用する。 Lau のＳＰＥプロセスは、シリコンのエピタキシャル層の結晶化度を著しく改 善するけれども、それは、また、シリコン膜のｐ型をドープする、サファイア基 板(Al2O3)からシリコンのエピタキシャル層へのアルミニュームの拡散を容易す る。ＳＰＥプロセスの使用によって生じる汚染物質の濃度は、不幸にして、この ＳＰＥサブプロセスを続けると、例えばサファイア上のシリコンのような複合基 板上に製造される集積回路の実際の使用を妨げるのに充分である。正しく動作す るアクティブデバイスの失敗の理由は、高温の処理ステップを用いて製造された 複合基板に関して、上に述べたものと本質的に同である。更に、Lau 他によって 述べられた方法は、シリコンのエピタキシャル層における充分電気的にアクティ ブな状態のままにして、サファイア上のシリコンを用いる集積回路の製造のため にその使用を妨げることができることが観察された。 Vasudev に発行された米国特許第 4,509,990号の“Solid pahse epitaxy and regrowth process with controlled defect density profiling for heteroepit axial semiconductor on insulator composite substrates”は、サファイア上 のシリコンウェハを用意するために、イオン注入と固体相の再成長の使用を開示 している。第１の原理的な実施例において、Lau 他によって教示されたものと非 常に似たサファイア上のシリコンウェハを製造する方法は、注入エネルギー及び イオン量は、それらがサファイア基板の欠陥密度のスレッショルドを越えないよ うに充分に低いように制約を受けるという追加の要件をと共に記載されている。 第２の原理的な実施例において、方法は、サファイア基板の近くのシリコン層に 残っている高い欠陥密度を記載している。両実施例は、基板の裏面とヒートシン ク間に高い熱の伝導境界面を与えるために、基板の裏面とヒートシンクに介在す る熱ペーストの薄膜或いはシリコンの薄膜の何れかでヒートシンク上に基板を取 り付けることによって、サファイア基板の裏面の温度を制御するための方法を利 用 している。イオン注入中、ヒートシンクの温度はサファイアの裏面とシリコン層 間の実質的な温度勾配（代表的には、１５０℃−２００℃）が生じる一定温度（ 代表的には、−20℃と２５０℃の間）に保たれる。従って、結果としてシリコン 層は１３０℃から４５０℃の範囲にある温度にある。 Vasudev によって記載されたプロセスは、ヒートシンクのあるサファイアの裏 面の不均一な温度接触による、シリコン層からの結晶欠陥および電気的にアクテ ィブな状態の不完全な、そして不均一な除去を生じることが判った。 熱ペーストが用いられると、ペースト表面に空気の泡がシリコン層の温度の不 均一な制御において生じる。更に、処理前の熱ペーストの残りを全て除去するこ とが必要であるために、ウェハの処理はより困難になる。熱境界面を与えるため にシリコンでサファイアの裏面を覆うことは、更なる処理の前にウェハからペー ストを綺麗にするという問題を除くけれども、サファイアの裏面の粗さのために 、シリコン層の不均一な温度制御を与えることも判った。シリコンの境界面層を 与える前にサファイアの裏面を滑らかにするために、大きな注意が払われても、 注入の間にサファイアを加熱し、また冷却することによって生じる基板の反り、 費用及び時間を浪費するプロセスは、サファイアの裏面とヒートシンク間の不均 一な熱接触を生じる。 Vasudev に発行された米国特許第 4,659,392号の“Selective area double ep itaxial process for fabricating silicon-on-insulator structure for use w ith MOS devices and intgrated circuits”は、絶縁体のウェハ上のシリコンの 領域における欠陥密度を適合させるための他の方法を開示する。この方法を用い ると、シリコンと絶縁体の間の境界面に近いドーパント濃度と欠陥構造は、特定 のアプリケーションに対して最適化される。しかし、このような残りの欠陥は、 完全にデプリートされたトランジスタの構造に不適当なこのようなシリコン膜を 形成する。 サファイアの膜上にシリコンを設ける他の方法は、Ohmuraに発行された米国特 許第 4,385,937号の“Regrowing selectively formed ion amorphosized region s by thermal gradient”は、シリコン半導体層における電子移動度を増進する ために、固体相の再成長中に大きな熱勾配を用いる方法を開示する。Duffy 他に 発 行された米国特許第 4,775,641号の“Method of making silicon-on-sapphire s emiconductor devices”は、結晶学の欠陥を自然に生じる高密度を有する絶縁基 板に隣接するシリコン層を強制的に形成する方法を開示する。この領域の目的は 、デバイスが照射された後に動作される場合に生じるバックチャネルのリークを 実質的に減少することである。Golecki に発行された米国特許第 4,588,447号の “Method of eliminating p-type electrical activity and increasing channe l mobility of Si-implanted and recrystallized SOS films”は、イオン注入 、再結晶及びシリコン膜におけるアルミニウムを中性化する酸素の拡散を使用す ることを開示する。外側の面上に生じた酸化物層は、続いて密度を高められ、エ ッチ除去される。Ohta他に発行された米国特許第 4,588,447号の“Method of fa bricating MOS device on a SOS wafer by stabilizing interface region with silicon and oxygen implant”は、再結晶されたシリコン膜を形成するために 、シリコンと酸素の両方を注入するステップの使用を開示する。絶縁層は、サフ ァイア基板の境界面に強制的に形成される。この絶縁層は高密度結晶欠陥とドー パントを含む。 Reedy 他によって書かれたMat．Res．Soc．Symp．Proc．Vol．107，pp．365-3 76，1988に発行された“Thin(100mm)SOS for application to beyond VLSI micr oelectronics”の論文は、1050℃程高い温度の二重アニールを用いるSOS 膜のた めの技術を開示する。適切な熱接触が自己アニールを防ぐために行われなければ ならないが、この接触を与える方法は開示されていない。従って、製造されたバ ルクシリコンとSOS 膜の特性が比較されている。更に、これらのSOS 膜に作られ たｎとｐチャネルトランジスタは、バルクシリコンに作られた同様のデバイスの 特性と匹敵する性能特性を示したことが観察された。しかし、この論文において 完全にデプリートされたトランジスタの議論はない。 Garcia他によって書かれたIEEE Electron Device Letters，Vol．９，pp．32- 34，January，1988に発行された“High-quality CMOS in thin(100mm)silicon o n sapphire”の論文は、SOS 材料に作られたエンハンスメントモードのｎとｐチ ャネルMOSFETs の特性に関して発表した、より強調した上記のReedy 他の論文と 実質的に同じ情報を表している。 シリコンにおける結晶欠陥および基板汚染物質の低濃度を有するＳＯＳ材料を 生成する場合に重大な進歩が成された。しかし、この分野の従来の仕事は、恐ら く存在している帯電状態の効果或いは始まりを認識し、或いは解決するようには 見えない。更に、どのようにして上述の望ましくない帯電状態を持たないＳＯＳ 材料を生成し、そこにデバイス製造するかに関する技術は知られていない。 従って、４ＴＳＲＡＭｓの面積の節約を、しかし６ＴＳＲＡＭに見出される単 純化された標準の処理ステップを伴って、達成するＳＲＡＭに対する必要性があ る。増大した信頼性およびラッチアップへの免疫性のあるＳＲＡＭに対する必要 性がある。不幸にして、従来のＳＯＳおよびＳＯＩ技術は、上述の理由のために この様なデバイスに製造を制限している。 従って、必要とされるものは、サファイア上の実質的に純粋のシリコンの薄い 層或いは層は厚みが極端に均一である他の絶縁基板を製造する方法である。ＳＲ ＡＭのトランジスタおよび／または抵抗が、従来のＳＲＡＭｓの幾つかの欠点を 除いて、この層に製造される。もし、サファイア基板じょうに製造されるならば 、このような均一の層は、サファイア基板によって負わされる均一な限定のため に、通常のイオン注入によって制御されるその伝導率を都合良く有する。このよ うな層は、初期にはドーパント原子や電気的にアクティブな状態をもたない。電 気的にアクティブな状態は、約３×１０11cm-2−５×１０11cm-2である電気的に アクティブな状態の面積密度として定義される。 本発明の概要 従来の論理デバイスおよびこのようなデバイスを製造する方法における上述の 欠点および問題点を解決するために、本発明の特徴は、ＦＥＴおよび抵抗負荷、 例えば４つのトランジスタ（４Ｔ）ＳＲＡＭを製造するためにもちいられるサフ ァイア膜上の超薄いシリコンを提供することである。しかし、本発明は、ＳＲＡ Ｍへの応用に限定されず、むしろアナログ素子と集積される、即ち静電気の放電 （ＥＳＤ）回路、混合された信号回路等の集積回路の一部として形成される一体 化抵抗負荷を含む。抵抗負荷は対応するトランジスタを形成する同じシリコンア イランドから一体化して形成されることができる。抵抗負荷は、超薄型のシリコ ン材料から作られ、また超薄型のシリコン材料と一体化するために、それはトラ ンジスタに自動的に自己整合されることができる。 本発明の他の特徴は、絶縁基板を有する自己整合された集積された抵抗負荷を 有する４ＴＳＲＡＭを提供し、約1,100 Å、即ち110 ｎｍ以下の厚さによって特 徴づけられるシリコンの層が絶縁基板上に形成される。４ＴＳＲＡＭは４つのＮ ＭＯＳトランジスタと２つの自己整合された集積された抵抗負荷を有し、ＮＭＯ Ｓトランジスタの各対の一方は絶縁基板上に形成されたシリコンの同じ層に作ら れ、自己整合された抵抗負荷は、トランジスタと同じフィルムに一体に形成され 、それにより、例えばポリシリコンのような堆積された材料の第２の層を必要と しない。 本発明の他の特徴によると、シリコン膜がドーパント材料で正しく注入され、 またポイント欠陥、転移等を減少するが、標準の半導体製造方法によってアニー ルされるようにする拡散バリアばかりでなく、サファイアの基板上に堆積された 超薄いシリコン層は、改善されたヒートシンク能力を備える。 本発明の他の特徴によると、抵抗負荷は、サファイア上に堆積された超薄いシ リコン膜に一体化して製造されることができるために、抵抗負荷は、正確な抵抗 値を生じる、膜の厚さおよび固有抵抗を比較的均一にすることができる。 更に、本発明の他の特徴によると、抵抗負荷は第１のマスキングステップのリ ソグラフの限界程小さくすることができる。これは、抵抗負荷の最終的な大きさ が現在の６つのトランジスタのＳＲＡＭｓおよび現在の４つのトランジスタのＳ ＲＡＭｓにおける抵抗負荷に対して置き換えられる２つのＰＭＯＳトランジスタ より著しく小さくすることができ、それにより、セルの大きさを大きく減少し、 セル密度を最大に、結果としてメモリ容量を最大にし、一方、論理セルがサイズ を小さくされた場合に通常生じるポイント欠陥、転移、寄生キャパシタンスおよ びラッチアップに対する傾向を実質的に除去する。 図面の簡単な説明 図１Ａ−１Ｅは、サファイアウェハ上のエピタキシャルシリコンをサファイア ウェハ上の実質的に純粋なシリコンに変換するプロセスにおけるステップを示す 。 図２Ａ−２Ｅは、ＭＯＳＦＥＴおよびサファイア材料上の実質的に純粋なシリ コンにおけるＭＯＳＦＥＴを製造するために使用される製造のプロセスステップ を示す。ｎ型とｐ型トランジスタに対しての断面図が示されている。これらの図 面はメタライゼーションの第１のレベルをとおして、デバイスおよびプロセスを 示す。 図３Ａ−３Ｃは、図２に示されたデバイスおよびプロセスに加えて、ゲート側 壁のスペーサー、軽くドープされたドレイン（ＬＤＤ）および自己整合されたシ リサイド(salicide:サリサイド）を含む本発明の実施の形態を示す。ｎ型とｐ型 トランジスタに対しての断面図が示されている。これらの図面はメタライゼーシ ョンの第１のレベルをとおして、デバイスおよびプロセスを示す。 図４Ａは、本発明の特徴による、サファイア上の超薄いシリコンに作られる集 積された抵抗を有するｎチャネルＭＯＳＦＥＴの上面図を示す。 図４Ｂは、図４Ａに示されたｎチャネルＭＯＳＦＥＴおよび集積された抵抗の 断面図を示す。 図４Ｃは、従来の４ＴＳＲＡＭセルにおけるトランジスタおよび抵抗の断面図 を示す。 図４Ｄは、本発明の特徴による、サファイア上のバルクＳｉ或いは超薄いシリ コンの何れかに製造された４つのトランジスタＳＲＡＭセルの電気的な概略図を 示す。 図５は、図４Ｂに示された本発明の特徴による、自己整合の集積された抵抗を 含むように変更された混合信号或いはアナログセルの断面図を示す。 好適な実施の形態の説明 以下の説明は、当業者が本発明を作り、使用することを可能にするために行わ れる。特定の応用の記載は、例示としてのみ与えられる。好適な実施の形態への いろいろな変更は当業者には容易に明らかであろう。またここに規定された一般 的な原理は、本発明の精神および範囲から逸脱することなく、他の実施の形態お よび応用へ適用されることができる。従って、本発明は、説明され、或いは概略 された実施の形態に限定されるように意図されたものでないが、ここに開示され た原理および特徴と矛盾しない最も広い範囲と一致されるべきである。ｎ型とｐ 型のＭＯＳＦＥＴｓは同じサファイア基板上に同時に作られ、それにより相補型 ＭＳＯ（或いはＣＭＯＳ）回路を含むことが理解される。 本発明の自己整合されたトランジスタの特徴はＮＭＯＳ極性のトランジスタお よびｎ型抵抗で具現化されることが良く理解される。しかし、反対極性が回路設 計に依存する一方或いは双方に対して選択されることができることが当業者によ って認識されるであろう。 改善された特徴を示すＳＲＡＭは、絶縁基板上の超薄型の真性シリコン膜上に 作られる。従って、本発明の特徴は、絶縁基板上の超薄いシリコン膜、及びこの ような薄膜を作るための方法を提供することである。理想的には、真性シリコン は、シリコン膜内に、或いはシリコンとサファイア間の境界面の何れかに、ドー パント原子或いは電気的にアクティブな状態を含まない。全ての電荷状態および ドーパント原子の完全な除去が容易ではないが、僅かな量は、適用によって定め られるトレランス範囲内では許される。例えば、もし、スレッショルド電圧がδ ボルトの精度にセットされるならば、シリコン膜における全電荷は、Ｃ0Xを単位 面積当たりのゲート酸化物のキャパシタンスとした場合、約δ／Ｃ0X以下である べきである。他のトレランスは同様に決められる。例えば、もし、スレッショル ド電圧が金属の仕事関数によって決められる所望の値であるΔＶ1＝５０ｍＶ（0 .05Ｖ）内に正確でなければならなず、そして５ｎｍ厚さのＳｉ2絶縁層がゲート 絶縁体であるならば、構造における固定された電荷ΔＮの全数（即ち、ドーパン ト電荷＋バンドギャップ状態＋境界面の状態＋絶縁体における固定された電荷） は、ｑが電子の電荷である場合、ΔＶ1Ｃ0X／ｑより小さくなければならない。 従って、この例において、ΔＮは、殆ど電流デバイスに特有である、約２×１０11 cm-2より小さくなければならない。しかし、ある応用では、厳しいスレッショ ルド電圧の制御を必要とし、それにより、シリコン膜における全体の許容できる 固定された電荷は約３×１０11cm-2より小さく、一方他の応用では、５×１０11 cm-2程度まで全体の許容できる固定された電荷を許容することができることを要 求する。 図１Ａに示された本発明の特徴において、サファイア上のシリコンウェハ１１ を形成するために、２７０ｎｍの厚さの真性シリコン膜２２がエピタキシャル堆 積によってサファイア基板１２上に堆積される。エピタキシャル堆積の後、シリ コン膜２２は、ツイン欠陥１４および電気的にアクティブな状態１６の濃度を含 む。シリコン膜２２の厚さは、標準プロセスを用いるエピタキシャル堆積プロセ ス中に制御される。 図１Ｂを参照すると、Ｓｉイオン２０の１８５ｋｅＶのビームが、約６×１０14 cm-2のドーズ量までシリコン膜に注入され、従って、サブ表面のアモルファス 領域２２Ａを形成し、表面の単結晶シリコン領域２２Ｓを残す。アモルファス領 域２２Ａがサファイア基板１２とシリコン膜２２間に形成される境界面１８から シリコン膜の所望の最終厚さより大きい厚さまでシリコン膜２２へ伸びるように 、このエネルギーおよびＳｉイオン２０のビームのドーズ量が選択される。この 特徴において、アモルファス領域２２Ａは、約２００ｎｍの厚さである。 ２７０ｎｍの厚さの真性シリコン膜２２におけるアモルフアス領域２２Ａは、 シリコン膜２２を一定の温度、即ち約０℃以下に維持しながら、１８５ｋｅＶの エネルギーを有するＳｉイオンビームで６×１０14cm-2のドーズ量に注入するこ とによって作られる。このプロセスは、アルミニウム原子がサファイア基板１２ からシリコン膜２２まで開放されることなく、層２２Ａを均一に非晶質化するこ とが見出された。他の者は、注入の間に冷却されたヒートシンク上にそれを置く ことによって基板を冷却することを報告したが、注入の間にシリコン膜２２の温 度に対して誰も特別な注意を払わなかったし、彼らはシリコン膜を均一に冷却を するという問題を適切に解決しなかった。 以前の冷却技術は、冷却されたヒートシンクに接触してサファイア基板１２を 置くためのいろいろな技術を含んでいる。サファイア基板とヒートシンク間の接 触は、サファイアとヒートシンク間に介在された熱ペースト層の使用すること； ヒートシンクにより均一な接触を与えるためにサファイア上にインジウムの層を 堆積すること；ヒートシンクとの接触を増大するためにサファイアの表面を磨く こと等のいろいろな方法において達成される。しかし、これらの技術は、他の問 題を生じ、欠陥、ドーパント及び荷電状態のないシリコン膜を形成するためには 適当でないことが判った。これらの技術の共通の欠点は、サファイアとヒートシ ンク間の熱接触がサファイアの全表面にわたって均一であることを確実にするこ とが非常に困難であることである。不均一な接触は、部分的な自己アニーリング による均一にアモルファスでないアルモルファス層２２Ａを形成する上に横たわ っているシリコン膜２２内で均一な温度を生じない。もし、シリコン膜２２が高 い温度に保たれると、ドーズ量および／またはエネルギーは、層２２Ａの非晶質 化を確実にするために、増加されなければならない。もし、シリコン膜２２の温 度が非常に高温に保たれるか、全然制御されないならば、イオン注入は基板温度 を上昇させ、それにより、アルミニウムがサファイア１２からシリコン２２へ拡 散するレベルへ層２２Ａを非晶質化するために必要な要求ドーズ量および／また はエネルギーを増加する。本発明の特徴は、シリコン層２２が所定の温度、ある いはそれより低く保たれることを保証するために、冷却ガスの流れでサファイア を冷却することによって、またガス流および／またはガスの温度を調節すること によって、これらの欠点を克服する。上に引用したドーズおよびエネルギーに対 して、基板１２は、シリコン膜２２の表面を約０℃より好ましくは低く保つ温度 まで冷却される。これらの目的を達成するための１つの形態は、図１Ｂに示され る。 シリコン膜２２を約０℃、或いはそれより低い均一な温度に保つための形態が 図１Ｂに示される。ＳＯＳウェハ１１は、サファイア基板１２と支持構造１７間 にチャンバ２１を形成するように、例えば、支持構造１７とＳＯＳウェハ１１間 にＯリングを配置することによって、支持構造１７上に配置される。冷却された ガスはチャンバ２１をとおして循環され、基板１２を冷却する。ガスは基板１２ の全面積に同じ熱の接触をするので、均一な冷却が保証される。ガスは入口２３ をとおしてチャンバ２１に入り、出口２５をとおしてチャンバをでる。 シリコンイオンの注入によるアモルファス領域の形成後に、ＳＯＳウェハ１１ は、不活性環境（例えば、窒素）において約５５０℃で熱アニールステップに曝 され、アモルファス領域２２Ａを介して下方へ向かう単結晶シリコン領域２２Ｓ の表面から境界面１８へ固体相のエピタキシャルの再成長を行う。従って、アモ ルファス領域２２Ａは単一の結晶領域２６として再成長される。単結晶シリコン 領域２２Ｓから境界面１８への再成長の方向は、図１Ｃにおける矢印２５によっ て示される。この固体相のエピタキシャルの再成長が完了すると、アニール温度 は、全ての残っている欠陥あるいは状態を除去するために、不活性環境（例えば 窒素）において約９００−９５０℃へ増加され、それにより、アモルファス領域 ２２Ａ（図１Ｂ）をツイン１４およびパンドギャップ状態１６（図１Ａ）のない 実質的に純粋の単一の結晶領域２６（図１Ｃ）へ変換する。 図１Ｄに示されるように、約３６０ｎｍの厚さを有するシリコン酸化物の領域 ３０は、アニーリングシステムにおいて窒素から酸化させる環境（例えば、蒸気 或いは酸素）へ環境ガスを変えることによって単結晶シリコン領域において成長 される。二酸化シリコン領域３０は、シリコン膜２２の表面領域２２Ｓに残って いる全てのツイン１４およびバンドギャップ状態１６を消費するのに充分な厚さ である。二酸化シリコン領域３０は、サファイア基板１２に直接接触している実 質的に純粋なシリコン２８（例えば、実質的に欠陥およびバンドギャップ状態を 含まない）の約１１０ｎｍ厚さの領域を残すのに充分な厚さである。 図１Ｅを参照すると、二酸化シリコン膜３０はサファイア基板１２上に約１１ ０ｎｍ厚さの実質的に純粋なシリコン膜２８を生じるように除去（エッチング） される。従って、図１Ｃを参照すると、シリコン膜の上方部分にあるツイン１４ および状態１６は二酸化シリコン膜３０を形成し、それをエッチングすることに よって除かれる。二酸化シリコン膜３０の除去は、もし、それがマスキング或い は他の目的を果たすならば、遅らせることができる。サファイア基板１２上の実 質的に純粋のシリコン膜２８はＭＯＳＦＥＴの製造に適している。 完全にデプリートされたＭＯＳＦＥＴの設計および製造は、図２と図３を参照 して説明される。以下に記載した特徴において、全てのＭＯＳＦＥＴの処理ステ ップは、チャネル領域におけるシリコンの純度を維持するために、約９５０℃よ り低い温度に限定されるのが好ましい。更に、非酸化状態において行われる全て のアニールは約９５０℃より低い温度で行われる。このデプレションモードのＦ ＥＴｓは、本発明の特徴により、ＳＲＡＭｓのような論理デバイスを製造するた めに用いられることもできる。 １つのＭＯＳＦＥＴの特徴において、シリコン層２８における分離されたｎ型 とｐ型領域の形成は、“シリコンの選択酸化技術”（ＬＯＣＯＳ）と呼ばれる周 知のプロセスを用いて達成される。別段の記載がない限り、以下に記載さたと同 じ、或いは機能的に類似の結果を生じる他の標準的な半導体処理ステップがある ことが理解されるべきである。これらの代替技術の置換は、それらがシリコン層 ２８或いはシリコン層２８において製造される続く領域を約９５０℃を越える温 度にさらす非酸化状態において行われる処理ステップにおいて生じない限り、本 発明の範囲内にあると考えられる。例えば、分離したｎ型とｐ型の領域を形成す るためにＬＯＣＯＳプロセスを用いる代わりに、他の分離技術を用いることもで きる。１つの代替プロセスはシリコン層２８（図１Ｅ）を個々のアイランド（時 々“メサ(mesas)と呼ばれる”にエッチングして、分離されたｎ型とｐ型の領域 を形成する。更に他の処理は、S.M.Sze によって編集されMcGraw-Hill から出版 された“ＶＬＳＩ技術”（第２版）に開示されている。そして、それはレファレ ンスによってここに取り込まれる（incorporation by reference）。 図２Ａに示されるように、ＬＯＣＯＳ処理を伴う分離されたｎ型とｐ型の領域 の形成は、図１Ｅに示されたサファイア上のシリコンのウェハ１１のシリコン層 ２８の上部にある二酸化シリコン層３６、窒化シリコン層３２およびホトレジス ト層３３から始まる。標準のマスキングおよびエッチングプロセスを用いて、二 酸化シリコン層３６、窒化シリコン層３２およびホトレジスト層３３の個々のア イランド（３６ｐ，３２ｐ，３３ｐ）と（３６ｎ，３２ｎ，３３ｎ）は、図２Ｂ に示されたシリコン層２８の表面上に形成される。標準のマスキングおよびイオ ン注入技術は、シリコンのｎ型領域２２Ｎとシリコンのｐ型領域２２Ｐを形成す るために用いられる。例えば、図２Ｂに示されるように、シリコンのｎ型領域２ ２Ｎは、リンによる、アイランド（３６ｎ，３２ｎ，３３ｎ）の下に横たわるシ リコン層２８のイオン注入によって形成され、また、シリコンのｐ型領域２２Ｐ は、ホウ素による、アイランド（３６ｐ，３２ｐ，３３ｐ）の下に横たわるシリ コン層２８のイオン注入によって形成される。 図２Ｃに示されるように、シリコンのｎ型領域２２Ｎは、二酸化シリコン領域 ３４の成長によって、シリコンのｐ型領域２２Ｐから分離される。二酸化シリコ ン領域３４は図２Ｂに示されたウェハ２９を高温の（約９５０℃より低い）酸化 する周囲環境に導びくことによって、成長される。二酸化シリコンの分離領域３ ４はサファイア基板１２へ向かって下方へ伸びる。ウェハ２９は、酸化する環境 に置かれるけれども、窒化シリコン層３２はシリコン領域２２Ｎと２２Ｐをシー ルドし、それにより、これらの領域が酸化されないようにする。分離領域３４を 成長した後、窒化シリコン層３２とストレス緩和酸化物層３６ははぎ取られる。 図２Ｃは、相補型ＭＯＳトランジスタ用の二酸化シリコンの分離領域３４によ って互いに完全に分離される領域２２Ｎと２２Ｐを示す。他の分離技術を用いる こともできる。例えば、シリコン層２８（図１Ｅ）は個々のアイランド（時々、 メサ(mesas)と呼ばれる）にエッチングされてもよい。従って、エッチングによ って、二酸化シリコンの領域３４の除去にあたって、シリコンのアイランド２２ Ｎと２２Ｐは個々の分離したアイランド、或いはメサになる。 ＭＯＳＦＥＴプロセスの続くステージが図２Ｄに示される。ステージ４１にお いて、ｎ型とｐ型領域２２Ｎと２２Ｐ（図２Ｃ）は、自己整合されたソース４２ Ｓと５２Ｓ、導通領域４４と５４、自己整合されたドレイン４２Ｄと５２Ｄをそ れぞれ形成するために更に処理される。更に、ゲート絶縁体４０とゲート導電層 ４８と５８は制御ゲート構造を形成する。この制御ゲート構造は、ゲート絶縁体 ４０の熱酸化によって、それに続くｐチャネル用の選択されたゲート導通層４８ およびｎチャネル用の選択されたゲート導通層５８の堆積およびパターニングに よって形成される。静電的な理由のために、ゲートの長さ、即ち、ドレイン５２ Ｄからソース５２Ｓを分離する距離は、導通領域の厚さの約５−10倍以上に保た れる。例えば、５００ｎｍゲートの長さは、約１００ｎｍより薄いシリコン膜に 作られる必要があり、そして５０ｎｍに近いのが好ましい。 図２Ｄを参照すると、自己整合されたソースおよびドレイン４２Ｓ、４２Ｄ、 ５２Ｓおよび５２Ｄは、イオン注入あるいは拡散によって形成される。シリコン 膜のソースとドレイン領域をドーピングすることは、ある制限に従う。例えば、 イオン注入のドーピングは、ソース／ドレイン領域の全厚さを非晶質化すること ができる。非晶質化されたフィルムは、サファイア基板から正しく再結晶化され ないし、高抵抗が生じる。従って、サファイア基板がドーパント原子に拡散障壁 を形成するので、ソース及びドレイン領域は、拡散ドーピングによって形成され るのが好ましい。ソース／ドレイン領域の拡散ドーピングは、低い固有抵抗を有 する非常に薄い（即ち、浅い）ソース／ドレイン領域４２Ｓ、４２Ｄ、５２Ｓお よび５２Ｄが単一の拡散ステップによって作られることにおいて、注入ドーピン グを用いる従来のＭＯＳＦＥＴ設計に改善をもたらす。 サファイア基板１２が効果的な拡散障壁であるから、また、ソースとドレイン 領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの深さは、シリコン膜の厚さによって 決められるから、薄いソースとドレイン領域を形成することは、従来のトランジ スタ処理におけるように、構造によって制御され、拡散時間および温度によって 制御されない。従って、拡散ドーピングはスケールの低下した大きさのために用 いられる。拡散ドーピングは、ホストシリコンが損傷されないか、あるいはアモ ルファス領域へ変換されないこと；プロセスは最も薄いシリコン膜に本来的にス ケールするこができる；および高いドーピング濃度が達せられる等のイオン注入 を通じていろいろな利点を有している。 制御ゲート構造のスレッショルド電圧は、所謂その金属の仕事関数によるゲー ト導体の材料を正しく選択することによって、最初に決められる。もし、必要な ら、更にスレッショルド電圧の調整は、適当なドーパント原子を導通チャネルへ 導入することによって、例えば、導通領域４４と５４へのイオン注入によって、 行われる。本発明によれば、スレッショルドの調節のために（或いは、以下のよ うに、表面のチャネル導通を保証するために）導入された原子以外のドーパント 原子は、導通チャネル領域４４と５４に存在しない。本発明のＭＯＳＦＥＴの特 徴におけるドーパントがないこと、あるいはドーパントの低濃度は、ドーパント 原子がいろいろな理由（例えば、従来の集積部分として；絶縁を与えるため；反 対のドーピングの副産物として）のために存在する、従来のＭＯＳＦＥＴにたい して改善することを表す。本発明によりサファイア上の実質的に純粋なシリコン にＭＯＳＦＥＴｓを製造することによって、ドーパント原子（もし、あるなら） 最低の濃度が存在するのみであり、それにより、上述の寄生電荷およびそれに関 連した劣化を除く。 ゲート導体層４８と５８は、しばしば多層構造である。この場合、スレッショ ルド電圧は、第１のゲート導体層、即ちゲート絶縁体４０に直接隣接している層 の特性によって決められる。第１のゲート導体層上の導電層はいろいろな理由の ために、特に直列抵抗を減少するために含まれる（図３および以下の説明を参照 されたい）。しかし、このような第２のゲート導電層はトランジスタのスレッシ ョルドに影響を与えない。以下に引用されたおのおののゲート材料は、その材料 がゲート絶縁体４０に接触する場合、いろいろな応用を有している。 ｎ型ＭＯＳＦＥＴｓとｐ型ＭＯＳＦＥＴｓにおいて、いろいろな組み合わせで 用いられるｐ+とｎ+のポリシリコンのゲート材料は、ディジタルおよびアナログ 回路、基準電圧回路、およびメモリ型回路を設計し、製造する場合に有用である 。ｐ+のポリゲルマニウムは、ｎ型とｐ型のＭＯＳＦＥＴｓに対して対称形のス レッショルド電圧が必要な場合、高性能ディジタルジ論理回路のための優れた選 択である。シリコンのバンドギャップの中心における金属の仕事関数（即ち、シ リコンの電子親和カプラスバンドギャップの半分あるいは特に、4.5−4.7ｅＶの 金属の仕事関数に等しい）を有する導電材料は、ｎとｐチャネルＭＯＳＦＥＴｓ に対するる対称形のスレッショルド電圧を生じる。このような材料の例は、いろ いろある中で特に、タングステン、クロム、インジウム錫の酸化物、および窒化 チタンである。この材料は所望のスレッショルド電圧に依存する各トランジスタ 型（領域４８と５８）に対して、異なっていても、同じであってもよい。材料の 選択および結果としてのスレッショルド電圧の例は、ほぼ以下のとおりである。 ｎ+のポリシリコンのゲート導体はＶm＝０ＶおよびＶtp＝−１Ｖを生じ； ｐ+のポリシリコンのゲート導体はＶm＝＋１ＶおよびＶtp＝０Ｖを生じ； ｐ+のポリゲルマニウム、タングステン、インジウム錫の酸化物或いは窒化チ タンのゲート導体は、Ｖm＝＋１／２ＶおよびＶtp＝−１／２Ｖを生じる。 ここで、ＶmおよびＶtpは、それぞれｎチャネルとｐチャネルのＭＯＳＦＥＴ ｓのスレッショルド電圧である。 上述の説明から、および図２Ｄを参照してわかるように、もし、ｎチャネルに 対する＋１Ｖおよびｐチャネルに対する−１Ｖのスレッショルド電圧が必要なら ば、領域４８はｐ+のポリシリコンであり、領域５８はｎ+のポリシリコンである （即ち、異なる材料である）。もし、ｎチャネルに対して＋１／２Ｖのスレッシ ョルド電圧、およびｐチャネルに対して−１／２Ｖのスレッショルド電圧が必 要であれば、領域４８と５８は、ｐ+のポリゲルマニウム、タングステン、イン ジウム錫の酸化物或いは窒化チタン（同じ材料）である。他のいろいろな材料の 選択、従って、他のスレッショルド電圧の選択も利用可能である。 ゲートの誘電体材料４０は成長され、ゲートの導電材料４８と５８は、状態或 いはチャネル領域４４と５４への固定電荷を避けるプロセス条件を用いて、堆積 される。特に、処理温度および環境が、誘電体における境界面の状態あるいは固 定電荷の発生を避けるために選択される。従って、前に説明したように、処理温 度は、約９５０℃より低く保たれなければならない。また、ゲート材料４８また は５８としてｐ+された導体に対して、処理温度、時間および環境は、ゲートの 誘電体絶縁物４０をとおしてゲート導体４８と５８からシリコン膜４４と５４へ ドーパント原子の拡散を避けるために選ばれなければならない。ゲートの誘電体 絶縁物４０の一部として、窒化シリコンのような拡散障壁がこのドーパントの移 動を防ぐために用いられる。 スレッショルド電圧を排他的に設定するために金属の仕事関数を使用すること は（即ち、導電領域へ導入されるドーパント原子はない）、プロセスの変更ある いは或るデバイスパラメータと無関係な正確で、予測可能なスレッショルド電圧 の制御の所望の効果を有する。 導通がゲート絶縁体４０およびシリコン膜４４、５４間の境界面においてシリ コンのチャネル４４と５４に生じる場合に、表面のチャネルトランジスタの振る 舞いが生じる。幾つかの設計において、表面のチャネル導通を強制的に誘導する とが望ましい。これは、非常に少ない量のドーパント原子を実質的に純粋なシリ コンのチャネル領域４４と５４へ注入することによって達成される。これは、ス レッショルド電圧に著しく影響を与えることなく、表面のチャネル導通を生じる 。このようなデバイスは、ここでは“真性な表面チャネルＭＯＳＦＥＴ”と定義 される。ホウ素、リンまたはヒ素のような追加のドーパント原子は、チャネル領 域４４と５４へ導入され、真性な表面チャネルＭＯＳＦＥＴのスレッショルド電 圧を更に調整する。スレッショルド電圧を調整するのに必要なドーパント原子よ り過剰にドーパント原子を付加することは、不純物の散乱や起こり得るスレッシ ョルド電圧の変化のような、前に引用した幾らかの逆効果を導く。しかし、本発 明 によって構成されたデバイスは、表面チャネル導通を導き、そしてスレッショル ド電圧を設定するのに必要なドーパント原子のみを含む。従って、従来のＭＯＳ ＦＥＴｓに見出される他の寄生効果は存在しない。本発明は、領域４４と５４に おけるドーパント電荷を最小にする。これは、ドーパント電荷の高濃度に関連し た逆効果を最小にするという利点を有する。 最大量のドーパント電荷は、チャネル領域４４と５４へ導かれる。もし、最大 量を越えると、デプレッション領域はサファイアに到達しないので、完全にデプ リートされ動作を除去する。最大のドーパント電荷はチャネル領域４４と５４の シリコン膜の厚さに依存する。好適な特徴に対して、領域４４と５４は約１００ ｎｍの厚さであり、最大のドーパント密度は、約１×１０12cm-2 である。 ＭＯＳＦＥＴの製造プロセスの次のステージ５１が図２Ｅに示されている。こ のステージにおいて、絶縁層６２と金属層６４は、所望の相互接続デバイスのた めに堆積され、パターン化される。特に、インターレベルの絶縁層６２が堆積さ れ、パターン化され、続いて金属導体の相互接続層６４の堆積され、パターン化 される。絶縁体および金属導体の追加の層を必要に応じて追加することができる （図示せず）。本発明の他の利点は、この点で明らかである。多くの従来のＭＯ ＳＦＥＴの製造プロセスにおけるように、金属がソースとドレイン領域へ拡散す る機会はない。本発明において、金属の相互接続層64の堆積およびパターニング の後に、アニーリングステップが行われる。このアニーリングステップは、２つ の主な機能、即ち前の処理ステップ中に導入されることがある状態および電荷を 除去すること、および低抵抗コンタクトを形成するために異なる金属層を焼結す ることを有する。従来の処理において、ソースとドレインの接合は、金属がそれ らを通して、また下に横たわるシリコン基板へ拡散しないことを保証するために 、充分深く、それにより、トランジスタを破壊しない。本発明において、サファ イア１２のみがソースとドレイン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの下 にあるので、このような失敗のメカニズムは存在しない。 本発明の他の特徴は、軽くドープされたドレイン(light doped drain:LDD)構 造または自己整合されたシリサイド（サリサイド）を有する。この特徴は、図３ Ａ、図３Ｂと図３Ｃに概略示されおり、上で説明され図２Ｄに示されたように、 ゲート導体４８と５８がパターン化された後に、具現化されることができる。図 ３Ａを参照すると、ゲート導体４８と５８をパターニングした後、自己整合され た、軽くドープされたドレイン（ＬＤＤ）領域４２ＬＤと５２ＬＤがイオン注入 または拡散によって形成される。このＬＤＤは電界を減少し、それにより、信頼 性およびドレインの破壊電圧のようなあるデバイスの特性を改善する。しかし、 このＬＤＤはドレインおよびソースの双方における直列抵抗を増加し、それによ り、出力電流を減少する。従って、ＬＤＤの選択においてトレートオフが本来て きに備わり、異なる要求が異なるＬＤＤの設計を導く。自己整合されたソースと ドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄの拡散ドーピングにたいして上述 の利点は、ＬＤＤ構造をドーピングすることへ適用することもできる。 本発明の自己整合されたシリサイド（サリサイド）の特徴において、側壁のス ペーサー６０がケート絶縁体４０と導体４８、５８を含むゲート構造に隣接して 堆積され、エッチングされる。図３Ｂを参照すると、最後の自己整合されたソー スとドレイン４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄがイオン注入または拡散によ って形成される。適切なゲート導体４８と５８（例えば、ポリシリコンまたはポ リゲルマニウム）に対して、その構造は金属材料で覆われ、そしてソースとドレ イン領域４２Ｓ、４２Ｄ、５２Ｓおよび５２Ｄにある４２Ｍと５２Ｍと同様に、 ゲート導体４８と５８の上部にある金属複合物４８Ｍと５８Ｍを形成するために 、反応される。側壁スペーサー６０から反応しない金属を剥ぐことは、サリサイ ド（またはゲルマナイド）処理を完成する。図３Ｂを参照すると、シリサイド領 域４２Ｍ、５２Ｍ、４８Ｍおよび５８Ｍは側壁スペーサー６０によって、互いに 分離されている。金属領域４２Ｍ、４８Ｍ、５２Ｍおよび５８Ｍの厚さは、堆積 された金属材料の量によって制御される。相補型ＭＯＳの構造は、図２に対して 上述したメタライゼーション後に含まれるＬＤＤとサリサイドの選択と共に示さ れている。ＭＯＳＦＥＴは、焼く９５０℃以下の温度を維持して、この分野で周 知のプロセスによって完成される。 図４Ａを参照すると、シリコン７０の実質的に純粋な（または真性の）アイラ ンドがサファイアまたはたの絶縁基板上に備えられる。この基板は、それがシリ コンの下にあるので示されていないし、当業者に周知であるようい見ることがで きない。シリコンアイランド７０を生成するためのプロセスは図１Ａ−１Ｅを参 照して記載されている。このアイランドは標準のホトリソグラフおよびエッチン グ技術によってパターン化される。ｎチャネルＭＯＳＦＥＴ７１は、図２Ａ−２ Ｃを参照して記載されるようにシリコンアイランド７０に作られる。ソース領域 ７２とドレイン領域７６は、図２Ｄに示されるように、イオン注入によってまた は拡散ドーピングによって形成されるのが好ましい。 図４Ａと図４Ｂを参照すると、サファイア基板７５はドーパント原子に対する 拡散障壁を形成する。これは、しっかりと制御された固有抵抗をもつ新しい薄い ソース／ドレイン領域がイオン注入または拡散によって有利に形成されることが できる。非常に薄いドープされた領域に対して、深くなりすぎることなく注入す ることは困難である。図４Ａにしめされた本発明の特徴に対して、領域７６がｎ+ 領域の約１００ｎｍ厚さである場合、イオン注入は拡散ドーピングより実際に 効果的である。拡散ドーピングは５０ｎｍ厚さの膜においてより効果的である。 更に、ソース７２とドレイン７６の深さはそれぞれ、薄いシリコン層即ちアイラ ンド７０およびサファイア基板７５間の境界面によって形成される拡散障壁の構 造によって制御される。これは、高ドウーピング濃度が有利に達成されることを 可能にする。従って、例えば、ＭＯＳＦＥＴ７１は、図２Ｄを参照して説明され たようにシリコンアイランド７０上に形成された真性の表面チャネルＭＯＳＦＥ Ｔであってもよい。 図４Ａを参照すると、図２Ａ−２Ｃを参照して記載されたプロセスに従って形 成された単一のシリコンアイランドは、ＭＯＳＦＥＴ７１および抵抗８０に対し てシリコン処理ベースを与える。図４Ａにおいて、ｎチャネルＭＯＳＦＥＴ７１ は、図２Ｄを参照して記載されたプロセスに従ってサファイア基板上の超薄いシ リコンに作られたソース７２、ゲート７４およびドレイン７６を有する。シリコ ンアイランド７０の領域７８は、ＭＯＳＦＥＴ７１から延びている。シリコンア イランド７０は図４Ａに示された形状を生じるように図２Ａ−２Ｃの窒化物層３ ２をパターニングすることによって形成される。従って、領域７８は、ＭＯＳＦ ＥＴ７１を作っている超薄いシリコンアイランドの一部を有し、且つそれらと一 体的である。集積された抵抗負荷８０はアイランド７０の領域７８内に形成され る。抵抗負荷８０は、それを所望の程度に導電性にするのに充分ドープされるか 、或いは最も高い可能性のある固有抵抗に対してドープされないままにされる。 例えば、抵抗負荷８０は１０16cm-2より小さな濃度にリン原子でドープされる。 抵抗負荷８０の所望の抵抗値は、代表的には、ＳＲＡＭｓに対して１０8−１０9 オームの範囲にある。アナログ素子に対しては、１０−１０，０００オームの範 囲にある抵抗体の値が用いられる。抵抗負荷８０の抵抗は、図２Ｄを参照して述 べられたように、イオン注入プロセスによって厳密に制御することができる。勿 論、このイオン注入はＭＯＳＦＥＴ７１の処理前あるいは処理中に生じる。例え ば、領域８０はスレッショルド注入またはＬＤＤ注入の間に、あるいはｎ+ソー ス／ドレイン注入前の特定のマスキングおよび注入ステップによって、注入され る。領域８０はＭＯＳＦＥＴ７１およびコンタクト領域８２を形成するために用 いられたｎ+注入プロセスからホトリソグラフ的に保護される。 代わりに、抵抗負荷８０は、その厚さ全体にわたってそれを選択的にアモルフ ァス化（非晶質化）することによって形成することができる。このようのアモル ファス領域を形成するプロセスは図１Ｂを参照して述べられた。しかし、この適 用において、イオン注入エネルギーおよびドーズ量は、全体の膜厚をアモルファ ス化するために選ばれる。抵抗領域８０をアモルファス化するために、図１Ｂの ステップを用いる前に集積回路の残りの部分をマスクすることが必要である。抵 抗領域のみがアモルファス化されなければならず、さもないとトランジスタは損 傷される。アイランド７０のアモルファス化された領域８０は、アモルファス化 された部分を多結晶シリコンへ変換するのに充分な温度でアニールされる。この ような熱アニールステップは、窒素ガスの環境において６５０℃以上の温度にウ ェハを加熱するステップを含む。多結晶シリコンへの熱アニールは、通常ＭＯＳ ＦＥＴのソース／ドレインのドーパント活性ステップの一部として生じる。続い て、図２Ｄを参照して記載されたドーピング技術は抵抗負荷８０の所望抵抗を正 確に制御するために用いられる。 当業者によく知られるように、前述のドーピング技術は、抵抗負荷８０に対す る所望の負荷特性を正確に達成するために、適切な組み合わせで用いられるよう に適合される。これらの特性は、増進した製造能力のために、所望の抵抗値、サ イズ、温度係数、或いは他のパラメータを達成する能力を有している。一般に、 より高いドーパント濃度またはアニール温度は、より低い固有抵抗値を生じる。 ＷｘＬcによって制限された、重くドープされたｎ+領域８２は、抵抗負荷８０ に接触を与える。ドープされた領域８２は、それに続く処理中に金属によって接 触される。抵抗負荷８０は、その極性を制御するために周知の技術に従って軽く ドープされる。代わりに、抵抗負荷８０は多結晶シリコン上に単結晶シリコンを 有してもよい。その抵抗値はその幅によって除したその長さをρs即ち面積抵抗 率（Ω／□）倍した値に等しい。即ちＲ＝ρsｘＬ／Ｗであり、ここで、ρsは超 薄いシリコン層の面積抵抗率である。抵抗負荷８０およびＭＯＳＦＥＴ７１のド レイン、ソース領域７６、７２は、単一のパターニングステップにおいて形成さ れた同じシリコン膜および同じシリコンアイランドに構成される。抵抗負荷８０ はＭＯＳＦＥＴ７１に自己整合される。抵抗負荷８０はＭＯＳＦＥＴ７１と同じ シリコンアイランドから作られるので、高い固有抵抗の多結晶シリコン（ポリシ リコン）の層、インターレベルの誘電体および関連したマスキングステップは、 抵抗負荷を集積化するために必要なプロセスステップから有利に除くことができ る。例えば、サファイア上の超薄膜シリコンの抵抗負荷８０はアイランド領域７ ８に形成されるので、それはＮＭＯＳトランジスタ（例えばＭＯＳＦＥＴ７１） に自己整合され、抵抗性負荷を形成するためにポリシリコンの接触、即ち第２の 層を必要としない。これは、４ＴＳＲＡＭを作るための従来技術において抵抗負 荷を形成するのに必要な処理ステップも除く。 更に、抵抗負荷８０は、超薄いシリコン材料から作られ、サファイア基板７５ 上に堆積されるために、それは、膜の厚さおよび固有抵抗が非常に均一で、正確 な抵抗値を生じる。シリコン膜は、真性の、或いは軽くドープされた層として始 まるので、その固有抵抗は非常に高く、コンパクトな高抵抗値を生じる。最後に 、抵抗負荷８０は、サファイア基板７５上に堆積されるため、下に横たわるデプ レッション領域（拡散された抵抗がバルクシリコンに作られる場合である）に寄 生キャパシタンスを持たない。この利点は図２Ｄに関して記載されている。ここ で、また、サファイア基板７５は拡散障壁として有利に作用する。 サファイア基板７５上に堆積された超薄いシリコンは、サファイア上のシリコ ン層がスプリアスチャネルの形成あるいは再生成する寄生バイポーラトランジス タ作用の形成を禁止するという点で、従来のＭＯＳＦＥＴの集積回路における主 な欠点を解消する。従って、サファイア上のシリコン形状は、ＭＯＳＦＥＴの集 積回路が大きな素子密度で作られることがでるチャネル停止手段として働く。 図４Ｂは、図４Ａの実施形態の断面図を示す。図４Ｂに示された素子は図４Ａ の素子と同じ素子である。図４Ｂは、ｎ型とｐ型のドーパントが前記の方法によ ってＭＯＳＦＥＴ７１に注入される。本発明の特徴によると、構造体へのコンタ クト開口７３が図１Ｂに記載された、ゲート７４とｎ+領域７２（ソース）、７ ６（ドレイン）および８２（抵抗負荷８０へのコンタクト）に形成される。 本発明の特徴は、抵抗負荷８０とＭＯＳＦＥＴ７１が単一のシリコンアイラン ドに形成されることを提供する。ドレイン７６を有する抵抗負荷８０の一体化形 成により、ドーパントの抵抗負荷８０への付加は、ＭＯＳＦＥＴ７１に過電圧保 護を与えるために制御される。一体化抵抗負荷８０は、他の過電圧保護回路にお いて、例えば静電気の放電（electrostatic discharge:ＥＳＤ）回路において注 入されることもできることが判るであろう。 本発明の抵抗負荷８０は第１のマスキングステップのリソグラフィの制限程度 に有利に小さくすることができることも判るであろう。そのサイズは、従来の６ ＴＳＲＡＭｓにおける抵抗に置きかえられたＰＭＯＳトランジスタおよび４ＴＳ ＲＡＭｓに現在用いられた抵抗の双方より著しく小さい。その結果、本発明のこ の特徴は、従来の４ＴＳＲＡＭ上のＳＲＡＭメモリセルのかなりの小型化を達成 することができる。 サファイア基板７５は、拡散障壁として作用する。抵抗負荷８０ばかりでなく ＭＯＳＦＥＴ７１のソース７２とドレイン７６は、サファイア基板７５上に堆積 あたシリコンの超薄い層に作られることが判るであろう。従って、ソース７２と ドレイン７６の深さは、従来のトランジスタ処理におけるように拡散時間および 温度による以外のシリコン層の厚さ、即ち構造体によって決められる。これは、 処理ステップを簡単にするという利点を有し、更に非常に薄い領域（１００ｎｍ より小さい）に対するデバイスパラメータの増大した制御を与える。従って、ソ ースとドレインの深さが以前に可能であったより正確に制御され得る。これは、 欠陥または寄生キャパシタンスの形成を実質的に防ぐけれども、抵抗負荷８０の 抵抗がイオン注入の前に記載された方法によって厳密に制御されることを可能に する。論理回路、例えば図４Ｂに示されたようにＮＭＯＳトランジスタは、自己 整合されたシリサイドプロセスを用いることによって、近くに離間されることが 判るであろう。従って、本発明のこの特徴によれば、ｎチャネルとｐチャネルの トランジスタは、離間される必要がなく、自己整合されたシリサイド領域によっ て相互接続されることができる。これは、ＳＲＡＭセルの面積を減少し、それに よって、大きなデバイス密度と増大したメモリ容量を達成することができる。 図４Ｃは、従来の４つのトランジスタＳＲＡＭセルのＭＯＳＦＥＴおよび抵抗 の断面図を示す。トランジスタの配置と接続は、当業者に周知であり、単純化の ために省略される。図４ＣのＳＲＡＭセルの主な欠点は、金属層（金属１と２） および多結晶シリコン(Poly １と２)になければならない高いトポグラフィであ る。必要な抵抗レベルを有するこのような従来のＳＲＡＭを構築するために、ポ リシリコン（Poly 2）の余分の層が用いられなければならない。代表てきには、 第１のポリシリコン層（Poly１）は約３００ｎｍの厚さによって特徴づけられて いる。ＣＶＤ酸化物の層（例えば、ＳｉＯ2）が第１のポリシリコン層上に堆積 される。このＳｉＯ2層は代表的には約５００ｎｍの厚さを有していて、その下 に横たわるチャネル領域をうまく保護し、安定化する。多結晶シリコン（Poly 2 ）の第２の層は、ＣＶＤ酸化物層上に堆積される。更に、Poly 2は、３００ｎｍ のオーダーの厚さ、および充分な抵抗値を備えるために高い固有抵抗をもって作 られなければならない。その結果は図４Ｃに示されるように高いトポグラフィを 不利に有するデバイスとなる。 対照的に、４ＴＳＲＡＭにおける本発明の集積化された自己整合抵抗負荷８０ を用いることは、ポリシリコンの第２の層に対する必要性を除く。抵抗負荷８０ は、図４Ａと４Ｂに示されるようにトランジスタのドレインに自己整合されるの で、集積化されたトランジスタの付加により付加的なトポグラフィの高さを持た ないＳＲＡＭのためのトランジスタを構成することが可能である。 再び図４Ｂを参照して、第２のポリシリコン層の除去によるプロセスの単純化 およびコンパクトなセルサイズの利点に加えて、本発明の１つの特徴による一体 化抵抗負荷８０は、サファイア上の超薄いシリコンに設けられた４ＴＳＲＡＭに 対して他の重要な利点を提供する。１つの利点は、抵抗負荷８０およびゲート７ ４またはＳｉ基板間の減少した寄生キャパシタンスを有する。他の利点は、負荷 抵抗の固有抵抗のより良い制御、層配列と電気的接続の困難性の除去、および容 易なリソグラフィ、エッチングと平坦化に対する減少されたトポグラフィのより より制御を含む、改善されたプロセス特性を有する。更に、一体化した抵抗負荷 ８０の利点は、従来の４ＴＳＲＡＭプロセスのマクキング層の除去および従来の ４ＴＳＲＡＭと比較して減少した臨界面積から生じる高い生産の歩留りを有する 。本発明のこの特徴は、材料の追加の層を接続するためにコンタクトが必要でな いために、大きなプロセスの信頼性という利点を提供する。一体化した抵抗負荷 ８０を用いることは、第２のポリシリコン層を除き、欠陥の機会が減少する減少 した臨界面積を有する小さなデバイスを作る。前述の全ての利点はＳＲＡＭ製造 のコストを極端に低くする。 図４Ｄは、４ＴＳＲＡＭセル９１の実施形態の回路図である。この回路はここ に記載したバルクＳｉに、或いは超薄いシリコンに作られるＳＲＡＭと同じであ る。ＳＲＡＭ９１は、４つのｎチャネルトランジスタ９４Ａ，９４Ｂ，９４Ｃお よび９４Ｄを有する。このＳＲＡＭセル９１に対する抵抗負荷は８０Ｂと８０Ｄ に示されている。抵抗負荷８０Ｂは、電源電圧ＶccとＮＭＯＳトランジスタ９４ Ｂのドレイン間に接続される。抵抗負荷８０Ｂは、ＮＭＯＳトランジスタ９４Ｄ のゲート７４Ｄおよびトランジスタ９４Ａの内部ノードへも接続される。 ＮＭＯＳトランジスタ９４のソースは接地される。同様に、抵抗負荷８０Ｄは ＮＭＯＳトランジスタ９４Ｄのドレイン７６Ｄと、またＮＭＯＳトランジスタ９ ４Ｂのゲート７４Ｂとに接続される。これらのＮＭＯＳトランジスタは周知の方 法でクロス結合される。 図４Ｄの回路の動作は周知である。ＭＯＳＦＥＴｓ９４Ｂ，９４Ｄ，および抵 抗８０Ｂ，８０Ｄは、セルのビットの論理状態を蓄積するフリップフロップを形 成する。例えば、ＭＯＳＦＥＴ９４Ｂがオンで、ＭＯＳＦＥＴ９４Ｄがオフのと き、論理０を表す。この状態において、ＭＯＳＦＥＴ９４Ｂのゲート９４Ｂは抵 抗８０ＤをとおしてＶcc１００に引っ張られる。ＭＯＳＦＥＴ９４ＢはＭＯＳＦ ＥＴ９４Ｄのゲート７４ＤをＶss１０２へ引っ張る。例えば、ＭＯＳＦＥＴ９４ Ｂがオフで、ＭＯＳＦＥＴ９４Ｄがオンのとき、論理１を表す。この状態におい て、ＭＯＳＦＥＴ９４Ｂのゲート９４Ｂは、ＭＯＳＦＥＴ９４ＤによってＶss１ ０２へ引っ張られる。ＭＯＳＦＥＴ９４Ｄのゲート７４Ｄは、負荷抵抗８０Ｂを とおしてＶcc１００に引っ張られる。 ＭＯＳＦＥＴｓ９４Ａと９４Ｃは、ビットライン１０６を有するセルの論理出 力１０８を分離したり、接続したりする伝送ゲートとして働く。これら２つのト ランジスタは、ワードライン１０４によってターンオンとターンオフされる。 データをセルに書き込むために、ＭＯＳＦＥＴｓ９４Ａと９４Ｃのゲート９５ Ａと９５Ｃは、先ず正に保持される。これは、ワード（ロー選択とも呼ばれる） ライン１０４でローを選択することによってなされる。セルは電力をビットライ ン１０６Ａと１０６Ｃに与えることによっても選ばれる。セルを選択すると、Ｍ ＯＳＦＥＴ９４Ｂのドレイン７６Ｂは、ビットライン１０６Ａに接続され、ＭＯ ＳＦＥＴ９４Ｄのドレイン７６Ｄは、ビットライン１０６Ｃに接続される。ビッ トライン１０６Ａを論理１に、またビットライン１０６Ｃを論理０に強制するこ とによって、論理１がセルに書き込まれる。ビットラインをこれらのレベルに強 制することはＭＯＳＦＥＴ９４Ｄをターンオンし、ＭＯＳＦＥＴ９４Ｂをターン オフする。この点で、ＭＯＳＦＥＴｓ９４Ａと９４Ｃをターンオフすることは、 セルがこの論理１の状態を維持するようにする。同様な方法で、論理０がセルに 書き込まれる。 この分野の当業者によく知られているように、セルは再びＭＯＳＦＥＴｓ９４ Ａと９４Ｃをターンオンすることによって、読みだされる。しかし、データビッ トをビットラインを介してセルに与える代わりに、ＳＲＡＭのセンスアンプ回路 （図示せず）がビットラインの状態を決定して、どんな論理レベルがセルに蓄積 されているかを決める。 プロセスの単純性と信頼性、コンパクトなセルサイズ、均一な膜厚、および自 己整合され、集積化された抵抗負荷による融通性のある負荷特性によって、サフ ァイア上の超薄いシリコンに作られたＳＲＡＭ９１技術は、ＭＯＳＦＥＴトラン ジスタに組み込まれた従来のＳＲＡＭと比較して、効率のよい、低コストのデバ イスを生成する。 図５は、本発明の集積化され、自己整合された抵抗負荷８０を包含することに よって変更され得る従来の混合信号またはアナログセル２００の断面図を示す。 集積された抵抗負荷８０を組み込むこのような混合信号またはアナログセルは、 非常に減少された寸法で作られるが、同時に処理ステップの数を減少する。 例示のために、アナログセル２００は、シリコン基板（図示せず）上に形成さ れたＳｉＯ2の第１の層を有する従来のＬＯＣＯＳ層２０２を有する。第１のト ランジスタ２０４は、ドレイン２０６、ソース２０８およびゲート２１２を有す る。多結晶シリコン２１２の第１の低い固有抵抗の層が周知の方法でゲート酸化 物２１０上に設けられる。例えば、ＣＶＤ酸化物であるＳｉＯ2層２１４は多結 晶シリコン層２１２上に設けられる。ＳｉＯ2層２１４は、第１の金属層２１６ とポリシリコン２１２間に絶縁を与える。金属の相互接続２１６Ａは、第２のポ リシリコン層に作られたドレイン２０６と抵抗２１８を接続して、第１のポリシ リコン層２１２より高い固有抵抗を保証する。第２の金属の相互接続２１６Ｂは 抵抗２１８の他の側を回路の一方の部分にに接続する。 本発明の特徴において、また図４Ｂを参照して、集積された抵抗８０は抵抗２ １８と金属の相互接続領域２１６Ａを置き換える。集積された抵抗８０は小さな トポグラフィの高さを有し、少ない面積を使う。自己整合された特徴と減少した トポグラフィの結果として、集積された抵抗８０は少ない処理とリソグラフィの ステップを必要とする。 本出願人は実施の形態によって本発明を説明したが、本発明はここに開示した 実施形態に、或いは実施形態によって限定されない。従って、デバイスを形成す る領域の大きさ、デバイスを製造するために用いられるプロセスの型式、特定の 回路設計および本発明による自己整合された抵抗負荷を有して製造された素子の 型式における変更を含むが、それに限定されない、当業者に明らかである本発明 の多くの他の特徴がある。例えば、当業者は他の集積回路のアプリケーションに おいて本発明の自己整合された抵抗負荷を有利に用いることができる。この応用 例は、アナログあるいは混合信号のアプリケーションのためのセル、あるいは静 電気の放電（ＥＳＤ）回路を含むが、それらに限定されない。４つのトランジス タＳＲＡＭセルがここに述べられたアプリケーションの殆どの需要であることが 判るであろう。 本発明の抵抗負荷はたの抵抗に、キャパシタに、あるいはインダクタにも、あ るいは多重素子に自己整合されることが、この分野の当業者によって認識される であろう。このような場合、本発明のこの特徴による自己整合された抵抗負荷は 前述と同じ利点を提供するであろう。 ＳＲＡＭセルは、本発明のただ１つの特定の実現化として理解されるべきであ る。ここに記載された本発明は、４つのトランジスタのＳＲＡＭに限定されない が、むしろ例えば、本発明による自己整合された抵抗負荷を用いて減少された寸 法で製造されるアナログ素子のような、多くの他の素子および等価構造のものへ 適用するように意図される。従って、この分野の通常の知識を有するものは、あ らゆる等価構造が特許請求の範囲内に含まれることを理解すべきである。

Claims (1)

  1. 【特許請求の範囲】 １．論理デバイス、アナログまたは混合された信号素子あるいは静電気放電回路 等のような集積回路用の抵抗負荷であって、 主面を有する絶縁基板と、 前記主面上に設けられた、1,100 Åより小さい厚さを有する薄いシリコン層 と、 ソース、ドレインおよびゲートを有する前記薄いシリコン層に形成されたト ランジスタと、 前記薄いシリコン層に設けられた少なくとも１つの電界効果トランジスタ（ ＦＥＴ）を画定するための、前記薄いシリコン層上に設けられた多結晶シリコン 層であって、前記ＦＥＴはソース領域、ドレイン領域および前記ソースとドレイ ン領域間に導電路を形成するチャネル領域を有し、 イオン注入された導電率を定める材料を有する、前記薄いシリコン層に設け られ、且つ前記トランジスタに自己整合された抵抗負荷と、 を有する抵抗負荷。 ２．少なくとも１つの電界効果トランジスタを有する改良されたスタティックラ ンダムアクセスメモリ（ＳＲＡＭ）セルであって、 主面を有するサファイア基板と、 前記サファイア基板上に設けられた、1,100 Åより小さい厚さを有する薄い シリコン層と、 前記薄いシリコン層に設けられた少なくとも１つの電界効果トランジスタ（ ＦＥＴ）を画定するための、前記薄いシリコン層上に設けられた多結晶シリコン 層であって、前記ＦＥＴはソース領域、ドレイン領域および前記ソースとドレイ ン領域間に導電路を形成するチャネル領域を有し、 前記ソース−ドレインの導電路と一体の前記薄いシリコン層に設けられた抵 抗負荷を更に画定する前記薄いシリコン層であって、前記抵抗負荷は、前記ＦＥ Ｔに自己整合され、且つ前記抵抗負荷に所定の抵抗を与えるための、イオン注入 された導電率を定める材料を含み、 電気的接続を与えるための、前記抵抗負荷と近接する前記シリコン層に設け られた、イオン注入された導電率を定める材料を有するコンタクト手段、 を有するＳＲＡＭセル。 ３．少なくとも１つの電界効果トランジスタ（ＦＥＴ）を有するスタティックラ ンダムアクセスメモリ（ＳＲＡＭ）セルであって、 主面を有するサファイアと、 前記サファイア基板の主面上に設けられたシリコンの第１の層と、 ソース領域とドレイン領域を有する少なくとも１つのＦＥＴに選択的に画定 するための、前記第１の層上に設けられた多結晶シリコンの層を備え、前記多結 晶シリコンの層は、前記ＦＥＴのゲートおよび前記ＦＥＴで自己整合された、前 記シリコンの層に一体に形成された抵抗負荷を有することを特徴とするＳＲＡＭ Ｑ ４．前記抵抗負荷の導電率はイオン注入によって制御されることを特徴とする請 求項３に記載のＳＲＡＭ。 ５．前記自己整合された抵抗負荷は、前記ＳＲＡＭのトポグラフィが前記第１の シリコン層の厚さに等しいようにすることを特徴とする請求項３に記載のＳＲＡ Ｍ。 ６．前記ＳＲＡＭは、ＦＥＴを自己整合された抵抗負荷を有する少なくとも２つ のクロス結合したＦＥＴｓであって、 各ＦＥＴと関連するシリコンの第１の層に設けられたソース領域と、 各ＦＥＴがそれぞれソースとドレインの導電路を有するように、各ＦＥＴと 関連するシリコンの第１の層に設けられたドレイン領域と、 前記第１の層に一体に形成され、且つ対応するドレインに自己整合した対応 する抵抗負荷、 を有することを特徴とする請求項３に記載のＳＲＡＭ。 ７．最小のトポグラフィの集積回路のための自己整合された抵抗負荷を作る方法 であって、 サファイア基板を設けるステップと、 前記サファイア基板上に第１のシリコン層を設けるステップと、 前記第１のシリコン層に形成されるべきトランジスタのゲートを画定するた めの、前記第１のシリコン層上にポリシリコン層を設けるステップと、 前記ＦＥＴと結合した一体化抵抗負荷を形成するために、所望の導電率をき める材料で前記シリコンアイランドに注入するするステップ、 を有する方法。 ８．更に、アファイア基板上に単結晶シリコンの第１の層を設けるステップを有 することを特徴とする請求項７に記載の方法。 ９．集積回路用の集積され、自己整合された抵抗負荷を形成する方法であって、 サファイア基板の表面にシリコンの層を設けるステップと、 注入されたイオンが前記サファイア基板の表面から前記シリコンの層へ実質 的に伸びる、前記シリコン層における埋め込まれたアモルファス領域を形成する 、従って、前記埋め込まれたアモルファス領域を覆う単結晶シリコンの表面層を 残す、条件の下で、与えられたイオン種を前記シリコンの層に注入するステップ 、 前記イオンを注入するステップ中に前記シリコンの層にわたって実質的に均 一な所定の温度で、あるいは所定の温度より低く前記シリコンの層を維持するス テップと、 結晶の種として単結晶シリコンの前記表面層を用いて、前記埋められたアモ ルファス領域の固体相のエピタシシャル再成長を起こすために、ウェハをアリー ルするステップと、 前記固体のエピタシシャル再成長を受けたシリコンの薄膜を残して、前記シ リコンの層の上部領域を除去するステップと、 前記層のアイランドを設けるために、前記層の所定部分をパターン化するス テップと、 所定の固有抵抗を実質的に設定し、前記シリコンの層に自己整合された一体 の抵抗負荷を形成するために、前記アイランドを導電率を決める材料でイオン注 入するステップ、 を有する方法。 10．サファイア基板上にシリコンの層を設けるステップは、更に、非酸化環境に おいて約９５０℃で、あるいはそれより低い温度で高温アニールシーケンスを 行い、それによりバンドギャップまたは境界面状態を導くことなく前記シリコン の層に残る欠陥を除去するステップを有することを特徴とする請求項９に記載の 集積回路。 11．非酸化環境において約９５０℃で、あるいはそれより低い温度で高温アニー ルシーケンスを行い、バンドギャップまたは境界面状態を導くことなく前記シリ コンの層に残る欠陥を除去するステップは、更に、約９００℃から約９５０℃の 範囲内にある前記高温アニールの温度に選択するステップを有することを特徴と する請求項９に記載の集積回路。 12．前記サファイア基板上にシリコンの層を設けるステップは、更に、 前記シリコンの層の一部を酸化し、それにより前記サファイア基板と酸化さ れた層間に介在した真性シリコンの薄い層を残すステップと、 前記酸化された層をエッチングするステップ、 を有することを特徴とする請求項９に記載の集積回路。 13．前記サファイア基板上にシリコンの層を設けるステップは、更に、前記サフ ァイア上のシリコンの層を約５０ｎｍから約１１０ｎｍまでの範囲にある厚さに 減少するために、前記酸化するステップとエッチングするステップを制御するス テップを有することを特徴とする請求項１２に記載の集積回路。 14．与えられたイオン種を前記シリコンの層へ注入するステップは、更に、 前記与えられたイオン種としてシリコンを選択するステップと、 前記シリコンの埋め込まれた領域をアモルファス化するのに充分な下限と、 基板に向けられた汚染物質を前記シリコン層へリリースするのに充分な上限を有 するエネルギーおよび強度の値の範囲内から前記シリコンのエネルギーおよび強 度を選択するステップ、 を有することを特徴とする請求項９に記載の集積回路。 15．前記シリコンイオンの強度を選択するステップは、更に、約５×１０14cm-2 から約７×１０14cm-2のエネルギーの範囲内にある前記シリコンイオンの強度、 および約０℃近く、あるいはそれより低い基板温度を選択するステップを有する ことを特徴とする請求項１４に記載の集積回路。 16．サファイア基板の表面上にシリコンの層を設けるステップは、更に、約２５ ０ｎｍから約２７０ｎｍの範囲にある厚さを有するシリコン層をエピタキシャル 堆積するステップを有することを特徴とする請求項８に記載の集積回路。
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