JP2004047736A

JP2004047736A - 電界効果トランジスタ

Info

Publication number: JP2004047736A
Application number: JP2002203187A
Authority: JP
Inventors: Yasuhisa Omura; 大村　泰久
Original assignee: Osaka Industrial Promotion Organization
Current assignee: Osaka Industrial Promotion Organization
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2004-02-12

Abstract

【課題】新規な電界効果トランジスタを提供する。
【解決手段】絶縁層１１と、絶縁層１１上に配置されたソース電極１２およびドレイン電極１３と、絶縁層１１上であって且つソース電極１２とドレイン電極１３との間に配置された能動領域１４と、能動領域１４上に形成されたゲート絶縁膜１５と、ゲート電極１６とを備える。そして、能動領域１４は、ソース電極１２とドレイン電極１３との間に配置された第１の半導体領域２１と、第１の半導体領域２１とソース電極１２との間に配置された第２の半導体領域２２と、第１の半導体領域２１とドレイン電極１３との間に配置された第３の半導体領域２３と、第１の半導体領域２１と第２の半導体領域２２との間に配置された第１のトンネル障壁層２４と、第１の半導体領域２１と第３の半導体領域２３との間に配置された第２のトンネル障壁層２５とを備える。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタに関する。
【０００２】
【従来の技術】
電界効果トランジスタはさまざまな分野で用いられており、その用途に応じてさまざまな特性が必要とされている。たとえば、低消費電力の電界効果トランジスタや高温でも安定に動作する電界効果トランジスタが求められている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の電界効果トランジスタではこれらの要望に十分に応えることができなかった。このような状況に鑑み、本発明は、新規な電界効果トランジスタを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明の電界効果トランジスタは、絶縁層と、前記絶縁層上に配置されたソース電極およびドレイン電極と、前記絶縁層上であって且つ前記ソース電極と前記ドレイン電極との間に配置された能動領域と、前記能動領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記能動領域に対応する位置に形成されたゲート電極とを備える電界効果トランジスタであって、前記能動領域は、前記ソース電極と前記ドレイン電極との間に配置された第１の半導体領域と、前記第１の半導体領域と前記ソース電極との間に配置された第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に配置された第３の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に配置された第１のトンネル障壁層と、前記第１の半導体領域と前記第３の半導体領域との間に配置された第２のトンネル障壁層とを備えることを特徴とする。
【０００５】
上記電界効果トランジスタは、前記第１、第２および第３の半導体領域が、同じ導電形の半導体からなるものでもよい。
【０００６】
上記電界効果トランジスタは、前記第１の半導体領域は第１の導電形の半導体からなり、前記第２および第３の半導体領域は前記第１の導電形とは異なる第２の導電形の半導体からなるものでもよい。
【０００７】
上記電界効果トランジスタでは、前記ソース電極と前記ドレイン電極との間の距離が１００ｎｍ以下であってもよい。
【０００８】
上記電界効果トランジスタでは、前記ソース電極と前記ドレイン電極とを結ぶ方向における前記第１の半導体領域の長さが、５ｎｍ以上１００ｎｍ以下であってもよい。
【０００９】
上記電界効果トランジスタでは、前記ソース電極と前記ドレイン電極とを結ぶ方向における前記第１および第２のトンネル障壁層の長さが、それぞれ１ｎｍ以上５ｎｍ以下であってもよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら具体的に説明する。
【００１１】
（実施形態１）
実施形態１では、本発明の電界効果トランジスタの一例について説明する。実施形態１の電界効果トランジスタ１０の断面図を図１（ａ）に示す。電界効果トランジスタ１０は、絶縁層１１、ソース電極１２、ドレイン電極１３、能動領域１４、ゲート絶縁膜１５およびゲート電極１６を備える。
【００１２】
絶縁層１１は、たとえば酸化シリコンで形成できる。絶縁層１１の厚さは特に限定はないが、たとえば４００ｎｍ程度とすることができる。絶縁層１１は、たとえばシリコン基板に一定の加速電圧で酸素を注入することによって形成できる。この場合には、図１（ａ）に示すように、絶縁層１１は、シリコン基板２０の一部に形成される。
【００１３】
ソース電極１２およびドレイン電極１３は、絶縁層１１上に形成されている。ソース電極１２は、金属や、縮退した半導体で形成できる。同様に、ドレイン電極１３は、金属や、縮退した半導体で形成できる。縮退した半導体を用いる場合には、第１〜第３の半導体領域２１〜２３と同様の導電形の半導体を用いる。縮退したｎ形の半導体をもちいる場合、不純物濃度がたとえば４×１０^２０ｃｍ^−３の半導体を用いることができる。本発明の素子では、チャネルを短くしても特性の低下が小さい。本発明の素子では、ソース電極１２とドレイン電極１３との間の距離が、たとえば１０ｎｍ〜１００ｎｍの範囲内であり、従来の構造の素子では高い特性が得られない５０ｎｍ以下とすることも可能である（以下の実施形態の電界効果トランジスタにおいても同様である）。
【００１４】
能動領域１４は、絶縁層１１上であって且つソース電極１２とドレイン電極１３との間に形成されている。能動領域１４は、ソース電極１２とドレイン電極１３との間に配置された第１の半導体領域２１と、第１の半導体領域２１とソース電極１２との間に配置された第２の半導体領域２２と、第１の半導体領域２１とドレイン電極１３との間に配置された第３の半導体領域２３と、第１の半導体領域２１と第２の半導体領域２２との間に配置された第１のトンネル障壁層２４と、第１の半導体領域２１と第３の半導体領域２３との間に配置された第２のトンネル障壁層２５とを備える。第２の半導体領域２２はソース電極１２と接している。第３の半導体領域２３はドレイン電極１３と接している。
【００１５】
第１、第２および第３の半導体領域２１、２２および２３は、比較的低濃度で不純物がドーピングされた半導体（シリコンなどの半導体）で形成される。たとえば、不純物濃度が１０^１５〜１０^１８ｃｍ^−３程度（たとえば１×１０^１５ｃｍ^−３）の半導体を用いることができる。これらの半導体領域はすべて同じ導電形であり、ｎ形またはｐ形である。第１の半導体領域２１のチャネル方向Ｃ（ソース電極１２とドレイン電極１３とを結ぶ方向。以下同じ。）の長さは、たとえば５ｎｍ〜１０ｎｍ程度とすることができる。また、第１の半導体領域２１の厚さ（シリコン基板２０と絶縁層１１との界面に垂直な方向の長さ。以下同じ。）は、たとえば５ｎｍ〜１００ｎｍ程度とすることができる。第２および第３の半導体領域２２および２３のチャネル方向Ｃの長さは、たとえば２５ｎｍ程度とすることができる。
【００１６】
第１および第２のトンネル障壁層２４および２５は、それぞれ、実質的にトンネル電流のみを透過させる層である。これらの層は、酸化シリコン、シリコン窒化物、五酸化タンタル、酸化アルミニウムといった絶縁物で形成できる。第１および第２のトンネル障壁層２４および２５のチャネル方向Ｃの長さは、それぞれ、たとえば１ｎｍ〜５ｎｍ程度とすることができる。
【００１７】
ゲート絶縁膜１５は、少なくとも能動領域１４を覆うように形成される。ゲート絶縁膜１５は、たとえば酸化シリコン、シリコン窒化物、五酸化タンタル、酸化アルミニウムなどで形成できる。
【００１８】
ゲート電極１６は、ゲート絶縁膜１５上であって且つ能動領域１４の全領域に対応する位置に少なくとも形成されることが好ましい。ゲート電極１６は、導電性が高い材料で形成でき、たとえばＴｉＮ（窒化チタン）やタングステンといった金属や高濃度（ｎ形シリコンの場合、たとえば４×１０^２０ｃｍ^−３）で不純物を添加した半導体で形成できる。
【００１９】
実施形態１の電界効果トランジスタ１０では、第１、第２および第３の半導体領域２１、２２および２３が同一の導電形の半導体で形成される。図１（ｂ）に、第１、第２および第３の半導体領域２１、２２および２３がｎ⁻形の半導体（低不純物濃度のｎ形半導体）で形成され、ソース電極１２およびドレイン電極１３が縮退したｎ^＋形半導体（高不純物濃度のｎ形半導体）で形成された場合について、オフ時のバンドプロファイルを模式的に示す。
【００２０】
電界効果トランジスタ１０では、ゲート電極１６に印加される電圧によってゲート絶縁膜１５近傍の半導体領域のキャリア密度が変化し、ソース−ドレイン間を流れる電流が制御される。このとき、ソース−ドレイン間を流れる電流は、２つのトンネル障壁層によって制御されるため、消費電力を小さくできる。また、電界効果トランジスタ１０では、トンネル障壁層によってＯＦＦ時にチャネルを流れる電流が制限されるため、チャネル長が短くなることによる悪影響を抑制できる。
【００２１】
（実施形態２）
実施形態２では、本発明の電界効果トランジスタの他の一例について説明する。実施形態２の電界効果トランジスタ３０の断面図を図２（ａ）に示す。電界効果トランジスタ３０は、電界効果トランジスタ１０と比較して、能動領域を構成する半導体の導電形のみが異なるため、重複する説明を省略する。
【００２２】
電界効果トランジスタ３０は、第１、第２および第３の半導体領域２１、２２および２３に対応する位置に配置された第１、第２および第３の半導体領域３１、３２および３３と、第１および第２のトンネル障壁層２４および２５とを含む能動領域３４を備える。そして、第１の半導体領域３１が第１の導電形の半導体で形成され、第２および第３の半導体領域３２および３３が第１の導電形の半導体とは異なる第２の導電形の半導体で形成される。たとえば、第１の半導体領域３１がｎ形の半導体で形成される場合には、第２および第３の半導体領域３２および３３はｐ形の半導体で形成される。一方、第１の半導体領域３１がｐ形の半導体で形成される場合には、第２および第３の半導体領域３２および３３はｎ形の半導体で形成される。いずれの場合でも、それぞれの半導体領域は不純物濃度が比較的低く、たとえば、不純物濃度が１０^１５〜１０^１８ｃｍ^−３程度（たとえば１×１０^１５ｃｍ^−３）の半導体を用いることができる。各半導体領域のサイズは、実施形態１の素子と同様である。
【００２３】
第１の半導体領域３１がｎ⁻形の半導体で形成され、第２および第３の半導体領域３２および３３がｐ⁻形の半導体で形成される場合について、オフ時のバンドプロファイルを図２（ｂ）に模式的に示す。
【００２４】
電界効果トランジスタ３０は、温度依存性が小さいトンネル障壁層によって電流が制御されるため、特性の温度依存性が小さい。また、電界効果トランジスタは、第１の半導体領域３１の導電形と、第２および第３の半導体領域３２および３３の導電形とが異なる。このため、温度が上昇してもゲート電圧が印可されない限り、第２および第３の半導体領域３２および３３のキャリア密度の増加が小さい。これらのことから、電界効果トランジスタ３０では、従来の素子に比べて、温度が上昇してもオフ時の電流はそれほど変化しない。
【００２５】
一方、ゲート電極１６に印加する電圧を増加させると、第２および第３の半導体領域３２および３３のうちゲート絶縁膜１５近傍の部分には、反転層が形成される。また、第１の半導体領域３１のうちゲート絶縁膜１５近傍のキャリア密度は増加する。これにより、ソース−ドレイン間の電流は、ゲート絶縁膜１５近傍の能動領域３４を流れる。電流は、２つのトンネル障壁層をキャリアがトンネルすることによって流れる。
【００２６】
以上説明したように、実施形態２の電界効果トランジスタ３０では、実施形態１の電界効果トランジスタ１０と同様の効果が得られる。さらに、電界効果トランジスタ３０では、３００℃以上の高温でもスイッチング動作を実現できる。
【００２７】
以下、電界効果トランジスタ３０の製造方法について説明する。なお、以下の製造方法では、第１の半導体領域３１がｎ形のシリコンで形成される場合について説明するが、第１の半導体領域３１がｐ形など他の半導体で形成される場合でも、基板やドーパントを選択することによって同様に製造できることはいうまでもない。また、以下の製造方法では、層間絶縁膜と金属電極とを備える電界効果トランジスタを製造する一例について説明する。
【００２８】
まず、図３（ａ）に示すように、シリコン基板２０、絶縁層１１および半導体層４０からなる多層基板を形成する。この構造は一般的な方法で形成できる。たとえば、シリコン基板のうち絶縁層１１に相当する部分にのみ酸素を注入することによって形成できる。また、シリコン基板の表面に絶縁層を形成したのち、絶縁層上にアモルファスシリコン層を形成し、このアモルファスシリコン層を多結晶化することによっても形成できる。絶縁層は、熱酸化などによって形成できる。半導体層４０はｎ⁻形からなる。シリコン基板２０の導電形に限定はない。この一例では、半導体層４０はｎ形である。
【００２９】
次に、半導体層４０上に絶縁層を形成したのち、その絶縁層および半導体層４０の一部をエッチングすることによって、図３（ｂ）に示すように、絶縁層１１の一部の上に配置された第１の半導体領域３１と、第１の半導体領域３１上に配置された絶縁層４１とを形成する。絶縁層は、たとえば半導体層４０を熱酸化することによって形成できる。また、エッチングは、たとえばフォトリソ・エッチング法によって行うことができる。
【００３０】
次に、図３（ｃ）に示すように、第１および第２のトンネル障壁層２４および２５と、ｐ⁻形の半導体層４２と、絶縁層４３とを形成する。第１および第２のトンネル障壁層２４および２５は、第１の半導体領域３１の側面の部分に形成される。これらのトンネル障壁層は、たとえば第１の半導体領域３１の表面を熱酸化することによって形成できる。半導体層４２は、その後の工程によって、第２および第３の半導体領域３２および３３、ならびにソース電極１２およびドレイン電極１３となる半導体である。半導体層４２は、たとえばＣＶＤ法によって形成できる。また、絶縁層４３は、たとえばシリコン酸化膜からなり、たとえばＣＶＤ法によって形成できる。
【００３１】
次に、半導体層４２が露出するまで絶縁層４３を研磨したのち、露出した半導体層４２を選択的且つ所定の深さまでエッチングすることによって、図３（ｄ）に示すような構造を形成する。絶縁層４３の研磨は、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって行うことができる。半導体層４２の選択的なエッチングは、公知のエッチング法で行うことができる。半導体層４２をエッチングする際には、第１および第２のトンネル障壁層２４および２５に隣接する半導体層４２が露出しないようにする。
【００３２】
次に、絶縁層４１を除去したのち、露出した第１の半導体領域３１、トンネル障壁層および半導体層４２を覆うようにゲート絶縁膜１５を形成する。そして、ゲート絶縁膜１５および絶縁層４３を覆うように、縮退した半導体膜４４（金属膜でもよい）を形成する。このようにして、図４（ｅ）に示す構造を形成する。ゲート絶縁膜１５は、たとえば熱酸化によって形成できる。半導体膜４４は、スパッタリング法や蒸着法によって形成できる。
【００３３】
次に、絶縁層４３が露出するまで半導体膜４４を除去する。この工程は、たとえばＣＭＰによって行うことができる。その後、露出した絶縁層４３を選択的に除去することによって、図４（ｆ）に示すように、ゲート絶縁膜１５上に形成されたゲート電極１６を形成する。絶縁層４３の選択的な除去は、公知のエッチング法で行うことができる。
【００３４】
その後、ゲート電極１６をマスクとして半導体層４２の一部に不純物（たとえばリン）を導入する。これによって、図４（ｇ）に示すように、ｐ⁻形の第２および第３の半導体領域３２および３３と、高不純物濃度のｎ^＋形半導体からなるソース電極１２およびドレイン電極１３とを形成する。
【００３５】
最後に、図４（ｈ）に示すように、絶縁膜４５と金属電極４６および４７とを形成する。これらの絶縁膜および金属電極は、一般的な方法で形成できる。以上のようにして電界効果トランジスタ３０を製造できる。また、実施形態１で説明した電界効果トランジスタも、形成する半導体層の導電形を変更することによって同様の方法で製造できる。なお、上述した製造方法は一例であり、本発明の電界効果トランジスタは上述した製造方法で製造されるトランジスタに限定されない。
【００３６】
以下、本発明および従来の電界効果トランジスタの特性についてシミュレーションを行った結果を説明する。本発明の電界効果トランジスタとして、図２に示した電界効果トランジスタ３０を用いた。本発明の電界効果トランジスタのシミュレーションで採用した仮定について説明する。第１の半導体領域３１のチャネル方向Ｃの長さ（ソース−ドレイン方向の長さ）を８ｎｍとし、不純物濃度を１×１０^１５ｃｍ^−３とした。第２および第３の半導体領域３２および３３のチャネル方向の長さを２５ｎｍとし、不純物濃度を１×１０^１５ｃｍ^−３とした。第１〜第３の半導体領域の厚さ（シリコン基板２０と絶縁層１１との界面に垂直な方向の長さ）は、それぞれ１０ｎｍとした。
【００３７】
一方、従来の電界効果トランジスタのシミュレーションには、図５に示す構造のトランジスタを仮定した。図５の電界効果トランジスタ１００は、シリコン基板１０１と、シリコン基板１０１上に配置された絶縁層１０２と、絶縁層１０２上に配置されたソース電極１０３、ｐ⁻形の半導体１０４およびドレイン電極１０５と、ゲート絶縁膜１０６とゲート電極１０７とを備える。このシミュレーションでは、半導体１０４のチャネル方向の長さを５０ｎｍとし不純物濃度を３×１０^１７ｃｍ^−３とした。
【００３８】
シミュレーションの結果を図６〜図９に示す。図６および図７は、それぞれ従来および本発明の電界効果トランジスタについて、３００Ｋにおけるゲート電圧とドレイン電流との関係を示すグラフである。図６および図７では、ドレイン電圧を、０．１Ｖ、０．３Ｖまたは０．５Ｖとした場合の３つの結果を示している。図８および図９は、それぞれ従来および本発明の電界効果トランジスタについて、ドレイン電圧を０．５Ｖに固定した場合のゲート電圧とドレイン電流との関係を示すグラフである。図８および図９では、温度を３００Ｋ、４００Ｋ、５００Ｋまたは６００Ｋに変化させた場合の結果を示している。
【００３９】
図６〜図９から明らかなように、本発明の電界効果トランジスタは、消費電力が小さいという結果が得られた。これは、本発明の電界効果トランジスタでは、チャネルを流れる電流が、２つのトンネル障壁層を通過するトンネル電流によって制限されるためである。また、本発明の電界効果トランジスタは、ＯＮ時のドレイン電流とＯＦＦ時のドレイン電流との比が大きく、高温でも大きなＯＮ／ＯＦＦ比が得られるという結果が得られた。たとえば、本発明の電界効果トランジスタでは、図９に示すように、４００Ｋでも３桁以上のＯＮ／ＯＦＦ比が得られた。
【００４０】
以上、本発明の実施の形態について例を挙げて説明したが、本発明は、上記実施の形態に限定されず本発明の技術的思想に基づき他の実施形態に適用することができる。
【００４１】
【発明の効果】
以上のように本発明によれば、消費電力が少なく、温度依存性が小さい電界効果トランジスタが得られる。このような電界効果トランジスタは、高温での使用が予想される回路、たとえば、自動車のエンジン制御用の回路などに好適である。また、消費電力が小さいことから、腕時計用の回路などにも好適である。さらに、温度依存性が小さいことから、回路の熱暴走を防止するための素子としても好適である。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタの一例について（ａ）構造を示す断面図および（ｂ）バンド構造を示す模式図である。
【図２】本発明の電界効果トランジスタの他の一例について（ａ）構造を示す断面図および（ｂ）バンド構造を示す模式図である。
【図３】本発明の電界効果トランジスタの製造方法について一例の製造工程を示す断面図である。
【図４】図３に示した製造工程に続く製造工程を示す断面図である。
【図５】シミュレーションで仮定した従来の電界効果トランジスタの構造を示す断面図である。
【図６】従来の電界効果トランジスタについて３００Ｋにおけるゲート電圧とドレイン電流との関係をシミュレーションした結果を示す図である。
【図７】本発明の電界効果トランジスタについて３００Ｋにおけるゲート電圧とドレイン電流との関係をシミュレーションした結果を示す図である。
【図８】従来の電界効果トランジスタについてＶｄ＝０．５Ｖにおけるゲート電圧とドレイン電流との関係をシミュレーションした結果を示す図である。
【図９】本発明の電界効果トランジスタについてＶｄ＝０．５Ｖにおけるゲート電圧とドレイン電流との関係をシミュレーションした結果を示す図である。
【符号の説明】
１０、３０　電界効果トランジスタ
１１　絶縁層
１２　ソース電極
１３　ドレイン電極
１４　能動領域
１５　ゲート絶縁膜
１６　ゲート電極
２０　シリコン基板
２１　第１の半導体領域
２２　第２の半導体領域
２３　第３の半導体領域
２４　第１のトンネル障壁層
２５　第２のトンネル障壁層
３１　第１の半導体領域
３２　第２の半導体領域
３３　第３の半導体領域
３４　能動領域

Claims

絶縁層と、前記絶縁層上に配置されたソース電極およびドレイン電極と、前記絶縁層上であって且つ前記ソース電極と前記ドレイン電極との間に配置された能動領域と、前記能動領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって前記能動領域に対応する位置に形成されたゲート電極とを備える電界効果トランジスタであって、
前記能動領域は、前記ソース電極と前記ドレイン電極との間に配置された第１の半導体領域と、前記第１の半導体領域と前記ソース電極との間に配置された第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に配置された第３の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に配置された第１のトンネル障壁層と、前記第１の半導体領域と前記第３の半導体領域との間に配置された第２のトンネル障壁層とを備えることを特徴とする電界効果トランジスタ。
前記第１、第２および第３の半導体領域が、同じ導電形の半導体からなる請求項１に記載の電界効果トランジスタ。
前記第１の半導体領域は第１の導電形の半導体からなり、
前記第２および第３の半導体領域は前記第１の導電形とは異なる第２の導電形の半導体からなる請求項１に記載の電界効果トランジスタ。
前記ソース電極と前記ドレイン電極との間の距離が１００ｎｍ以下である請求項１ないし３のいずれかに記載の電界効果トランジスタ。
前記ソース電極と前記ドレイン電極とを結ぶ方向における前記第１の半導体領域の長さが、５ｎｍ以上１００ｎｍ以下である請求項１ないし３のいずれかに記載の電界効果トランジスタ。
前記ソース電極と前記ドレイン電極とを結ぶ方向における前記第１および第２のトンネル障壁層の長さが、それぞれ１ｎｍ以上５ｎｍ以下である請求項１ないし３のいずれかに記載の電界効果トランジスタ。