KR20170115138A - 표시 장치 - Google Patents

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Abstract

본 발명은 개구율이 향상된 표시 장치에 관한 것으로, 서로 교차하는 제 1 게이트 라인 및 데이터 라인; 화소 전극; 제 1 게이트 라인에 연결된 게이트 전극, 데이터 라인에 연결된 소스 전극 및 화소 전극에 연결된 드레인 전극을 포함하는 스위칭 소자를 포함하며; 드레인 전극과 화소 전극 간의 연결부는 게이트 전극보다 데이터 라인에 더 근접한 표시 장치.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 개구율이 향상된 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 개구율이 향상된 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 교차하는 제 1 게이트 라인 및 데이터 라인; 화소 전극; 제 1 게이트 라인에 연결된 게이트 전극, 데이터 라인에 연결된 소스 전극 및 화소 전극에 연결된 드레인 전극을 포함하는 스위칭 소자를 포함하며; 드레인 전극과 화소 전극 간의 연결부는 게이트 전극보다 데이터 라인에 더 근접하다.
연결부는 데이터 라인과 게이트 전극 사이에 위치한다.
연결부는 데이터 라인, 게이트 전극, 제 1 게이트 라인 및 드레인 전극에 의해 둘러싸인 영역에 위치한다.
드레인 전극과 화소 전극은 연결부에 대응하여 위치한 콘택홀을 통해 서로 연결된다.
표시 장치는 제 1 게이트 라인으로부터 연장되어 드레인 전극과 중첩하는 보상 패턴을 더 포함한다.
소스 전극은, 게이트 전극과 중첩하는 전극부; 및 전극부와 데이터 라인을 연결하는 연장부를 포함한다.
연장부는 상기 제 1 게이트 라인과 중첩한다.
표시 장치는 데이터 라인과 교차하며 제 1 게이트 라인에 가장 근접하여 위치한 제 2 게이트 라인을 더 포함한다.
제 1 게이트 라인과 제 2 게이트 라인 간의 거리가 30um 내지 41um이다.
제 1 게이트 라인 및 제 2 게이트 라인을 중첩하며, 제 1 게이트 라인과 제 2 게이트 라인 사이에 위치한 차광층을 더 포함한다.
차광층은 37um 내지 47um의 폭을 갖는다.
게이트 전극은 제 1 게이트 라인으로부터 제 2 게이트 라인을 향해 돌출된다.
제 1 및 제 2 게이트 라인과 교차하는 공통 라인을 더 포함한다.
스위칭 소자는 제 1 게이트 라인, 제 2 게이트 라인, 데이터 라인 및 공통 라인에 의해 둘러싸인 영역에 위치한다.
화소 전극은 게이트 전극, 드레인 전극, 공통 라인 및 제 1 게이트 라인과 중첩한다.
화소 전극은 제 1 게이트 라인과 중첩한다.
화소 전극은 게이트 전극, 소스 전극, 공통 라인 및 제 2 게이트 라인과 중첩한다.
화소 전극은 소스 전극 및 제 2 게이트 라인과 중첩한다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
본 발명에 따르면, 연결부(스위칭 소자의 드레인 전극과 화소 전극 간의 연결부)와 게이트 전극 중 연결부가 데이터 라인에 더 근접하여 위치한다. 따라서, 데이터 라인의 양측에 인접한 게이트 전극들 간의 거리가 늘어날 수 있다. 결국, 이와 같은 구조로 인해 스위칭 소자 영역의 길이를 정의하는 게이트 라인들 간의 거리가 줄어들 수 있는 바, 이 줄어든 길이만큼 상대적으로 화소 전극 영역의 길이를 정의하는 게이트 라인들 간의 거리가 증가할 수 있다. 이 화소 전극 영역의 길이가 늘어남에 따라 화소의 개구율이 증가할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 A부분에 대한 상세도이다.
도 3은 도 2의 I-I`를 따라 자른 단면도이다.
도 4는 도 2의 스위칭 소자 영역을 확대하여 나타낸 도면이다.
도 5a 내지 도 5l은 도 3의 표시 장치에 대한 공정 단면도이다.
도 6은 도 1의 A부분에 대한 다른 상세도이다.
도 7은 도 1의 A부분에 대한 또 다른 상세도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 도면이다.
도 9는 도 8의 B부분에 대한 상세도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 9를 참조로 본 발명에 따른 액정 표시 장치 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 한 실시예에 따른 표시 장치는, 도 1에 도시된 바와 같이, 복수의 게이트 라인들(GL1 내지 GL9), 복수의 데이터 라인들(DL1 내지 DLj), 복수의 공통 라인들(CL1 내지 CLj-1), 복수의 화소들(RP, GP, BP), 복수의 제 1 더미 화소(DP1)들 및 복수의 제 2 더미 화소(DP2)들을 포함한다.
복수의 화소들(DP1, RP, GP, BP, DP2)은 적색 화상을 표시하는 적색 화소(RP), 녹색 화상을 표시하는 녹색 화소(GP), 청색 화상을 표시하는 청색 화소(BP), 제 1 더미 화소(DP1) 및 제 2 더미 화소(DP2)를 포함한다.
도 1에 도시되지 않았지만, 각 화소(DP1, RP, GP, BP, DP2)는 스위칭 소자 및 이 스위칭 소자에 연결된 화소 전극을 포함한다. 각 스위칭 소자는 해당 게이트 라인 및 해당 데이터 라인에 연결되는 바, 도 1은 각 화소의 스위칭 소자가 어느 게이트 라인과 어느 데이터 라인에 연결되었는지 나타낸다. 다시 말하여, 도 1은 각 화소의 스위칭 소자와 게이트 라인 간의 전기적인 연결 관계 및 각 화소의 스위칭 소자와 데이터 라인 간의 전기적인 연결 관계를 보여준다. 예를 들어, 제 1 수평 라인의 화소들 중 제 1 더미 화소에 포함된 스위칭 소자는 제 1 게이트 라인 및 제 2 데이터 라인에 접속되어 있다.
한편, 도 1에서의 화소의 위치는 실질적으로 그 화소에 포함된 구성 요소들 중 화소 전극의 위치에 해당한다. 예를 들어, 제 2 수평 라인(HL2)의 화소들 중 제 1 데이터 라인(DL1)에 접속된 첫 번째 적색 화소(RP)는 제 3 게이트 라인(GL3)과 제 4 게이트 라인(GL4) 사이에 위치한다. 그러나, 그 첫 번째 적색 화소(RP)의 스위칭 소자는 제 3 게이트 라인(GL3)과 제 4 게이트 라인(GL4) 사이에 위치하지 않는다. 이하, 도 1에서의 설명 중 화소(또는 더미 화소)의 위치는 그 화소의 구성 요소들 중 화소 전극의 위치를 의미한다. 예를 들어, 도 1과 관련된 설명 중“어느 화소가 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한다”는 것은 그 어느 화소의 화소 전극이 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치함을 의미한다. 또 하나의 예로서, 도 1과 관련된 설명 중“어느 화소가 제 1 데이터 라인(DL1)과 제 1 공통 라인(CL1) 사이에 위치한다”는 것은 그 어느 화소의 화소 전극이 제 1 데이터 라인(DL1)과 제 1 공통 라인(CL1) 사이에 위치함을 의미한다.
더미 화소들(DP1, DP2) 각각은 청색을 표시하는 화소일 수 있다. 제 1 더미 화소(DP1)는 각 수평 라인에서 가장 좌측에 위치한다. 제 2 더미 화소(DP2)는 각 수평 라인에서 가장 우측에 위치한다. 제 1 더미 화소(DP1)들 및 제 2 더미 화소(DP2)들은 차광층(도 3의 376)에 의해 가려진다.
제 1 더미 화소(DP1)는 복수의 데이터 라인들(DL1 내지 DLj) 중 가장 좌측에 위치한 제 1 데이터 라인(DL1)과 복수의 공통 라인들(CL1 내지 CLj-1) 중 가장 좌측에 위치한 제 1 공통 라인(CL1) 사이에 위치한다. 제 2 더미 화소(DP2)의 화소 전극은 복수의 데이터 라인들(DL1 내지 DLj) 중 가장 우측에 위치한 제 j 데이터 라인(DLj)과 복수의 공통 라인들(CL1 내지 CLj-1) 중 가장 우측에 위치한 제 j-1 공통 라인(CLj-1) 사이에 위치한다.
제 k 수평 라인을 따라 배열된 화소들(DP1, RP, GP, BP, DP2)은 제 2k-1 게이트 라인과 제 2k 게이트 라인 사이에 위치한다(k는 자연수). 예를 들어, 제 3 수평 라인(HL3)을 따라 배열된 화소들은 제 5 게이트 라인(GL5)과 제 6 게이트 라인(GL6) 사이에 위치한다.
각 공통 라인(CL1 내지 CLj-1)은 서로 인접한 데이터 라인들 사이에 위치한다. 예를 들어, 제 1 공통 라인(CL1)은 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2) 사이에 위치한다. 각 공통 라인(CL1 내지 CLj-1)은 공통 전압을 전송한다. 공통 라인들(CL1 내지 CLj-1)은 공통 전극(도 3의 330)에 연결된다. 공통 라인들(CL1 내지 CLj-1)로부터의 공통 전압은 공통 전극(330)에 인가된다.
각 화소(DP1, RP, GP, BP, DP2)는 2개의 게이트 라인들, 데이터 라인 및 공통 라인에 의해 둘러싸인 영역에 위치한다. 예를 들어, 제 1 수평 라인(HL1)에 배열된 화소들(DP1, RP, GP, BP, DP2) 중 제 2 데이터 라인(DL2)에 연결된 하나의 적색 화소(RP)는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 공통 라인(CL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸인 영역에 위치한다.
적색 화소(RP)는 이의 하측에 인접하여 위치한 2개의 게이트 라인들 중 그 적색 화소(RP)의 화소 전극에 더 근접한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 적색 화소(RP)는 이의 하측에 위치한 제 6 및 제 7 게이트 라인들(GL6, GL7) 중 그 적색 화소(RP)의 화소 전극에 더 근접한 제 6 게이트 라인(GL6)에 연결된다. 단, 마지막 번째 수평 라인에 배치된 적색 화소의 하측에는 하나의 게이트 라인만 위치하므로, 이 마지막 번째 수평 라인의 적색 화소는 그 하나의 게이트 라인에 연결된다.
녹색 화소(GP)는 이의 상측에 인접하여 위치한 2개의 게이트 라인들 중 그 녹색 화소(GP)의 화소 전극에 더 근접한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 녹색 화소(GP)는 이의 상측에 위치한 제 4 및 제 5 게이트 라인들(GL4, GL5) 중 그 녹색 화소(GP)의 화소 전극에 더 근접한 제 5 게이트 라인(GL5)에 연결된다. 단, 첫 번째 수평 라인에 배치된 녹색 화소의 상측에는 하나의 게이트 라인(GL1)만 위치하므로, 이 첫 번째 수평 라인의 적색 화소는 그 하나의 게이트 라인(GL1)에 연결된다.
청색 화소(BP)는 이의 하측에 인접하여 위치한 2개의 게이트 라인들 중 그 청색 화소(BP)의 화소 전극에 더 근접한 게이트 라인에 연결되거나, 이의 상측에 인접하여 위치한 2개의 게이트 라인들 중 그 청색 화소(BP)의 화소 전극에 더 근접한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 청색 화소(BP)들 중 어느 청색 화소는 이의 하측에 위치한 제 6 및 제 7 게이트 라인들(GL6, GL7) 중 이의 화소 전극에 더 근접한 제 6 게이트 라인(GL6)에 연결된다. 반면, 그 제 3 수평 라인(HL3)에 배치된 청색 화소(BP)들 중 다른 청색 화소는 이의 상측에 위치한 제 4 및 제 5 게이트 라인들(GL4, GL5) 중 이의 화소 전극에 더 근접한 제 5 게이트 라인(GL5)에 연결된다.
홀수 번째 수평 라인(HL1, HL3, ...)을 따라 배열된 화소들(DP1, RP, GP, BP, DP2) 각각은 그 화소의 우측에 위치한 데이터 라인들 중 그 화소에 가장 근접한 데이터 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)의 녹색 화소들 중 가장 좌측에 위치한 하나의 녹색 화소(GP)는 이의 우측에 위치한 데이터 라인들 중 그 녹색 화소(GP)에 가장 근접한 제 3 데이터 라인(DL3)에 연결된다.
짝수 번째 수평 라인(HL2, HL4, ...)을 따라 배열된 화소들(D1, RP, GP, BP, DP2) 각각은 그 화소의 좌측에 위치한 데이터 라인들 중 그 화소에 가장 근접한 데이터 라인에 연결된다. 예를 들어, 제 4 수평 라인(HL4)의 녹색 화소들 중 가장 좌측에 위치한 하나의 녹색 화소(GP)는 이의 좌측에 위치한 데이터 라인들 중 그 녹색 화소(GP)에 가장 근접한 제 2 데이터 라인(DL2)에 연결된다.
도 2는 도 1의 A부분에 대한 상세도이고, 도 3은 도 2의 I-I`를 따라 자른 단면도이다.
도 1의 A부분의 화소들 중 제 2 수평 라인(HL2)의 적색 화소(RP)를 제 1 화소로 정의한다. 그리고, A부분의 화소들 중 제 3 수평 라인(HL3)에 위치하며 제 4 데이터 라인(DL4)에 연결된 화소를 제 2 화소로 정의한다.
표시 장치는, 도 2 및 도 3에 도시된 바와 같이, 제 1 기판(301), 복수의 게이트 라인들(GL3, GL4, GL5), 복수의 게이트 전극들(GE1, GE2), 게이트 절연막(311), 복수의 데이터 라인들(DL4, DL5), 복수의 소스 전극들(SE1, SE2), 복수의 드레인 전극들(DE1, DE2), 복수의 공통 라인들(CL3, CL4, CL5), 제 1 보호막(321), 층간 절연막(352), 복수의 화소 전극들(PE1, PE2), 제 2 보호막(322), 공통 전극(330), 제 2 기판(302), 차광층(376), 컬러 필터(354) 및 액정층(333)을 포함한다.
제 1 화소는, 도 2 및 도 3에 도시된 바와 같이, 제 1 스위칭 소자(TFT1) 및 제 1 화소 전극(PE1)을 포함한다.
제 1 스위칭 소자(TFT1)는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5), 제 4 데이터 라인(DL4) 및 제 4 공통 라인(CL4)에 의해 둘러싸인 영역(스위칭 소자 영역)에 위치한다. 제 1 스위칭 소자(TFT1)는 박막 트랜지스터(thin film transistor)일 수 있다.
제 1 스위칭 소자(TFT1)는 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한다. 제 1 게이트 전극(GE1)은 제 4 게이트 라인(GL4)에 연결되며, 제 1 소스 전극(SE1)은 제 4 데이터 라인(DL4)에 연결되며, 제 1 드레인 전극(DE1)은 제 1 화소 전극(PE1)에 연결된다.
제 1 게이트 전극(GE1)은 제 4 게이트 라인(GL4)과 일체로 이루어질 수 있다. 제 1 게이트 전극(GE1)은 제 4 게이트 라인(GL4)으로부터 제 5 게이트 라인(GL5)을 향해 돌출된 형상을 가질 수 있다. 게이트 라인들 중 제 5 게이트 라인(GL5)은 제 4 게이트 라인(GL4)에 가장 근접하여 위치한다.
제 4 게이트 라인(GL4)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 4 게이트 라인(GL4)의 끝 부분은 이 제 4 게이트 라인(GL4)의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 1 소스 전극(SE1)은 제 4 데이터 라인(DL4)과 일체로 이루어질 수 있다. 제 1 소스 전극(SE1)은 제 1 게이트 전극(GE1)을 향해 돌출된 형상을 가질 수 있다.
제 1 화소 전극(PE1)은 제 3 게이트 라인(GL3), 제 4 게이트 라인(GL4), 제 4 공통 라인(CL4) 및 제 5 데이터 라인(DL5)에 의해 둘러싸인 영역(화소 전극 영역)에 위치한다.
제 1 화소 전극(PE1)은, 도 2에 도시된 바와 같이, 서로 이격된 복수의 가지 전극들(440)을 포함할 수 있다. 각 가지 전극(440)의 일측은 제 1 연결 전극(771)에 연결된다. 각 가지 전극(440)은 이에 인접한 게이트 라인들과 중첩한다. 예를 들어, 각 가지 전극(440)의 단부는 제 3 게이트 라인(GL3) 및 제 4 게이트 라인(GL4)과 중첩한다. 각 가지 전극(440)과 게이트 라인들(GL3, GL4) 간의 중첩 부분에 스토리지 커패시터(storage capacitor)가 형성된다.
제 1 화소 전극(PE1)은 제 1 스위칭 소자(TFT1)에 연결된다. 구체적으로, 제 1 화소 전극(PE1)은 제 1 스위칭 소자(TFT1)의 제 1 드레인 전극(DE1)에 연결된다. 제 1 화소 전극(PE1)과 제 1 드레인 전극(DE1)은 제 1 연결 전극(771)에 의해 연결될 수 있다. 제 1 연결 전극(771)은 제 1 화소 전극(PE1)으로부터 제 1 드레인 전극(DE1)의 상측으로 연장된다. 도 2에 도시된 바와 같이, 제 1 연결 전극(771)은 제 1 화소 전극(PE1)과 일체로 이루어진다. 제 1 연결 전극(771)은 제 1 화소 전극(PE1)의 일부일 수 있다.
제 1 연결 전극(771)은 제 4 공통 라인(CL4) 및 제 4 게이트 라인(GL4)과 중첩한다.
제 1 스위칭 소자(TFT1)의 제 1 드레인 전극(DE1)과 제 1 화소 전극(PE1) 간의 연결부를 제 1 연결부(651)로 정의한다. 제 1 연결부(651)는, 도 2 및 도 3에 도시된 바와 같이, 제 1 드레인 전극(DE1)과 제 1 화소 전극(PE1) 간의 접촉 계면을 의미한다. 제 1 화소 전극(PE1)은 제 1 보호막(321), 층간 절연막(352) 및 제 2 보호막(322)의 제 1 드레인 콘택홀(901)을 통해 제 1 드레인 전극(DE1)과 물리적으로 접촉할 수 있다.
제 1 연결부(651) 및 제 1 게이트 전극(GE1) 중 제 1 연결부(651)가 제 4 데이터 라인(DL4)에 더 근접하여 위치한다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제 4 데이터 라인(DL4)으로부터 제 1 연결부(651)까지의 거리(d1)는, 그 제 4 데이터 라인(DL4)으로부터 제 1 게이트 전극(GE1)까지의 거리(d2)보다 작다. 여기서, 각 거리(d1, d2)는 제 4 데이터 라인(DL4), 제 1 연결부(651) 및 제 1 게이트 전극(GE1)을 모두 통과하는 가상의 직선에 포함된 선분의 길이에 해당한다. 즉, 전술된 가상의 직선 중 제 4 데이터 라인(DL4)과 제 1 연결부(651) 사이에 위치한 선분의 길이는 전술된 d1에 해당하며, 전술된 가상의 직선 중 제 4 데이터 라인(DL4)과 제 1 게이트 전극(GE1) 사이에 위치한 선분의 길이는 전술된 d2에 해당한다.
제 1 연결부(651)는, 도 2에 도시된 바와 같이, 제 4 데이터 라인(DL4)과 제 1 게이트 전극(GE1) 사이에 위치할 수 있다. 더 구체적으로, 제 1 연결부(651)는, 도 2에 도시된 바와 같이, 제 4 데이터 라인(DL4), 제 1 게이트 전극(GE1), 제 4 게이트 라인(GL4) 및 제 1 소스 전극(SE1)에 의해 둘러싸인 영역에 위치할 수 있다.
제 1 드레인 콘택홀(901)의 위치는 전술된 제 1 연결부(651)의 위치와 동일할 수 있다.
이와 같이 제 4 데이터 라인(DL4)과 이에 인접한 제 1 게이트 전극(GE1) 사이에 제 1 연결부(651)가 위치하므로, 제 1 게이트 전극(GE1)은 제 4 데이터 라인(DL4)으로부터 상대적으로 멀리 떨어져 위치할 수 있다. 이에 따라 제 4 데이터 라인(DL4)을 사이에 두고 인접한 2개의 게이트 전극들(GE1, GE2) 간의 거리가 상대적으로 증가한다. 따라서, 그 게이트 전극들(GE1, GE2)이 연결된 게이트 라인들(GL4, GL5) 간의 거리(D1)가 줄어들어도 인접한 게이트 전극들(GE1, GE2)이 서로 접촉될 우려는 없다. 결국, 이와 같은 구조로 인해 스위칭 소자 영역의 길이를 정의하는 게이트 라인들(GL4, GL5) 간의 거리(D1)가 줄어들 수 있는 바, 이 줄어든 길이만큼 상대적으로 화소 전극 영역의 길이를 정의하는 게이트 라인들(GL3, GL4) 간의 거리(D2)가 증가할 수 있다. 이 거리(D2)가 늘어남에 따라 화소의 개구율이 증가할 수 있다.
제 4 게이트 라인(GL4)과 제 5 게이트 라인(GL5) 간의 거리(D1)는 30um 내지 41um일 수 있다. 예를 들어, 거리(D1)는 35um일 수 있다.
전술된 제 1 화소의 구성 요소들의 수직적인 관계를 도 3을 참조로 구체적으로 설명하면 다음과 같다.
제 4 게이트 라인(GL4) 및 제 1 게이트 전극(GE1)은 제 1 기판(301) 상에 위치한다.
제 4 게이트 라인(GL4) 및 제 1 게이트 전극(GE1) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE) 및 게이트 라인(GL) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(311)은 제 4 게이트 라인(GL4) 및 제 1 게이트 전극(GE1) 상에 위치한다. 이때, 게이트 절연막(311)은 그 제 4 게이트 라인(GL4) 및 제 1 게이트 전극(GE1)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 4 데이터 라인(DL4), 제 4 공통 라인(CL4) 및 반도체층(344)은 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 제 4 데이터 라인(DL4)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 4 데이터 라인(DL4)의 끝 부분은 이 제 4 데이터 라인(DL4)의 다른 부분보다 더 큰 면적을 가질 수 있다.
표시 장치의 최대 투과율 확보를 위해, 도 2에 도시된 바와 같이, 제 4 데이터 라인(DL4)의 중간 부분은 V자 형태로 구부러진 형태를 가질 수 있다. 또한, 제 1 화소 전극(PE1) 및 제 4 공통 라인(CL4)의 중간 부분도 V자 형태로 구부러진 형태를 가질 수 있다.
제 4 데이터 라인(DL4)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 제 4 데이터 라인(DL4)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 제 4 데이터 라인(DL4)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 4 공통 라인(CL4)은 전술된 제 4 데이터 라인(DL4)과 동일한 물질로 이루어질 수 있다.
반도체층(344)은 제 1 게이트 전극(GE1)과 적어도 일부 중첩한다.
반도체층(344)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b)은 반도체층(344) 상에 위치한다. 제 1 저항성 접촉층(321a)과 제 2 저항성 접촉층(321b)은 제 1 스위칭 소자(TFT1)의 채널 영역을 사이에 두고 마주하고 있다.
제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 1 소스 전극(SE1)은 제 1 저항성 접촉층(321a) 상에 위치한다. 한편, 도시되지 않았지만, 제 1 소스 전극(SE1)은 게이트 절연막(311) 상에도 위치한다. 제 1 소스 전극(SE1)의 적어도 일부는 반도체층(344) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 소스 전극(SE1)은 전술된 제 4 데이터 라인(DL4)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 소스 전극(SE1)과 제 4 데이터 라인(DL4)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 드레인 전극(DE1)은 제 2 저항성 접촉층(321b) 및 게이트 절연막(311) 상에 위치한다. 제 1 드레인 전극(DE1)의 적어도 일부는 반도체층(344) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)은 제 1 화소 전극(PE1)에 연결된다. 제 1 드레인 전극(DE1)은 전술된 제 4 데이터 라인(DL4)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1)과 제 4 데이터 라인(DL4)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 보호막(321)은 제 4 데이터 라인(DL4), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1) 상에 위치한다. 이때, 제 1 보호막(321)은 그 제 4 데이터 라인(DL4), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 제 1 보호막(321)은 제 1 드레인 콘택홀(901) 및 공통 콘택홀(904)을 갖는다. 제 1 드레인 콘택홀(901)은 제 1 연결부(651) 상에 위치하며, 공통 콘택홀(904)은 제 4 공통 라인(CL4) 상에 위치한다.
제 1 보호막(321)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 또한, 제 1 보호막(321)은 하부 무기막 및 상부 유기막의 이중막 구조를 가질 수도 있다. 제 1 보호막(321)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
층간 절연막(352)은 제 1 보호막(321) 상에 위치한다. 층간 절연막(352)은 제 1 드레인 콘택홀(901) 및 공통 콘택홀(904)을 갖는다. 제 1 드레인 콘택홀(901)은 제 1 연결부(651) 상에 위치하며, 공통 콘택홀(904)은 제 4 공통 라인(CL4) 상에 위치한다.
층간 절연막(352)은 낮은 유전 상수를 갖는 유기막으로 이루어질 수 있다. 예를 들어, 층간 절연막(352)은 제 1 보호막(321)보다 더 낮은 유전 상수를 갖는 감광성 유기막으로 이루어질 수 있다.
공통 전극(330)은 층간 절연막(352) 상에 위치한다. 공통 전극(330)은 공통 콘택홀(904)을 통해 제 4 공통 라인(CL4)에 연결된다.
공통 전극(330)은 IZO(Indium Zinc Oxide) 또는 ITO(Indium Tin Oxide)와 같은 투명 금속층으로 이루어질 수 있다.
제 2 보호막(322)은 공통 전극(330), 층간 절연막(352), 제 1 보호막(321) 및 제 1 드레인 전극(DE1) 상에 위치한다.
제 2 보호막(322)은 전술된 제 1 보호막(321)과 동일한 물질로 이루어질 수 있다.
제 1 화소 전극(PE1) 및 제 1 연결 전극(771)은 제 2 보호막(322) 상에 위치한다. 제 1 화소 전극(PE1)은 제 1 드레인 전극(DE1)에 연결된다. 구체적으로, 제 1 화소 전극(PE1)은 제 1 연결 전극(771) 및 제 1 드레인 콘택홀(901)을 통해 제 1 드레인 전극(DE1)에 연결된다.
제 1 화소 전극(PE1)은 전술된 IZO 또는 ITO와 같은 투명 금속층으로 이루어질 수 있다. 제 1 화소 전극(PE1)이 IZO로 이루어질 때, 공통 전극(330)은 ITO로 이루어질 수 있다.
차광층(376)은 제 2 기판(302) 상에 위치한다. 차광층(376)은 각 게이트 라인, 각 데이터 라인, 각 공통 라인, 각 스위칭 소자 영역에 대응하게 위치한다. 차광층(376)은 화소 영역을 정의하는 개구부를 갖는다. 전술된 화소 전극 영역의 길이(D2)가 늘어남에 따라 차광층(376)의 개구부의 크기도 증가할 수 있다. 도시되지 않았지만, 차광층(376)은 제 2 기판(302)이 아닌 제 1 기판(301) 상에 위치할 수도 있다. 이와 같은 경우, 차광층(376)은 제 2 보호막(322) 상에 위치한다. 이때에도, 차광층(376)은 각 게이트 라인, 각 데이터 라인, 각 공통 라인, 각 스위칭 소자 영역에 대응하게 위치한다.
컬러 필터(354)는 제 2 기판(302) 상에 위치한다. 이때, 컬러 필터(354)는 차광층(376)의 개구부 중 화소 영역에 대응되는 부분에 위치한다. 또한, 컬러 필터(354)의 가장자리는 차광층(376) 상에 위치한다.
오버 코트층(722)은 차광층(376) 및 컬러 필터(354) 상에 위치한다. 오버 코트층(722)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376) 및 컬러 필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(722)은 표시 장치에 포함되지 않을 수 있다.
액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다. 액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(333)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
제 2 화소는, 도 2에 도시된 바와 같이, 제 2 스위칭 소자(TFT2) 및 제 2 화소 전극(PE2)을 포함한다.
제 2 스위칭 소자(TFT2)는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5), 제 3 공통 라인(CL3) 및 제 4 데이터 라인(DL4)에 의해 둘러싸인 영역(스위칭 소자 영역)에 위치한다. 제 2 스위칭 소자(TFT2)는 박막 트랜지스터일 수 있다.
제 2 스위칭 소자(TFT2)는 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)을 포함한다. 제 2 게이트 전극(GE2)은 제 5 게이트 라인(GL5)에 연결되며, 제 2 소스 전극(SE2)은 제 4 데이터 라인(DL4)에 연결되며, 제 2 드레인 전극(DE2)은 제 2 화소 전극(PE2)에 연결된다.
제 2 게이트 전극(GE2)은 제 5 게이트 라인(GL5)과 일체로 이루어질 수 있다. 제 2 게이트 전극(GE2)은 제 5 게이트 라인(GL5)으로부터 제 4 게이트 라인(GL4)을 향해 돌출된 형상을 가질 수 있다.
제 5 게이트 라인(GL5)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 5 게이트 라인(GL5)의 끝 부분은 이 제 5 게이트 라인(GL5)의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 2 소스 전극(SE2)은 제 4 데이터 라인(DL4)과 일체로 이루어질 수 있다. 제 2 소스 전극(SE2)은 제 4 데이터 라인(DL4)으로부터 제 2 게이트 전극(GE2)을 향해 돌출된 형상을 가질 수 있다.
제 2 화소 전극(PE2)은 제 5 게이트 라인(GL5), 제 6 게이트 라인(GL6), 제 3 공통 라인(CL3) 및 제 4 데이터 라인(DL4)에 의해 둘러싸인 영역(화소 전극 영역)에 위치한다.
제 2 화소 전극(PE2)은, 도 2에 도시된 바와 같이, 서로 이격된 복수의 가지 전극들(450)을 포함할 수 있다. 각 가지 전극(450)의 일측은 제 2 연결 전극(772)에 연결된다. 각 가지 전극(450)은 이에 인접한 게이트 라인들과 중첩한다. 예를 들어, 각 가지 전극(450)의 단부는 제 5 게이트 라인(GL5) 및 제 6 게이트 라인(GL6)과 중첩한다. 각 가지 전극(450)과 게이트 라인들(GL5, GL6) 간의 중첩 부분에 스토리지 커패시터가 형성된다.
제 2 화소 전극(PE2)은 제 2 스위칭 소자(TFT2)에 연결된다. 구체적으로, 제 2 화소 전극(PE2)은 제 2 스위칭 소자(TFT2)의 제 2 드레인 전극(DE2)에 연결된다. 제 2 화소 전극(PE2)과 제 2 드레인 전극(DE2)은 제 2 연결 전극(772)에 의해 연결될 수 있다. 제 2 연결 전극(772)은 제 2 화소 전극(PE2)으로부터 제 2 드레인 전극(DE2)의 상측으로 연장된다. 도 2에 도시된 바와 같이, 제 2 연결 전극(772)은 제 2 화소 전극(PE2)과 일체로 이루어진다. 제 2 연결 전극(772)은 제 2 화소 전극(PE2)의 일부일 수 있다.
제 2 연결 전극(772)은 제 5 게이트 라인(GL5)과 중첩한다.
제 2 스위칭 소자(TFT2)의 제 2 드레인 전극(DE2)과 제 2 화소 전극(PE2) 간의 연결부를 제 2 연결부(652)로 정의한다. 제 2 연결부(652)는, 도 2에 도시된 바와 같이, 제 2 드레인 전극(DE2)과 제 2 화소 전극(PE2) 간의 접촉 계면을 의미한다. 제 2 화소 전극(PE2)은 제 1 보호막(321), 층간 절연막(352) 및 제 2 보호막(322)의 제 2 드레인 콘택홀(902)을 통해 제 2 드레인 전극(DE2)과 물리적으로 접촉할 수 있다.
제 2 연결부(652) 및 제 2 게이트 전극(GE2) 중 제 2 연결부(652)가 제 4 데이터 라인(DL4)에 더 근접하여 위치한다. 예를 들어, 제 4 데이터 라인(DL4)으로부터 제 2 연결부(652)까지의 거리는, 그 제 4 데이터 라인(DL4)으로부터 제 2 게이트 전극(GE2)까지의 거리보다 작다. 여기서, 각 거리는 제 4 데이터 라인(DL4), 제 2 연결부(652) 및 제 2 게이트 전극(GE2)을 모두 통과하는 가상의 직선에 포함된 선분의 길이에 해당한다.
제 2 연결부(652)는, 도 2에 도시된 바와 같이, 제 4 데이터 라인(DL4)과 제 2 게이트 전극(GE2) 사이에 위치할 수 있다. 더 구체적으로, 제 2 연결부(652)는, 도 2에 도시된 바와 같이, 제 4 데이터 라인(DL4), 제 2 게이트 전극(GE2), 제 5 게이트 라인(GL5) 및 제 2 소스 전극(SE2)에 의해 둘러싸인 영역에 위치할 수 있다.
제 2 드레인 콘택홀(902)의 위치는 전술된 제 2 연결부(652)의 위치와 동일할 수 있다.
이와 같이 제 4 데이터 라인(DL4)과 이의 양측에 인접한 2개의 게이트 전극들(GE1, GE2) 사이에 각각 제 1 연결부(651) 및 제 2 연결부(652)가 위치하므로, 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 제 4 데이터 라인(DL4)으로부터 상대적으로 멀리 떨어져 위치할 수 있다. 이에 따라 제 4 데이터 라인(DL4)을 사이에 두고 인접한 2개의 게이트 전극들(GE1, GE2) 간의 거리가 상대적으로 증가한다. 따라서, 그 게이트 전극들(GE1, GE2)이 연결된 게이트 라인들(GL4, GL5) 간의 거리(D1)가 줄어들어도 인접한 게이트 전극들(GE1, GE2)이 서로 접촉될 우려는 없다. 결국, 이러한 구조에 의해 스위칭 소자 영역의 길이를 정의하는 게이트 라인들(GL4, GL5) 간의 거리(D1)가 줄어들 수 있는 바, 이 줄어든 길이만큼 상대적으로 화소 전극 영역의 길이를 정의하는 게이트 라인들(GL3, GL4) 간의 거리(D2)가 증가할 수 있다. 이 거리(D2)가 늘어남에 따라 화소의 개구율이 증가할 수 있다.
한편, 각 게이트 라인 및 각 게이트 전극은 전술된 제 1 게이트 전극(GE1)과 동일한 물질로 이루어진다. 각 소스 전극, 각 드레인 전극, 각 데이터 라인 및 각 공통 라인은 전술된 제 1 소스 전극(SE1)과 동일한 물질로 이루어진다. 각 화소 전극, 각 연결 전극은 전술된 제 1 화소 전극(PE1)과 동일한 물질로 이루어진다.
도시되지 않았지만, 본 발명의 표시 장치는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
또한, 도시되지 않았지만, 본 발명의 표시 장치는 차광 전극을 더 포함할 수 있다. 차광 전극은 각 데이터 라인(예를 들어, 제 5 데이터 라인(DL5))을 중첩하게 제 2 보호막(322) 상에 위치한다. 차광 전극은 데이터 라인을 따라 위치한다. 차광 전극은 제 1 화소 전극(PE1)과 동일한 물질로 이루어진다.
차광 전극은 전술된 공통 전압을 공급받는다. 차광 전극은 데이터 라인(예를 들어 제 5 데이터 라인(DL5))과 화소 전극(예를 들어, 제 1 화소 전극(PE1)) 간에 전계가 형성되는 것을 방지한다. 또한, 동일한 공통 전압을 공급받는 차광 전극과 공통 전극(330) 간에 등전위가 형성되므로, 차광 전극과 공통 전극 사이에 위치한 액정층(333)을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL)에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 차광 전극이 데이터 라인(DL) 상의 차광층(376) 부분을 대신할 수 있으므로, 이러한 차광 전극이 사용될 경우 각 데이터 라인 상의 차광층(376) 부분은 제거될 수 있다. 그러므로, 차광 전극이 사용될 경우 화소의 개구율이 더욱 증가할 수 있다.
도 4는 도 2의 스위칭 소자 영역을 확대하여 나타낸 도면이다.
차광층(376)은, 도 4에 도시된 바와 같이, 각 게이트 라인(GL4, GL5), 각 데이터 라인(DL4, DL5), 각 공통 라인(CL3, CL4, CL5) 및 각 스위칭 소자 영역 상에 위치한다. 차광층(376)은 각 게이트 라인(GL4, GL5), 각 데이터 라인(DL4, DL5), 각 공통 라인(CL3, CL4, CL5) 및 각 스위칭 소자 영역과 중첩한다.
각 게이트 라인(GL4, GL5) 및 각 스위칭 소자 영역 상에 위치한 차광층(376)의 폭(D)은 40um 내지 47um일 수 있다. 예를 들어, 차광층(376)의 폭(D)은 41um일 수 있다.
도 5a 내지 도 5l은 도 3의 표시 장치에 대한 공정 단면도이다.
먼저, 도시되지 않았지만, 제 1 기판(301)의 전면(全面)에 게이트 금속층이 증착된다. 게이트 금속층은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 증착될 수 있다.
이후 포토리쏘그라피(photolithography) 공정 및 식각 공정에 의해 전술된 게이트 금속층이 패터닝됨으로써, 도 5a에 도시된 바와 같이, 게이트 라인(GL4), 게이트 전극(GE1)이 제 1 기판(301) 상에 형성된다.
게이트 금속층은 식각액을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다.
게이트 금속층은 전술된 게이트 라인의 제조에 사용되는 물질로 제조될 수 있다.
이이서, 도 5b에 도시된 바와 같이, 게이트 라인(GL4) 및 게이트 전극(GE1)을 포함한 제 1 기판(301)의 전면에 게이트 절연막(311)이 증착된다. 게이트 절연막(311)은 화학 기상 증착(chemical vapor deposition: CVD) 방식으로 증착될 수 있다.
게이트 절연막(311)은 전술된 게이트 절연막(311)의 제조에 사용되는 물질로 제조될 수 있다.
다음으로, 도시되지 않았지만, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질 및 불순물 반도체 물질이 차례로 증착된다. 반도체 물질 및 불순물 반도체 물질은 화학 기상 증착(chemical vapor depostion: CVD) 방식으로 증착될 수 있다.
반도체 물질은 전술된 반도체층(344)의 제조에 사용되는 물질로 이루어질 수 있다.
불순물 반도체 물질은 전술된 제 1 및 제 2 저항성 접촉층(321a, 321b)의 제조에 사용되는 물질로 이루어질 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질 및 불순물 반도체 물질이 패터닝됨으로써, 도 5c에 도시된 바와 같이, 게이트 전극(GE1)을 중첩하는 반도체층(344)이 게이트 절연막(311) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 반도체층(344) 상에 형성된다.
반도체 물질 및 불순물 반도체 물질은 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다.
이후, 도시되지 않았지만, 반도체층(344) 및 불순물 반도체 패턴(841)을 포함한 제 1 기판(301)의 전면에 소스 금속층이 증착된다.
소스 금속층은 전술된 데이터 라인(DL4)의 제조에 사용되는 물질로 제조될 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 소스 금속층이 패터닝됨으로써, 도 5d에 도시된 바와 같이, 게이트 라인(GL4)과 교차하는 데이터 라인(DL4)이 게이트 절연막(311) 상에 형성되고, 반도체층(344)의 양측을 중첩하는 소스 전극(SE1) 및 드레인 전극(DE1)이 불순물 반도체 패턴(841) 상에 형성된다.
이어서, 소스 전극(SE1) 및 드레인 전극(DE1)이 마스크로 사용된 상태에서, 식각 공정에 의해 불순물 반도체 패턴(841) 패터닝됨으로써, 도 5e에 도시된 바와 같이, 제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b)이 형성된다. 제 1 저항성 접촉층(321a)은 소스 전극(SE1)과 반도체층(344) 사이에 형성되며, 제 2 저항성 접촉층(321b)은 드레인 전극(DE1)과 반도체층(344) 사이에 형성된다.
한편, 전술된 불순물 반도체 패턴(841)에 대한 식각 공정시, 그 불순물 반도체 패턴(841)의 하부에 위치한 반도체층(344)의 일부가 제거된다. 이에 따라, 반도체층(344)의 채널 영역에 해당하는 부분의 두께가 감소된다.
다음으로, 도 5f에 도시된 바와 같이, 데이터 라인(DL4), 소스 전극(SE1), 드레인 전극(DE1) 및 공통 라인(CL4)을 포함한 제 1 기판(301)의 전면에 제 1 보호막(321)이 증착된다.
제 1 보호막(321)은 전술된 제 1 보호막(321)의 제조에 사용되는 물질로 제조될 수 있다.
이어서, 도시되지 않았지만, 그 제 1 보호막(321)을 포함한 제 1 기판(301)의 전면에 감광성 유기 물질이 형성된다.
이후, 포토리쏘그라피 공정에 의해 감광성 유기 물질이 패터닝됨으로써, 도 5g에 도시된 바와 같이, 제 1 드레인 콘택홀(901) 및 공통 콘택홀(904)을 갖는 층간 절연막(352)이 제 1 보호막(321) 상에 형성된다.
다음으로, 전술된 층간 절연막이 마스크로 사용된 상태에서, 식각 공정에 의해 제 1 보호막(321)이 패터닝됨으로써, 도 5h에 도시된 바와 같이, 제 1 보호막(321)에 제 1 드레인 콘택홀(901) 및 공통 콘택홀(904)이 형성된다. 제 1 보호막(321)의 제 1 드레인 콘택홀(901) 및 공통 콘택홀(904)에 의해 각각 드레인 전극(DE1)의 일부 및 공통 라인(CL4)의 일부가 노출된다.
이후, 도 5i에 도시된 바와 같이, 애슁(ashing) 공정이 진행된다. 이 애슁 공정시 층간 절연막(352)의 두께 및 폭이 줄어든다. 이에 따라, 상대적으로 층간 절연막(352)의 제 1 드레인 콘택홀(901)의 폭 및 공통 콘택홀(904)의 폭이 증가하며, 이 폭의 증가에 따라 그 층간 절연막(352)의 콘택홀(901, 904)을 통해 제 1 보호막(321)의 일부가 노출된다. 층간 절연막(352)의 두께가 감소함에 따라 콘택홀(901, 904)의 내벽 높이가 감소하고, 또한 층간 절연막(352)의 폭이 감소함에 따라 콘택홀들(901, 904)의 내벽이 계단 형상을 이룬다. 이러한 층간 절연막(352)의 애슁 공정은, 콘택홀들(901, 904)에 의한 층간 절연막(352)의 높낮이차를 최소화하기 위해 수행된다. 이에 의해, 공통 전극(330)의 단선 불량 및 화소 전극(PE1)의 단선 불량이 방지될 수 있다.
이후, 도시되지 않았지만, 층간 절연막(352)을 포함한 제 1 기판(301)의 전면(全面)에 투명 금속층이 증착된다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 투명 금속층이 패터닝됨으로써, 도 5j에 도시된 바와 같이, 공통 콘택홀(904)을 통해 공통 라인(CL4)과 접촉하는 공통 전극(330)이 층간 절연막(352) 및 제 1 보호막(321) 상에 형성된다.
투명 금속층은 전술된 공통 전극(330)의 제조에 사용되는 물질로 제조될 수 있다.
다음으로, 도 5k에 도시된 바와 같이, 제 2 보호막(322)이 공통 전극(330), 제 1 보호막(321) 및 드레인 전극(DE1) 상에 형성된다. 이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 제 2 보호막(322)이 패터닝된다. 이에 따라, 드레인 전극(DE1)을 노출시키는 제 1 드레인 콘택홀(901)이 제 2 보호막(322)에 형성된다.
제 2 보호막(322)은 전술된 제 2 보호막(322)의 제조에 사용되는 물질로 제조될 수 있다.
이어서, 도시되지 않았지만, 제 2 보호막(322) 및 드레인 전극(DE1)을 포함한 제 1 기판(301)의 전면에 투명 금속층이 증착된다.
투명 금속층은 전술된 화소 전극(PE1)의 제조에 사용되는 물질로 제조될 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 투명 금속층이 패터닝됨으로써, 도 5l에 도시된 바와 같이, 제 1 드레인 콘택홀(901)을 통해 드레인 전극(DE1)에 연결되는 화소 전극(PE1) 및 제 1 연결 전극(771)이 형성된다.
도 6은 도 1의 A부분에 대한 다른 상세도이다.
제 1 스위칭 소자(TFT1)의 제 1 소스 전극(SE1)은 제 1 소스 연장부(841a) 및 제 1 소스 전극부(841b)를 포함한다.
제 1 소스 전극부(841b)는 제 1 게이트 전극(GE1) 및 제 4 게이트 라인(GL4) 상에 위치한다. 제 1 소스 전극부(841b)의 전체 면적은 제 1 게이트 전극(GE1) 및 제 4 게이트 라인(GL4)과 중첩할 수 있다.
제 1 소스 연장부(841a)는 제 4 데이터 라인(DL4)으로부터 제 1 소스 전극부(841b)로 연장된다. 제 1 소스 연장부(841a)는 제 4 데이터 라인(DL4)과 제 1 소스 전극부(841b)를 서로 연결한다. 이때, 제 1 소스 연장부(841a)는 이를 사이에 두고 인접하여 위치한 2개의 게이트 라인들(GL4, GL5) 중 어느 하나와 중첩할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제 1 소스 연장부(841a)는 제 4 게이트 라인(GL4)과 중첩할 수 있다. 이때, 제 4 게이트 라인(GL4)은 제 1 소스 연장부(841a)의 전체 면적을 중첩할 수 있다. 이와 달리, 도시되지 않았지만, 제 1 소스 연장부(841a)는 제 5 게이트 라인(GL5)과 중첩할 수도 있다. 이때, 제 5 게이트 라인(GL5)은 제 1 소스 연장부(841a)의 전체 면적을 중첩할 수 있다.
제 2 스위칭 소자(TFT2)의 제 2 소스 전극(SE2)은 제 2 소스 연장부(842a) 및 제 2 소스 전극부(842b)를 포함한다.
제 2 소스 전극부(842b)는 제 2 게이트 전극(GE2) 및 제 5 게이트 라인(GL5) 상에 위치한다. 제 2 소스 전극부(842b)의 전체 면적은 제 2 게이트 전극(GE2) 및 제 5 게이트 라인(GL5)과 중첩할 수 있다.
제 2 소스 연장부(842a)는 제 4 데이터 라인(DL4)으로부터 제 2 소스 전극부(842b)로 연장된다. 제 2 소스 연장부(842a)는 제 4 데이터 라인(DL4)과 제 2 소스 전극부(842b)를 서로 연결한다. 이때, 제 2 소스 연장부(842a)는 이를 사이에 두고 인접하여 위치한 2개의 게이트 라인들(GL4, GL5) 중 어느 하나와 중첩할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제 2 소스 연장부(842a)는 제 5 게이트 라인(GL5)과 중첩할 수 있다. 이때, 제 5 게이트 라인(GL5)은 제 2 소스 연장부(842a)의 전체 면적을 중첩할 수 있다. 이와 달리, 도시되지 않았지만, 제 2 소스 연장부(842a)는 제 4 게이트 라인(GL4)과 중첩할 수도 있다. 이때, 제 4 게이트 라인(GL4)은 제 2 소스 연장부(842a)의 전체 면적을 중첩할 수 있다.
이와 같이 소스 전극부가 게이트 라인과 중첩하면, 스위칭 소자 영역의 길이를 정의하는 게이트 라인들(GL4, GL5) 간의 거리(D3)가 더 줄어들 수 있는 바, 이 줄어든 길이만큼 상대적으로 화소 전극 영역의 길이를 정의하는 게이트 라인들(GL3, GL4) 간의 거리(D4)가 더 증가할 수 있다. 이 거리(D4)가 더 늘어남에 따라 화소의 개구율이 더 증가할 수 있다. 여기서, D3은 D1보다 작으며, D4는 D2보다 더 크다.
제 4 게이트 라인(GL4)과 제 5 게이트 라인(GL5) 간의 거리(D3)는 30um 내지 41um일 수 있다. 예를 들어, 거리(D3)는 31um일 수 있다. 이때, 차광층(376)의 폭(D)은 35um 내지 38um일 수 있다. 예를 들어, 폭(D)은 37um일 수 있다.
한편, 도 2에 도시된 제 1 소스 전극(SE1)의 제 1 소스 연장부 및 제 2 소스 전극(SE2)의 제 2 소스 연장부는 어떠한 게이트 라인과도 중첩하지 않는다. 제 1 소스 연장부(841a) 및 제 2 소스 연장부(841b)의 위치를 제외하고 도 2에 도시된 표시 장치의 구성 요소들과 도 6에 도시된 표시 장치의 구성 요소들은 동일하므로, 도 6의 구성 요소들에 관련된 설명은 도 2, 도 3, 도 4 및 관련 설명을 참조한다.
도 7은 도 1의 A부분에 대한 또 다른 상세도이다.
본 발명의 표시 장치는, 도 7에 도시된 바와 같이, 제 1 보상 패턴(931) 및 제 2 보상 패턴(932) 중 적어도 하나를 더 포함할 수 있다.
제 1 보상 패턴(931)은 제 4 게이트 라인(GL4)으로부터 연장되어 제 1 드레인 전극(DE1)과 중첩한다. 제 1 보상 패턴(931)은 제 4 게이트 라인(GL4)과 일체로 이루어진다. 제 1 보상 패턴(931)은 제 4 게이트 라인(GL4)과 동일한 물질로 제조된다.
제 1 보상 패턴(931)은 마스크 오정렬에 의한 제 1 게이트 전극(GE1)과 제 1 드레인 전극(DE1) 간의 중첩 면적의 변동률을 최소화한다. 예를 들어, 마스크 오정렬에 의해 제 1 드레인 전극(DE1)이 정상적인 위치로부터 우측으로 더 이동될 경우 제 1 드레인 전극(DE1)과 제 1 게이트 전극(GE1) 간의 중첩 면적은 증가하는 반면, 제 1 드레인 전극(DE1)과 제 1 보상 패턴(931) 간의 중첩 면적은 감소한다. 한편, 마스크 오정렬에 의해 제 1 드레인 전극(DE1)이 정상적인 위치로부터 좌측으로 더 이동될 경우 제 1 드레인 전극(DE1)과 제 1 게이트 전극(GE1) 간의 중첩 면적은 감소하는 반면, 제 1 드레인 전극(DE1)과 제 1 보상 패턴(931) 간의 중첩 면적은 증가한다. 이와 같이 마스크 오정렬에 의해 제 1 드레인 전극(DE1)이 좌측 또는 우측으로 이동하더라도, 제 1 게이트 전극(GE1)과 제 1 드레인 전극(DE1) 간의 총 중첩 면적은 거의 일정하게 유지될 수 있다.
제 2 보상 패턴(932)은 제 5 게이트 라인(GL5)으로부터 연장되어 제 2 드레인 전극(DE2)과 중첩한다. 제 2 보상 패턴(932)은 제 5 게이트 라인(GL5)과 일체로 이루어진다. 제 2 보상 패턴(932)은 제 5 게이트 라인(GL5)과 동일한 물질로 제조된다.
제 2 보상 패턴(932)은 마스크 오정렬에 의한 제 2 게이트 전극(GE2)과 제 2 드레인 전극(DE2) 간의 중첩 면적의 변동률을 최소화한다.
제 1 보상 패턴(931)에 의해 제 1 스위칭 소자(TFT1)의 기생 커패시턴스의 크기가 안정화되며, 제 2 보상 패턴(932)에 의해 제 2 스위칭 소자(TFT2)의 기생 커패시턴스의 크기가 안정화된다.
한편, 제 1 및 제 2 보상 패턴들(931, 932)을 제외하고 도 2에 도시된 표시 장치의 구성 요소들과 도 7에 도시된 표시 장치의 구성 요소들은 동일하므로, 도 7의 구성 요소들에 관련된 설명은 도 2, 도 3, 도 4 및 관련 설명을 참조한다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 다른 실시예에 따른 표시 장치는, 도 8에 도시된 바와 같이, 복수의 게이트 라인들(GL1 내지 GL9), 복수의 데이터 라인들(DL1 내지 DLj), 복수의 공통 라인들(CL1 내지 CLj-1), 복수의 화소들(RP, GP, BP), 복수의 제 1 더미 화소(DP1)들 및 복수의 제 2 더미 화소(DP2)들을 포함한다.
복수의 화소들(DP1, RP, GP, BP, DP2)은 적색 화상을 표시하는 적색 화소(RP), 녹색 화상을 표시하는 녹색 화소(GP), 청색 화상을 표시하는 청색 화소(BP), 제 1 더미 화소(DP1) 및 제 2 더미 화소(DP2)를 포함한다.
도 8에 도시되지 않았지만, 각 화소(DP1, RP, GP, BP, DP2)는 스위칭 소자 및 이 스위칭 소자에 연결된 화소 전극을 포함한다. 각 스위칭 소자는 해당 게이트 라인 및 해당 데이터 라인에 연결되는 바, 도 8은 각 화소의 스위칭 소자가 어느 게이트 라인과 어느 데이터 라인에 연결되었는지 나타낸다. 다시 말하여, 도 8은 각 화소의 스위칭 소자와 게이트 라인 간의 전기적인 연결 관계 및 각 화소의 스위칭 소자와 데이터 라인 간의 전기적인 연결 관계를 보여준다. 예를 들어, 제 1 수평 라인(HL1)의 화소들 중 제 1 더미 화소(DP1)에 포함된 스위칭 소자는 제 1 게이트 라인(GL1) 및 제 2 데이터 라인(DL2)에 접속되어 있다.
한편, 도 8에서의 화소의 위치는 실질적으로 그 화소에 포함된 구성 요소들 중 화소 전극의 위치에 해당한다. 예를 들어, 제 2 수평 라인(HL2)의 화소들 중 제 1 데이터 라인(DL1)에 접속된 첫 번째 적색 화소(RP)는 제 3 게이트 라인(GL3)과 제 4 게이트 라인(GL4) 사이에 위치한다. 그러나, 그 첫 번째 적색 화소(RP)의 스위칭 소자는 제 3 게이트 라인(GL3)과 제 4 게이트 라인(GL4) 사이에 위치하지 않는다. 이하, 도 8에서의 설명 중 화소(또는 더미 화소)의 위치는 그 화소의 구성 요소들 중 화소 전극의 위치를 의미한다. 예를 들어, 도 8과 관련된 설명 중“어느 화소가 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한다”는 것은 그 어느 화소의 화소 전극이 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치함을 의미한다. 또 하나의 예로서, 도 8과 관련된 설명 중“어느 화소가 제 1 데이터 라인(DL1)과 제 1 공통 라인(CL1) 사이에 위치한다”는 것은 그 어느 화소의 화소 전극이 제 1 데이터 라인(DL1)과 제 1 공통 라인(CL1) 사이에 위치함을 의미한다.
적색 화소(RP)는 이의 하측에 인접하여 위치한 2개의 게이트 라인들 중 그 적색 화소(RP)의 화소 전극으로부터 더 멀리 위치한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 적색 화소(RP)는 이의 하측에 위치한 제 6 및 제 7 게이트 라인들(GL6, GL7) 중 그 적색 화소(RP)의 화소 전극으로부터 더 멀리 위치한 제 7 게이트 라인(GL7)에 연결된다. 단, 마지막 번째 수평 라인에 배치된 적색 화소의 하측에는 하나의 게이트 라인만 위치하므로, 이 마지막 번째 수평 라인의 적색 화소는 그 하나의 게이트 라인에 연결된다.
녹색 화소(GP)는 이의 상측에 인접하여 위치한 2개의 게이트 라인들 중 그 녹색 화소(GP)의 화소 전극으로부터 더 멀리 위치한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 녹색 화소(GP)는 이의 상측에 위치한 제 4 및 제 5 게이트 라인들(GL4, GL5) 중 그 녹색 화소(GP)의 화소 전극으로부터 더 멀리 위치한 제 4 게이트 라인(GL4)에 연결된다. 단, 첫 번째 수평 라인에 배치된 녹색 화소의 상측에는 하나의 게이트 라인(GL1)만 위치하므로, 이 첫 번째 수평 라인의 적색 화소는 그 하나의 게이트 라인(GL1)에 연결된다.
청색 화소(BP)는 이의 하측에 인접하여 위치한 2개의 게이트 라인들 중 그 청색 화소(BP)의 화소 전극으로부터 더 멀리 위치한 게이트 라인에 연결되거나, 이의 상측에 인접하여 위치한 2개의 게이트 라인들 중 그 청색 화소(BP)의 화소 전극으로부터 더 멀리 위치한 게이트 라인에 연결된다. 예를 들어, 제 3 수평 라인(HL3)에 배치된 청색 화소(BP)들 중 어느 청색 화소는 이의 하측에 위치한 제 6 및 제 7 게이트 라인들(GL6, GL7) 중 이의 화소 전극으로부터 더 멀리 위치한 제 7 게이트 라인(GL7)에 연결된다. 반면, 그 제 3 수평 라인(HL3)에 배치된 청색 화소(BP)들 중 다른 청색 화소는 이의 상측에 위치한 제 4 및 제 5 게이트 라인들(GL4, GL5) 중 이의 화소 전극으로부터 더 멀리 위치한 제 4 게이트 라인(GL4)에 연결된다.
한편, 위와 같은 게이트 라인의 연결 위치를 제외하고 도 1에 도시된 표시 장치의 구성 요소들과 도 8에 도시된 표시 장치의 구성 요소들은 동일하므로, 도 8의 구성 요소들에 관련된 설명은 도 1 및 관련 설명을 참조한다.
도 9는 도 8의 B부분에 대한 상세도이다.
도 9에 도시된 바와 같이, 제 1 스위칭 소자(TFT1)의 제 1 게이트 전극(GE1)은 제 5 게이트 라인(GL5)과 일체로 이루어진다. 제 1 스위칭 소자(TFT1)의 제 1 게이트 전극(GE1)은 제 5 게이트 라인(GL5)으로부터 제 4 게이트 라인(GL4)을 향해 돌출된 형상을 갖는다.
즉, 도 9에 따르면 제 1 스위칭 소자(TFT1)의 제 1 게이트 전극(GE1)은 2개의 게이트 라인들(GL4, GL5) 중 제 1 화소 전극(PE1)으로부터 더 멀리 위치한 제 5 게이트 라인(GL5)과 일체로 이루어진다. 반면, 도 2에 따르면 제 1 스위칭 소자(TFT1)의 제 1 게이트 전극(GE1)은 그 2개의 게이트 라인들(GL4, GL5) 중 제 1 화소 전극(PE1)에 더 근접하여 위치한 제 4 게이트 라인(GL4)과 일체로 이루어진다.
도 9에 도시된 바와 같이, 제 2 스위칭 소자(TFT2)의 제 2 게이트 전극(GE2)은 제 4 게이트 라인(GL4)과 일체로 이루어진다. 제 2 스위칭 소자(TFT2)의 제 2 게이트 전극(GE2)은 제 4 게이트 라인(GL4)으로부터 제 5 게이트 라인(GL5)을 향해 돌출된 형상을 갖는다.
즉, 도 9에 따르면 제 2 스위칭 소자(TFT2)의 제 2 게이트 전극(GE2)은 2개의 게이트 라인들(GL4, GL5) 중 제 2 화소 전극(PE2)으로부터 더 멀리 위치한 제 4 게이트 라인(GL4)과 일체로 이루어진다. 반면, 도 2에 따르면 제 2 스위칭 소자(TFT2)의 제 2 게이트 전극(GE2)은 그 2개의 게이트 라인들(GL4, GL5) 중 제 2 화소 전극(PE2)에 더 근접하여 위치한 제 5 게이트 라인(GL5)과 일체로 이루어진다.
도 9의 구조에 따르면, 제 4 데이터 라인(DL4)과 이의 양측에 인접한 2개의 게이트 전극들(GE1, GE2) 사이에 각각 제 1 연결부(651) 및 제 2 연결부(652)가 위치하므로, 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 제 4 데이터 라인(DL4)으로부터 상대적으로 멀리 떨어져 위치할 수 있다. 이에 따라 전술된 바와 같이 화소의 개구율이 증가할 수 있다.
도 9의 구조에 따르면, 제 1 연결 전극(771)은 제 4 공통 라인(CL4) 및 제 4 게이트 라인(GL4)과 중첩하며, 제 2 연결 전극(772)은 제 5 게이트 라인(GL5)과 중첩한다.
한편, 위와 같은 게이트 라인의 연결 위치를 제외하고 도 2에 도시된 표시 장치의 구성 요소들과 도 9에 도시된 표시 장치의 구성 요소들은 동일하므로, 도 9의 구성 요소들에 관련된 설명은 도 2, 도 3, 도 4 및 관련 설명을 참조한다.
본 발명의 구조는 액정 표시 장치 및 유기 발광 표시 장치와 같은 각종 표시 장치에 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
TFT1, TFT2: 제 1 및 제 2 스위칭 소자
GE1, GE2: 제 1 및 제 2 게이트 전극
SE1, SE2: 제 1 및 제 2 소스 전극
DE1, DE2: 제 1 및 제 2 드레인 전극
PE1, PE2: 제 1 및 제 2 화소 전극
GL3, GL4, GL5: 제 3, 제 4 및 제 5 게이트 라인
DL4, DL5: 제 4 및 제 5 데이터 라인
CL3, CL4, CL5: 제 3, 제 4 및 제 5 공통 라인
651, 652: 제 1 및 제 2 연결부
771, 772: 제 1 및 제 2 연결 전극
901: 제 1 드레인 콘택홀
904: 공통 콘택홀
440, 450: 가지 전극

Claims (18)

  1. 서로 교차하는 제 1 게이트 라인 및 데이터 라인;
    화소 전극;
    상기 제 1 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 스위칭 소자를 포함하며;
    상기 드레인 전극과 상기 화소 전극 간의 연결부는 상기 게이트 전극보다 상기 데이터 라인에 더 근접한 표시 장치.
  2. 제 1 항에 있어서,
    상기 연결부는 상기 데이터 라인과 상기 게이트 전극 사이에 위치한 표시 장치.
  3. 제 2 항에 있어서,
    상기 연결부는 상기 데이터 라인, 상기 게이트 전극, 상기 제 1 게이트 라인 및 상기 소스 전극에 의해 둘러싸인 영역에 위치한 표시 장치.
  4. 제 1 항에 있어서,
    상기 드레인 전극과 상기 화소 전극은 상기 연결부에 대응하여 위치한 콘택홀을 통해 서로 연결된 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 라인으로부터 연장되어 상기 드레인 전극과 중첩하는 보상 패턴을 더 포함하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 소스 전극은,
    상기 게이트 전극과 중첩하는 전극부; 및
    상기 전극부와 상기 데이터 라인을 연결하는 연장부를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 연장부는 상기 제 1 게이트 라인과 중첩하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 데이터 라인과 교차하며, 상기 제 1 게이트 라인에 가장 근접하여 위치한 제 2 게이트 라인을 더 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 간의 거리가 30um 내지 41um인 표시 장치.
  10. 제 8 항에 있어서,
    상기 제 1 게이트 라인 및 상기 제 2 게이트 라인을 중첩하며,
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인 사이에 위치한 차광층을 더 포함하는 표시 장치.
  11. 제 12 항에 있어서,
    상기 차광층은 37um 내지 47um의 폭을 갖는 표시 장치.
  12. 제 8 항에 있어서,
    상기 게이트 전극은 상기 제 1 게이트 라인으로부터 상기 제 2 게이트 라인을 향해 돌출된 표시 장치.
  13. 제 8 항에 있어서,
    상기 제 1 및 제 2 게이트 라인과 교차하는 공통 라인을 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 스위칭 소자는 상기 제 1 게이트 라인, 상기 제 2 게이트 라인, 상기 데이터 라인 및 상기 공통 라인에 의해 둘러싸인 영역에 위치하는 표시 장치.
  15. 제 13 항에 있어서,
    상기 화소 전극은 상기 게이트 전극, 상기 드레인 전극, 상기 공통 라인 및 상기 제 1 게이트 라인과 중첩하는 표시 장치.
  16. 제 13 항에 있어서,
    상기 화소 전극은 상기 제 1 게이트 라인과 중첩하는 표시 장치.
  17. 제 13 항에 있어서,
    상기 화소 전극은 상기 게이트 전극, 상기 소스 전극, 상기 공통 라인 및 상기 제 2 게이트 라인과 중첩하는 표시 장치.
  18. 제 13 항에 있어서,
    상기 화소 전극은 상기 소스 전극 및 상기 제 2 게이트 라인과 중첩하는 표시 장치.













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