JP5224550B2 - 半導体装置 - Google Patents
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Description
本発明によれば、はんだバンプの表層部に導電性金属が含有され、単位体積あたりのSn原子の数に対する導電性金属の原子の数の比率が0.01より大きくなっているため、検査装置のコンタクトピンとはんだバンプとの間の電気的接触を確実にすることができるため、半導体装置の電気的検査を正確に行うことができる。
図6は本発明の半導体装置10の、はんだバンプ7近傍における拡大図を示す。図6は図12における領域Aの拡大図となっている。
本発明で使用するはんだ付け用フラックス5は、後述するように、水への溶解度が0.01重量%以上の溶剤と、水への溶解度が5重量%以上のアミンを含有しているため、水洗により除去することができる。さらに、本発明で使用するはんだ付け用フラックス5に含まれるアミンには、CuまたはNi、Au、Agが配位結合しているため、水洗時の水により、配位子が除去されて、CuまたはNi、Au、Agがはんだバンプ表面に析出する。析出したCuまたはNi、Au、Agにより、図9における表層部23が形成される。なお、Cu、Ni、Au、Agの一部は、アミンとの配位結合が一部残っていてもよい。
はんだ付け用フラックス5は、溶剤と、有機酸と、アミンとで構成され、必要に応じて、増粘剤と、界面活性剤とが含まれていてもよい。
なお、はんだ付け用フラックス5の溶剤の含有量は、39重量%〜69重量%とする。
図10は、はんだバンプ7の表面に存在するSnに対するCuの量と半導体装置10の良品率との関係を示している。図10の横軸は、TOF-SIMSにより測定したはんだバンプ7の表面での、単位体積あたりのSn原子の数に対するCu原子の数の比率を示している。また、図10の縦軸ははんだバンプ7の電気的検査の項目の中の導通検査における良品の割合を示している。図10から、はんだバンプ7の表面に存在するCuの量が大きいほど半導体装置10が良品に判別される確率が大きいことを示している。つまり、はんだバンプ7の表面に存在するSuに対するCuの存在量が大きくなると、表層部23の導電性が向上することを示している。図10から、単位体積あたりのSn原子の数に対するCu原子の数の比率が0.01を超えると良品率が顕著に向上しているのが分る。さらに、原子の数の比率が0.015以上ではほぼ100%の良品率になることがわかる。
2 :電極
3 :ソルダーレジスト
5 :はんだ付け用フラックス
6 :はんだボール
7 :はんだバンプ
8 :フラックスの層
10:半導体装置
11:コンタクトピン
21:基材
22:酸化物層
23:表層部
24:第1酸化物層
25:第2酸化物層
29:基材部
Claims (9)
- 半導体チップが搭載された配線基板と、
前記配線基板の表面に形成された電極と、
前記電極上に形成されたはんだバンプと、を有し、
前記はんだバンプは、基材部と、前記基材部を覆う表層部とを有し、
前記表層部は、Cu、Ni、Au、Agのいずれかの導電性金属とSnとを少なくとも含有し、単位体積あたりのSn原子の数に対する前記導電性金属の原子の数の比率が0.01より大きく、
前記表層部は、さらに、SiまたはCを含有し、単位体積あたりのSn原子の数に対するSiまたはCの原子の数の比率が0.01より小さい
半導体装置。 - 前記比率は0.015以上である
請求項1に記載の半導体装置。 - 前記表層部の層厚は、6nm以下である
請求項1または2に記載の半導体装置。 - 前記導電性金属の原子の数の比率は、TOF-SIMS法により測定された値である
請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記SiまたはCの原子の数の比率は、TOF−SIMS法により測定された値である
請求項1に記載の半導体装置。 - 前記はんだバンプは、前記半導体チップが搭載された面と反対側の前記配線基板の面に形成される
請求項1乃至5のいずれか1項に記載の半導体装置。 - 前記はんだバンプは、外部接続端子である
請求項1乃至6のいずれか1項に記載の半導体装置。 - 前記導電性金属の一部が、アミンにより配位されている
請求項1乃至7のいずれか1項に記載の半導体装置。 - 前記基材部は、Snを含有する
請求項1乃至8のいずれか1項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010068892A JP5224550B2 (ja) | 2010-03-24 | 2010-03-24 | 半導体装置 |
TW100109541A TWI502707B (zh) | 2010-03-24 | 2011-03-21 | 半導體裝置 |
US13/053,969 US8232652B2 (en) | 2010-03-24 | 2011-03-22 | Semiconductor device |
CN201110075964.9A CN102244041B (zh) | 2010-03-24 | 2011-03-24 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010068892A JP5224550B2 (ja) | 2010-03-24 | 2010-03-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011204798A JP2011204798A (ja) | 2011-10-13 |
JP5224550B2 true JP5224550B2 (ja) | 2013-07-03 |
Family
ID=44655439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010068892A Active JP5224550B2 (ja) | 2010-03-24 | 2010-03-24 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8232652B2 (ja) |
JP (1) | JP5224550B2 (ja) |
CN (1) | CN102244041B (ja) |
TW (1) | TWI502707B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104203492B (zh) * | 2012-04-05 | 2015-09-30 | 千住金属工业株式会社 | 助焊剂及焊膏 |
JP5915956B2 (ja) * | 2013-07-25 | 2016-05-11 | 山栄化学株式会社 | 半田バンプ形成用樹脂組成物、及び半田バンプ形成方法 |
TWI567891B (zh) * | 2015-01-30 | 2017-01-21 | 矽品精密工業股份有限公司 | 封裝基板之整版面結構 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4778733A (en) * | 1986-07-03 | 1988-10-18 | Engelhard Corporation | Low toxicity corrosion resistant solder |
US4879096A (en) * | 1989-04-19 | 1989-11-07 | Oatey Company | Lead- and antimony-free solder composition |
US5953623A (en) * | 1997-04-10 | 1999-09-14 | International Business Machines Corporation | Ball limiting metal mask and tin enrichment of high melting point solder for low temperature interconnection |
JP2000252615A (ja) * | 1999-03-04 | 2000-09-14 | Matsushita Electric Ind Co Ltd | 水溶性のフラックスおよび金属ペースト |
JP2001114747A (ja) | 1999-10-18 | 2001-04-24 | Fujifilm Olin Co Ltd | 水溶性半田フラックス組成物 |
JP2003303842A (ja) * | 2002-04-12 | 2003-10-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2004154845A (ja) | 2002-11-08 | 2004-06-03 | Hitachi Ltd | 電子装置接続用はんだとはんだボール及びそれを用いた電子装置 |
JP2004289052A (ja) * | 2003-03-25 | 2004-10-14 | Toppan Printing Co Ltd | 配線基板及びその製造方法 |
JP3863161B2 (ja) * | 2004-01-20 | 2006-12-27 | 松下電器産業株式会社 | 半導体装置 |
JP2005254246A (ja) * | 2004-03-09 | 2005-09-22 | Hitachi Metals Ltd | はんだボール及びその製造方法 |
JP2008218629A (ja) * | 2007-03-02 | 2008-09-18 | Fujikura Ltd | 半導体パッケージおよび電子部品 |
JP5533665B2 (ja) * | 2008-11-28 | 2014-06-25 | 富士通株式会社 | 電子装置の製造方法、電子部品搭載用基板及びその製造方法 |
US7902060B2 (en) * | 2008-12-23 | 2011-03-08 | Intel Corporation | Attachment using magnetic particle based solder composites |
JP2011165862A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法 |
US8939347B2 (en) * | 2010-04-28 | 2015-01-27 | Intel Corporation | Magnetic intermetallic compound interconnect |
-
2010
- 2010-03-24 JP JP2010068892A patent/JP5224550B2/ja active Active
-
2011
- 2011-03-21 TW TW100109541A patent/TWI502707B/zh not_active IP Right Cessation
- 2011-03-22 US US13/053,969 patent/US8232652B2/en not_active Expired - Fee Related
- 2011-03-24 CN CN201110075964.9A patent/CN102244041B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011204798A (ja) | 2011-10-13 |
CN102244041A (zh) | 2011-11-16 |
CN102244041B (zh) | 2015-05-06 |
US8232652B2 (en) | 2012-07-31 |
TW201143004A (en) | 2011-12-01 |
TWI502707B (zh) | 2015-10-01 |
US20110233768A1 (en) | 2011-09-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120725 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121129 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130204 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130308 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5224550 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160322 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |