JP2017092341A

JP2017092341A - 電極構造、接合方法及び半導体装置

Info

Publication number: JP2017092341A
Application number: JP2015223067A
Authority: JP
Inventors: 赤松　俊也; Toshiya Akamatsu; 俊也赤松; 将森田; Masashi Morita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2015-11-13
Filing date: 2015-11-13
Publication date: 2017-05-25
Anticipated expiration: 2035-11-13
Also published as: JP6593119B2

Abstract

【課題】突起電極上のはんだのこぼれを抑制し、かつ、突起電極とはんだとの合金化を向上する。
【解決手段】電極構造は、基板上に形成されたＣｕを含む突起電極と、前記突起電極上に形成されたＢ及びＮｉを含むバリアメタル層と、前記バリアメタル層上に形成されたＳｎを含むはんだと、を備える。
【選択図】図１Ａ

Description

本発明は、電極構造、接合方法及び半導体装置に関する。

電子機器は、小型化、低消費電力化とともに、一層の高機能化（高速化、大容量化）が求められている。従来、半導体素子（半導体チップ）を回路基板に電気的に接続するには、半導体素子の外周部及び回路基板の外周部に端子をそれぞれ配置し、端子同士をワイヤーボンディング法で接続する方法が用いられてきた。近年、半導体素子の接続端子数の増大に伴い、半導体素子の回路面及び回路基板の回路面に端子をそれぞれ配置し、半導体素子の回路面と回路基板の回路面とを対向させて、端子同士を接続するフリップチップ接続法が用いられている。フリップチップ接続法により、従来よりも多数の電極を接続することが可能になり、半導体素子の性能の向上を実現している。

図１８に示すように、フリップチップ接続法によって、回路基板１００上に半導体チップ１１０を搭載する場合、回路基板１００の端子１０１と半導体チップ１１０の端子１１１とをはんだ１２０で接合する。図１８の（Ａ）は、はんだ接合前の回路基板１００及び半導体チップ１１０を示しており、図１８の（Ｂ）は、はんだ接合後の回路基板１００及び半導体チップ１１０を示している。回路基板１００の端子１０１及び半導体チップ１１０の端子１１１は、Ｃｕ（銅）で形成された突起電極である。

はんだ１２０の形状を整えるために、リフロー（加熱処理）により、はんだ１２０を半球状に形成することが行われている（ウェットバック）。図１９、２０は、ウェットバックの説明図である。図１９の（Ａ）は、ウェットバックを行う前の回路基板１００を示しており、図１９の（Ｂ）は、ウェットバックを行った後の回路基板１００を示している。はんだ１２０は、電解めっきにより、回路基板１００の端子１０１上に形成されている。図１９の（Ｂ）に示すように、加熱を行うことで、はんだ１２０が溶融した後、冷却を行うことで、はんだ１２０が凝固することにより、はんだ１２０が半球状に形成される。

端子１０１上に形成されたはんだ１２０の量（はんだ量）が多い場合、ウェットバックにより、図２０に示すように、端子１０１上に形成されたはんだ１２０が端子１０１の側面にこぼれる。端子１０１上に形成されたはんだ１２０が端子１０１の側面にこぼれると、端子１０１の頭頂部におけるはんだ量が減少する。端子１０１の頭頂部におけるはんだ１２０は、はんだ接合に使用される。また、隣接する２つの端子１０１の側面にこぼれたはんだ１２０同士が接触することにより、隣接する２つの端子１０１がショートする可能性がある。

端子１０１上に形成されたはんだ１２０が端子１０１の側面にこぼれるのを抑制するために、図２１に示すように、端子１０１とはんだ１２０との間にバリアメタル１３０を形成することが行われている。図２１の（Ａ）は、ウェットバックを行う前の回路基板１００を示しており、図２１の（Ｂ）は、ウェットバックを行った後の回路基板１００を示している。はんだ１２０の材料は、Ｓｎ（錫）である。バリアメタル１３０の材料は、Ｎｉ（ニッケル）である。バリアメタル１３０の厚さは、例えば、２μｍ以上５μｍ以下で形成される。ＮｉはＳｎに対する拡散速度が遅いため、端子１０１上に形成されたはんだ１２０が端子１０１の側面にこぼれることが抑制される。

特開２００３−３０３８４２号公報

近年、接続端子部分の電流密度の耐性を向上するために、図２２に示すように、はんだ１２０の全部を合金化（化合物化）することが行われている。図２２の（Ａ）は、はんだ接合前の回路基板１００及び半導体チップ１１０を示しており、図２２の（Ｂ）は、はんだ接合後の回路基板１００及び半導体チップ１１０を示している。はんだ接合時の加熱によって、端子１０１、１１１に含まれるＣｕとはんだ１２０に含まれるＳｎとの拡散により、回路基板１００の端子１０１と半導体チップ１１０の端子１１１とを接続するＣｕＳｎ合金（化合物）１４０が形成される。

バリアメタル１３０の材料であるＮｉは、Ｓｎに対する拡散速度が遅い。そのため、バリアメタル１３０が形成されている場合、はんだ接合時の加熱によって、図２３の（Ｂ）に示すように、はんだ１２０の一部はＳｎＮｉ合金（化合物）１５０となるが、接続端子部分にはんだ１２０が残存する。図２３の（Ａ）は、はんだ接合前の回路基板１００及び半導体チップ１１０を示しており、図２３の（Ｂ）は、はんだ接合後の回路基板１００及び半導体チップ１１０を示している。はんだ１２０に含まれるＳｎは、配線材料であるＣｕ、Ａｌ等と比較して融点が低いため、電流密度の耐性が劣る。そのため、接続端子部分にはんだ１２０が残存する場合、接続端子部分におけるはんだ１２０の全部を合金化する場合と比べて、接続信頼性が低下する。

本願は、突起電極上のはんだのこぼれを抑制し、かつ、突起電極とはんだとの合金化を向上する技術を提供することを目的とする。

本願の一観点によると、基板上に形成されたＣｕを含む突起電極と、前記突起電極上に形成されたＢ及びＮｉを含むバリアメタル層と、前記バリアメタル層上に形成されたＳｎを含むはんだと、を備える電極構造が提供される。

本願の一観点によると、第１基板の第１面上にＣｕを含む第１突起電極を形成する工程と、前記第１突起電極上にＢ及びＮｉを含む第１バリアメタル層を形成する工程と、前記第１バリアメタル層上にＳｎを含む第１はんだを形成する工程と、第１加熱処理を行い、前記第１はんだを溶融させた後、凝固させることにより前記第１はんだを半球状に形成する工程と、第２基板の第２面上にＣｕを含む第２突起電極を形成する工程と、前記第２突起電極上にＢ及びＮｉを含む第２バリアメタル層を形成する工程と、前記第２バリアメタル層上にＳｎを含む第２はんだを形成する工程と、第２加熱処理を行い、前記第２はんだを溶融させた後、凝固させることにより前記第２はんだを半球状に形成する工程と、前記第１基板の前記第１面と前記第２基板の前記第２面とを対向させて、前記第１はんだと前記第２はんだとを接触させる工程と、第３加熱処理を行い、前記第１はんだと前記第２はんだとを接合する工程と、を備える接合方法が提供される。

本願の一観点によると、第１面を有する第１基板と、前記第１基板の前記第１面上に形成されたＣｕを含む第１突起電極と、前記第１基板の前記第１面と対向する第２面を有する第２基板と、前記第２基板の前記第２面上に形成されたＣｕを含む第２突起電極と、前記第１突起電極及び前記第２突起電極に接合されたＣｕＳｎ合金と、前記第１突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第１ＳｎＮｉ合金と、前記第２突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第２ＳｎＮｉ合金と、を備える半導体装置が提供される。

本願によれば、突起電極上のはんだのこぼれを抑制し、かつ、突起電極とはんだとの合金化を向上することができる。

図１Ａは、電極構造の一例を示す断面図である。図１Ｂは、電極構造の一例を示す模式図である。図２Ａは、電極構造の一例を示す断面図である。図２Ｂは、電極構造の一例を示す模式図である。図３Ａは、電極構造の一例を示す断面図である。図３Ｂは、電極構造の一例を示す模式図である。図４は、実施例に係る突起電極の形成方法の一例を示す断面図である。図５は、実施例に係る突起電極の形成方法の一例を示す断面図である。図６は、実施例に係る突起電極の形成方法の一例を示す断面図である。図７は、実施例に係る突起電極の形成方法の一例を示す断面図である。図８は、実施例に係る突起電極の形成方法の一例を示す断面図である。図９は、実施例に係る突起電極の形成方法の一例を示す断面図である。図１０は、実施例に係る突起電極の形成方法の一例を示す断面図である。図１１は、実施例に係る突起電極の形成方法の一例を示す断面図である。図１２は、実施例に係る接合方法の一例を示す断面図である。図１３は、実施例に係る接合方法の一例を示す断面図である。図１４は、電極構造の一例を示す模式図である。図１５は、電極構造の一例を示す模式図である。図１６は、実施例に係る接合方法の一例を示す断面図である。図１７は、実施例に係る接合方法の一例を示す断面図である。図１８は、回路基板及び半導体チップを示す模式図である。図１９は、ウェットバックの説明図である。図２０は、ウェットバックの説明図である。図２１は、回路基板を示す模式図である。図２２は、回路基板及び半導体チップを示す模式図である。図２３は、回路基板及び半導体チップを示す模式図である。

以下、図面を参照して実施形態に係る電極構造、接合方法及び半導体装置について説明する。以下に示す電極構造、接合方法及び半導体装置の構成は、例示であり、本願は、実施形態に係る電極構造、接合方法及び半導体装置の構成に限定されない。

図１Ａは、電極構造１の一例を示す断面図である。電極構造１は、基板２上に配置されている。電極構造１は、突起電極１１と、バリアメタル層１２と、はんだ１３とを備える。基板２は、回路面（第１面）を有する。突起電極１１は、基板２の回路面上に配置されたパッド電極１４上に形成されている。したがって、突起電極１１は、基板２の回路面上に形成されている。突起電極１１は、柱形状の電極（端子）である。柱形状の電極は、ピラーとも称される。バリアメタル層１２は、突起電極１１上に形成されている。はんだ１３は、バリアメタル層１２上に形成されている。基板２として、例えば、回路基板、プリント基板、半導体基板、セラミックス基板、金属基板、ガラス基板等が用いられる。パッド電極１４の材料は、例えば、Ｃｕ又はＡｌ（アルミニウム）である。

図１Ｂは、電極構造１の一例を示す模式図である。突起電極１１の材料は、Ｃｕ（銅）である。したがって、突起電極１１はＣｕを含む。突起電極１１は、電解めっきにより形成される。バリアメタル層１２は、Ｂ（ボロン）及びＮｉ（ニッケル）を含むＮｉＢ層で
ある。バリアメタル層１２は、無電解めっきにより形成される。バリアメタル層１２を無電解めっきにより形成することにより、バリアメタル層１２を薄く形成することができる。はんだ１３の材料は、Ｓｎ（錫）系はんだである。Ｓｎ系はんだは、例えば、Ｓｎはんだ、Ｓｎ−Ａｇはんだ、Ｓｎ−Ａｇ−Ｃｕはんだ等である。したがって、はんだ１３はＳｎを含む。はんだ１３は、電解めっきにより形成される。

図２Ａは、電極構造１の一例を示す断面図である。図２Ａに示す電極構造１では、電解めっきで形成されたはんだ１３の形状を整えるリフローが行われている（ウェットバック）。すなわち、図２Ａは、ウェットバックが行われた後の電極構造１が示されている。図２Ｂは、電極構造１の一例を示す模式図であり、ウェットバックが行われた後の電極構造１が示されている。

はんだ１３の溶融温度で加熱を行うことで、はんだ１３が溶融した後、冷却を行うことで、はんだ１３が凝固することにより、はんだ１３が半球状に形成される。はんだ１３の溶融温度で加熱を行うことにより、はんだ１３に含まれるＳｎがバリアメタル層１２内に拡散し、バリアメタル層１２に含まれるＮｉとはんだ１３に含まれるＳｎとが反応する。これにより、バリアメタル層１２に含まれるＮｉとはんだ１３に含まれるＳｎとが合金化する。バリアメタル層１２が合金化することにより、Ｂを含むＳｎＮｉ合金層２１が突起電極１１上に形成される。バリアメタル層１２に含まれるＮｉはＳｎと合金化するが、バリアメタル層１２に含まれるＢはＳｎと合金化しない。そのため、ＳｎＮｉ合金層２１に含まれるＢは、突起電極１１とＳｎＮｉ合金層２１との界面に存在する。

ＳｎＮｉ合金層２１に含まれるＢが、突起電極１１とＳｎＮｉ合金層２１との界面に存在している。ＳｎＮｉ合金層２１に含まれるＢは、ＳｎＮｉ合金層２１のＳｎと反応しない。そのため、ウェットバックの際、突起電極１１とＳｎＮｉ合金層２１との界面に存在しているＢによって、ＳｎＮｉ合金層２１のＳｎが突起電極１１内に拡散することが抑制される。また、ＳｎＮｉ合金層２１に含まれるＢは、突起電極１１のＣｕと反応しない。そのため、ウェットバックの際、突起電極１１とＳｎＮｉ合金層２１との界面に存在しているＢによって、突起電極１１のＣｕがＳｎＮｉ合金層２１内に拡散することが抑制される。ウェットバックの際、ＳｎＮｉ合金層２１のＳｎが突起電極１１内に拡散することが抑制されるとともに、突起電極１１のＣｕがＳｎＮｉ合金層２１内に拡散することが抑制されることにより、突起電極１１上のはんだ１３のこぼれが抑制される。

図３Ａは、電極構造１の一例を示す断面図である。図３Ａに示す電極構造１では、はんだ１３を接合するリフローが行われている。すなわち、図３Ａは、はんだ１３を接合するリフローを行った後の電極構造１が示されている。図３Ａでは、基板２の上方に、突起電極３１を備える基板３が配置されている。基板３は、回路面（第２面）を有する。基板２の回路面と基板３の回路面とが対向している。突起電極３１は、基板３の回路面上に配置されたパッド電極３４上に形成されている。したがって、突起電極３１は、基板３の回路面上に形成されている。突起電極３１は、柱形状の電極（端子）である。基板３に対してウェットバックを行っているため、突起電極３１上にＳｎＮｉ合金層４１が形成されている。図３Ｂは、電極構造１の一例を示す模式図であり、はんだ１３を接合するリフローを行った後の電極構造１が示されている。

はんだ１３を接合するリフローを行うことにより、はんだ１３が合金化され、突起電極１１と突起電極３１との間にＣｕ及びＳｎを含むＣｕＳｎ合金（化合物）５１が形成される。ＣｕＳｎ合金５１は、突起電極１１及び突起電極３１に接合されている。突起電極１１と突起電極３１との間にＣｕＳｎ合金５１が形成されることにより、基板２と基板３とが機械的に接続され、かつ、基板２の回路と基板３の回路とが電気的に接続される。ＣｕＳｎ合金５１は、第１ＣｕＳｎ合金の一例である。

はんだ１３を接合するリフローを行うことにより、ＳｎＮｉ合金層２１のＳｎ及びＮｉが、突起電極１１内及びはんだ１３内に拡散することで、ＳｎＮｉ合金層２１が薄くなる。ＳｎＮｉ合金層２１が薄くなることによりＳｎＮｉ合金層２１が部分的に破れ、ＳｎＮｉ合金層２１を貫通する孔（開口）がＳｎＮｉ合金層２１に形成される。ＳｎＮｉ合金層２１に形成された孔を介して、はんだ１３に含まれるＳｎが、突起電極１１内に拡散するとともに、突起電極１１に含まれるＣｕが、はんだ１３に拡散する。これにより、はんだ１３が合金化され、ＳｎＮｉ合金層２１上にＣｕＳｎ合金５１が形成される。また、突起電極１１の上部が合金化され、突起電極１１の上部にＣｕ及びＳｎを含むＣｕＳｎ合金５２が形成される。突起電極３１の上部が合金化され、突起電極３１の上部にＣｕ及びＳｎを含むＣｕＳｎ合金５３が形成される。ＣｕＳｎ合金５２は、第２ＣｕＳｎ合金の一例である。ＣｕＳｎ合金５３は、第３ＣｕＳｎ合金の一例である。

ウェットバックの際における突起電極１１上のはんだ１３のこぼれを抑制しつつ、突起電極１１のＣｕとはんだ１３のＳｎとの合金化が促進するように、バリアメタル層１２中のＢ濃度及びバリアメタル層１２の厚さを制御することが好ましい。バリアメタル層１２中のＢ濃度は、例えば、０．１％以上３％以下であることが好ましい。バリアメタル層１２中のＢ濃度が０．１％未満であると、ウェットバックの際における突起電極１１上のはんだ１３のこぼれの抑制の効果が低下する。バリアメタル層１２中のＢ濃度が３％を超えると、バリアメタル層１２の応力が大きくなることにより、バリアメタル層１２が剥離し易くなることで、接続信頼性が低下する。

バリアメタル層１２の厚さは、例えば、０．１μｍ以上３μｍ以下であることが好ましい。バリアメタル層１２の厚さが０．１μｍ未満であると、ウェットバック時にはんだ１３の溶融が発生した際、バリアメタル層１２に含まれるＢがはんだ１３に拡散することで、突起電極１１とＳｎＮｉ合金層２１との界面に存在するＢの量が少なくなる。突起電極１１とＳｎＮｉ合金層２１との界面に存在するＢの量が少ないと、ウェットバックの際における突起電極１１上のはんだ１３のこぼれの抑制の効果が低下する。バリアメタル層１２の厚さが３μｍを越えると、ウェットバックの際やはんだ１３を接合するリフローを行う際の加熱量が増加する。また、バリアメタル層１２の厚さが３μｍを越えると、ＳｎＮｉ合金層２１が厚くなることにより、ＳｎＮｉ合金層２１が破れるのに時間が掛かり、突起電極１１のＣｕとはんだ１３のＳｎとの合金化の進行が低下する。

〈実施例〉
図４から図１７を参照して、実施例に係る接合方法及び半導体装置について説明する。図４から図１１は、実施例に係る突起電極１１の形成方法の一例を示す断面図である。図４に示すように、パッド電極１４が形成された基板２を準備し、基板２上にめっきシード層１５を形成する。ここでは、基板２として、半導体基板を用いている。半導体基板は、例えば、Ｓｉ（シリコン）基板である。パッド電極１４は、基板２上に配置されている。基板２の上部に配線層１６が形成されている。例えば、スパッタリングにより、基板２上に５０ｎｍ以上２００ｎｍ以下の厚さのＴｉ（チタン）を形成し、Ｔｉの上に１００ｎｍ以上６００ｎｍ以下の厚さのＣｕを形成することにより、基板２上にめっきシード層１５を形成する。基板２は、第１基板の一例である。

次に、図５に示すように、基板２上にレジスト１７を形成する。次いで、露光及び現像（フォトリソグラフィ）を行い、所定の電極形成領域が露出するように、レジスト１７に開口１８を形成する。次に、図６に示すように、電解めっきにより、レジスト１７の開口１８内のめっきシード層１５上にＣｕを形成することにより、パッド電極１４上に突起電極１１を形成する。パッド電極１４上に突起電極１１を形成することにより、基板２の回路面（第１面）上に複数の突起電極１１が形成される。突起電極１１は、第１突起電極の
一例である。

次いで、図７に示すように、無電解めっきにより、突起電極１１上に、Ｂ及びＮｉを含むバリアメタル層１２を形成する。バリアメタル層１２中のＢ濃度は、０．１％以上０．３％以下であり、バリアメタル層１２の厚さは０．２μｍである。バリアメタル層１２中のＢ濃度を、０．１％以上３％以下としてもよい。バリアメタル層１２の厚さを、０．１μｍ以上３μｍ以下としてもよい。バリアメタル層１２は、第１バリアメタル層の一例である。次に、図８に示すように、電解めっきにより、バリアメタル層１２上にはんだ１３を形成する。ここでは、はんだ１３として、ＳｎＡｇはんだを用いる。はんだ１３は、第１はんだの一例である。

次いで、図９に示すように、レジスト１７を剥離（除去）する。通常、レジスト剥離液（有機溶媒）等でレジスト１７の剥離を行うが、ドライエッチング等にアッシングでレジスト１７を除去してもよい。次に、図１０に示すように、ウェットエッチングにより、めっきシード層１５を除去する。次いで、図１１に示すように、はんだ１３をリフローすることにより、はんだ１３を溶融、凝固して、はんだ１３を半球状に形成する（ウェットバック）。例えば、ＳｎＡｇ系はんだ材料においては、ピーク温度２４０℃、はんだの融点以上となる２２０℃以上の温度が２０ｓｅｃ以上１２０ｓｅｃ以下の条件で加熱を行う。はんだ１３を半球状に形成するリフローは、第１加熱処理の一例である。

はんだ１３の溶融温度で加熱を行うことにより、はんだ１３に含まれるＳｎがバリアメタル層１２内に拡散し、バリアメタル層１２に含まれるＮｉとはんだ１３に含まれるＳｎとが反応する。バリアメタル層１２に含まれるＮｉとはんだ１３に含まれるＳｎとが合金化し、Ｂを含むＳｎＮｉ合金層２１が突起電極１１上に形成される。ＳｎＮｉ合金層２１に含まれるＢは、突起電極１１とＳｎＮｉ合金層２１との界面に存在する。

実施例に係るウェットバックを行った場合、はんだ１３のこぼれが発生しないという結果が得られた。比較例として、バリアメタル層１２を形成せずに、ウェットバックを行った。比較例に係るウェットバックを行った場合、１つのチップ内に、複数個のはんだこぼれが発生した。

次に、ダイシングにより基板２を個片化して、複数の半導体チップを製造する。半導体チップのそれぞれには、ウェットバックが行われたはんだ１３が形成された突起電極１１が配置されている。

図１２、図１３、図１６及び図１７は、実施例に係る接合方法の一例を示す断面図である。図１２に示すように、個片化された半導体チップ４を準備し、半導体チップ４にフラックス１９を塗布する。フラックス１９は、例えば、ロジン系フラックスである。次に、図１３に示すように、個片化された半導体チップ５を準備し、半導体チップ４の上方に半導体チップ５を配置する。半導体チップ５は、フリップチップボンダ６１のボンドヘッド６２に吸着されている。

半導体チップ５について説明する。半導体チップ５は、半導体チップ４と同様の処理が行われている。図４から図６に示す工程と同様の工程を行うことにより、図１４に示すように、基板３の回路面（第２面）上に複数の突起電極３１が形成される。したがって、突起電極３１はＣｕを含む。突起電極３１は、柱形状の電極である。基板３は、第２基板の一例である。突起電極３１は、第２突起電極の一例である。

図１４に示すように、図７に示す工程と同様、無電解めっきにより、突起電極３１上にバリアメタル層３２を形成する。バリアメタル層３２は、Ｂ及びＮｉを含むＮｉＢ層であ
る。バリアメタル層３２中のＢ濃度は、０．１％以上０．３％以下であり、バリアメタル層３２の厚さは０．２μｍである。バリアメタル層３２中のＢ濃度を、０．１％以上３％以下としてもよい。バリアメタル層３２の厚さを、０．１μｍ以上３μｍ以下としてもよい。バリアメタル層３２は、第２バリアメタル層の一例である。

図１４に示すように、図８に示す工程と同様、電解めっきにより、バリアメタル層３２上にはんだ３３を形成する。ここでは、はんだ３３として、Ｓｎ−Ａｇはんだを用いる。はんだ３３として、Ｓｎ−Ａｇ−Ｃｕはんだを用いてもよい。パッド電極３４が、基板３上に配置されている。パッド電極３４の材料は、例えば、Ｃｕ又はＡｌである。基板３の上部に配線層３５が形成されている。図１４では、めっきシード層１５及びレジスト１７の図示を省略している。はんだ３３は、第２はんだの一例である。

図８から図１１に示す工程と同様の工程を行うことにより、図１５に示すように、はんだ３３のリフローが行われる。はんだ３３をリフローすることにより、はんだ３３を溶融、凝固して、はんだ３３を半球状に形成する（ウェットバック）。例えば、ＳｎＡｇ系はんだ材料においては、ピーク温度２４０℃、はんだの融点以上となる２２０℃以上の温度が２０ｓｅｃ以上１２０ｓｅｃ以下の条件で加熱を行う。はんだ３３を半球状に形成するリフローは、第２加熱処理の一例である。

はんだ３３の溶融温度で加熱を行うことにより、はんだ３３に含まれるＳｎがバリアメタル層３２内に拡散し、バリアメタル層３２に含まれるＮｉとはんだ３３に含まれるＳｎとが反応する。これにより、バリアメタル層３２に含まれるＮｉとはんだ３３に含まれるＳｎとが合金化する。バリアメタル層３２が合金化することにより、Ｂを含むＳｎＮｉ合金層４１が突起電極３１上に形成される。バリアメタル層３２に含まれるＮｉはＳｎと合金化するが、バリアメタル層３２に含まれるＢはＳｎと合金化しない。そのため、ＳｎＮｉ合金層４１に含まれるＢは、突起電極３１とＳｎＮｉ合金層４１との界面に存在する。

ＳｎＮｉ合金層４１に含まれるＢが、突起電極３１とＳｎＮｉ合金層４１との界面に存在している。ＳｎＮｉ合金層４１に含まれるＢは、ＳｎＮｉ合金層４１のＳｎと反応しない。そのため、ウェットバックの際、突起電極３１とＳｎＮｉ合金層４１との界面に存在しているＢによって、ＳｎＮｉ合金層４１のＳｎが突起電極３１内に拡散することが抑制される。また、ＳｎＮｉ合金層４１に含まれるＢは、突起電極３１のＣｕと反応しない。そのため、ウェットバックの際、突起電極３１とＳｎＮｉ合金層４１との界面に存在しているＢによって、突起電極３１のＣｕがＳｎＮｉ合金層４１内に拡散することが抑制される。ウェットバックの際、ＳｎＮｉ合金層４１のＳｎが突起電極３１内に拡散することが抑制されるとともに、突起電極３１のＣｕがＳｎＮｉ合金層４１内に拡散することが抑制されることにより、突起電極３１上のはんだ３３のこぼれが抑制される。

はんだ３３のリフローを行った後、ダイシングにより基板３を個片化することにより、複数の半導体チップ５が製造される。図１３の説明に戻る。フリップチップボンダ６１によって、半導体チップ４（基板２）の回路面と半導体チップ５（基板３）の回路面とを対向させた後、半導体チップ４の突起電極１１と半導体チップ５の突起電極３１との位置合わせを行う。次に、熱圧着を行うことにより、半導体チップ４のはんだ１３と半導体チップ５のはんだ３３とを接触させて、半導体チップ４上に半導体チップ５を搭載する。熱圧着は、例えば、ボンドヘッド６２のヘッド温度２８０℃、６０ｓｅｃの加熱条件で行われる。

次に、半導体チップ４及び５を、窒素雰囲気のリフロー炉に導入し、リフローを行うことにより、図１６に示すように、半導体チップ４のはんだ１３と半導体チップ５のはんだ３３とを接合する。例えば、ピーク温度２６０℃、２２０℃以上の温度、６０ｓｅｃの条
件で加熱を行う。はんだ１３とはんだ３３とを接合するリフローは、第３加熱処理の一例である。

次に、半導体チップ４及び５をリフロー炉から取り出した後、図１７に示すように、フラックス１９の洗浄を行う。半導体チップ４のはんだ１３と半導体チップ５のはんだ３３とを接合するリフローを行うことにより、はんだ１３、３３が合金化され、突起電極１１と突起電極３１との間にＣｕＳｎ合金５１が形成される。突起電極１１の上部が合金化され、突起電極１１の上部にＣｕＳｎ合金５２が形成される。突起電極３１の上部が合金化され、突起電極３１の上部にＣｕＳｎ合金５３が形成される。

半導体チップ４のはんだ１３と半導体チップ５のはんだ３３とを接合するリフローを行うことにより、ＳｎＮｉ合金層２１のＳｎ及びＮｉが、突起電極１１内及びはんだ１３内に拡散することで、ＳｎＮｉ合金層２１が薄くなる。ＳｎＮｉ合金層２１が薄くなり、ＳｎＮｉ合金層２１が部分的に破れている。すなわち、ＳｎＮｉ合金層２１は、ＳｎＮｉ合金層２１を貫通する孔を有する。ＳｎＮｉ合金層２１の孔を介して、ＣｕＳｎ合金５１とＣｕＳｎ合金５２とが繋がっている。

半導体チップ４のはんだ１３と半導体チップ５のはんだ３３とを接合するリフローを行うことにより、ＳｎＮｉ合金層４１のＳｎ及びＮｉが、突起電極３１内及びはんだ３３内に拡散することで、ＳｎＮｉ合金層４１が薄くなる。ＳｎＮｉ合金層４１が薄くなり、ＳｎＮｉ合金層４１が部分的に破れている。すなわち、ＳｎＮｉ合金層４１は、ＳｎＮｉ合金層４１を貫通する孔を有する。ＳｎＮｉ合金層４１の孔を介して、ＣｕＳｎ合金５１とＣｕＳｎ合金５３とが繋がっている。

突起電極１１と突起電極３１との間にＣｕＳｎ合金５１が形成されることにより、半導体チップ４（基板２）と半導体チップ５（基板３）とが機械的に接続され、かつ、半導体チップ４（基板２）の回路と半導体チップ５（基板３）の回路とが電気的に接続される。これにより、半導体チップ４及び５が積層された半導体装置（積層半導体チップ）が製造される。

比較例として、バリアメタル層１２を形成せずに、はんだ１３とはんだ３３とを合金化した半導体装置のサンプルを用意した。実施例に係る半導体装置及び比較例に係る半導体装置について、合金の形状状態を評価した。その結果、実施例に係る半導体装置は、比較例に係る半導体装置と同様に、接合部（はんだ１３、３３）が合金化されていることが確認された。

図４から図１７に示す形成方法及び接合方法は、複数の半導体素子（半導体チップ）同士を接続する接続方法として用いてもよい。また、図４から図１７に示す形成方法及び接合方法は、複数の半導体素子（半導体チップ）を備える半導体装置の製造方法として用いてもよい。

上記では、半導体チップ４と半導体チップ５とを接合する例を示したが、本願は上記の例に限定されない。半導体チップ４又は５を回路基板又はプリント基板に搭載する場合において、上記の接合方法により、半導体チップ４又は５と回路基板又はプリント基板とを接合してもよい。また、半導体チップ４又は５を有する半導体パッケージを回路基板又はプリント基板に搭載する場合において、上記の接合方法により、半導体チップ４又は５を有する半導体パッケージと回路基板又はプリント基板とを接合してもよい。更に、インターポーザ基板等の回路基板をプリント基板に搭載する場合において、上記の接合方法により、回路基板とプリント基板とを接合してもよい。

電極構造１は、半導体装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）やＬＳＩ（Large Scale Integration）、メモリーデバイス、センサーデバイス、ＭＥＭＳ（Micro Electro Mechanical Systems）等に適用してもよい。

以上の実施例を含む実施形態に関し、更に以下の付記を示す。
（付記１）
基板上に形成されたＣｕを含む突起電極と、
前記突起電極上に形成されたＢ及びＮｉを含むバリアメタル層と、
前記バリアメタル層上に形成されたＳｎを含むはんだと、
を備えることを特徴とする電極構造。
（付記２）
前記バリアメタル層中のＢ濃度が０．１％以上３％以下であることを特徴とする付記１に記載の電極構造。
（付記３）
前記バリアメタル層の厚さが０．１μｍ以上３μｍ以下であることを特徴とする付記１又は２に記載の電極構造。

（付記４）
第１基板の第１面上にＣｕを含む第１突起電極を形成する工程と、
前記第１突起電極上にＢ及びＮｉを含む第１バリアメタル層を形成する工程と、
前記第１バリアメタル層上にＳｎを含む第１はんだを形成する工程と、
第１加熱処理を行い、前記第１はんだを溶融させた後、凝固させることにより前記第１はんだを半球状に形成する工程と、
第２基板の第２面上にＣｕを含む第２突起電極を形成する工程と、
前記第２突起電極上にＢ及びＮｉを含む第２バリアメタル層を形成する工程と、
前記第２バリアメタル層上にＳｎを含む第２はんだを形成する工程と、
第２加熱処理を行い、前記第２はんだを溶融させた後、凝固させることにより前記第２はんだを半球状に形成する工程と、
前記第１基板の前記第１面と前記第２基板の前記第２面とを対向させて、前記第１はんだと前記第２はんだとを接触させる工程と、
第３加熱処理を行い、前記第１はんだと前記第２はんだとを接合する工程と、
を備えることを特徴とする接合方法。
（付記５）
前記第１加熱処理が行われることにより、前記第１バリアメタル層に含まれるＮｉと前記第１はんだに含まれるＳｎとが合金化し、Ｂを含む第１ＳｎＮｉ合金層が前記第１突起電極上に形成され、
前記第１ＳｎＮｉ合金層に含まれるＢは、前記第１突起電極と前記第１ＳｎＮｉ合金層との界面に存在することを特徴とする付記４に記載の接合方法。
（付記６）
前記第２加熱処理が行われることにより、前記第２バリアメタル層に含まれるＮｉと前記第２はんだに含まれるＳｎとが合金化し、Ｂを含む第２ＳｎＮｉ合金層が前記第２突起電極上に形成され、
前記第２ＳｎＮｉ合金層に含まれるＢは、前記第２突起電極と前記第２ＳｎＮｉ合金層との界面に存在することを特徴とする付記４又は５に記載の接合方法。
（付記７）
前記第１バリアメタル層中のＢ濃度が０．１％以上３％以下であることを特徴とする付記４に記載の接合方法。
（付記８）
前記第１バリアメタル層の厚さが０．１μｍ以上３μｍ以下であることを特徴とする付記４又は７に記載の接合方法。
（付記９）
前記第２バリアメタル層中のＢ濃度が０．１％以上３％以下であることを特徴とする付記４、７及び８の何れか一つに記載の接合方法。
（付記１０）
前記第２バリアメタル層の厚さが０．１μｍ以上３μｍ以下であることを特徴とする付記４、７から９の何れか一つに記載の接合方法。
（付記１１）
前記第１バリアメタル層及び前記第２バリアメタル層は、無電解めっきにより形成されることを特徴とする付記４から１０の何れか一つに記載の接合方法。

（付記１２）
第１面を有する第１基板と、
前記第１基板の前記第１面上に形成されたＣｕを含む第１突起電極と、
前記第１基板の前記第１面と対向する第２面を有する第２基板と、
前記第２基板の前記第２面上に形成されたＣｕを含む第２突起電極と、
前記第１突起電極及び前記第２突起電極に接合されたＣｕＳｎ合金と、
前記第１突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第１ＳｎＮｉ合金と、
前記第２突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第２ＳｎＮｉ合金と、
を備えることを特徴とする半導体装置。
（付記１３）
前記第１ＳｎＮｉ合金に含まれるＢは、前記第１突起電極と前記第１ＳｎＮｉ合金との界面に存在することを特徴とする付記１２に記載の半導体装置。
（付記１４）
前記第２ＳｎＮｉ合金に含まれるＢは、前記第２突起電極と前記第２ＳｎＮｉ合金との界面に存在することを特徴とする付記１２又は１３に記載の半導体装置。
（付記１５）
前記第１突起電極の上部に第２ＣｕＳｎ合金が形成されており、
前記第１ＳｎＮｉ合金は、前記第１ＳｎＮｉ合金を貫通する孔を有し、
前記第１ＳｎＮｉ合金を貫通する前記孔を介して、前記第１ＣｕＳｎ合金と前記第２ＣｕＳｎ合金とが繋がっていることを特徴とする付記１２から１４の何れか一つに記載の半導体装置。
（付記１６）
前記第２突起電極の上部に第３ＣｕＳｎ合金が形成されており、
前記第２ＳｎＮｉ合金は、前記第２ＳｎＮｉ合金を貫通する孔を有し、
前記第２ＳｎＮｉ合金を貫通する前記孔を介して、前記第１ＣｕＳｎ合金と前記第３ＣｕＳｎ合金とが繋がっていることを特徴とする付記１２から１５の何れか一つに記載の半導体装置。

１電極構造
２、３基板
４、５半導体チップ
１１、３１突起電極
１２、３２バリアメタル層
１３、３３はんだ
１４、３４パッド電極
１５めっきシード層
１６、３５配線層
１７レジスト
１８開口
１９フラックス
２１、４１ＳｎＮｉ合金層
５１、５２、５３ＣｕＳｎ合金
６１フリップチップボンダ
６２ボンドヘッド

Claims

基板上に形成されたＣｕを含む突起電極と、
前記突起電極上に形成されたＢ及びＮｉを含むバリアメタル層と、
前記バリアメタル層上に形成されたＳｎを含むはんだと、
を備えることを特徴とする電極構造。
前記バリアメタル層中のＢ濃度が０．１％以上３％以下であることを特徴とする請求項１に記載の電極構造。
前記バリアメタル層の厚さが０．１μｍ以上３μｍ以下であることを特徴とする請求項１又は２に記載の電極構造。
第１基板の第１面上にＣｕを含む第１突起電極を形成する工程と、
前記第１突起電極上にＢ及びＮｉを含む第１バリアメタル層を形成する工程と、
前記第１バリアメタル層上にＳｎを含む第１はんだを形成する工程と、
第１加熱処理を行い、前記第１はんだを溶融させた後、凝固させることにより前記第１はんだを半球状に形成する工程と、
第２基板の第２面上にＣｕを含む第２突起電極を形成する工程と、
前記第２突起電極上にＢ及びＮｉを含む第２バリアメタル層を形成する工程と、
前記第２バリアメタル層上にＳｎを含む第２はんだを形成する工程と、
第２加熱処理を行い、前記第２はんだを溶融させた後、凝固させることにより前記第２はんだを半球状に形成する工程と、
前記第１基板の前記第１面と前記第２基板の前記第２面とを対向させて、前記第１はんだと前記第２はんだとを接触させる工程と、
第３加熱処理を行い、前記第１はんだと前記第２はんだとを接合する工程と、
を備えることを特徴とする接合方法。
前記第１加熱処理が行われることにより、前記第１バリアメタル層に含まれるＮｉと前記第１はんだに含まれるＳｎとが合金化し、Ｂを含む第１ＳｎＮｉ合金層が前記第１突起電極上に形成され、
前記第１ＳｎＮｉ合金層に含まれるＢは、前記第１突起電極と前記第１ＳｎＮｉ合金層との界面に存在することを特徴とする請求項４に記載の接合方法。
前記第２加熱処理が行われることにより、前記第２バリアメタル層に含まれるＮｉと前記第２はんだに含まれるＳｎとが合金化し、Ｂを含む第２ＳｎＮｉ合金層が前記第２突起電極上に形成され、
前記第２ＳｎＮｉ合金層に含まれるＢは、前記第２突起電極と前記第２ＳｎＮｉ合金層との界面に存在することを特徴とする請求項４又は５に記載の接合方法。
第１面を有する第１基板と、
前記第１基板の前記第１面上に形成されたＣｕを含む第１突起電極と、
前記第１基板の前記第１面と対向する第２面を有する第２基板と、
前記第２基板の前記第２面上に形成されたＣｕを含む第２突起電極と、
前記第１突起電極及び前記第２突起電極に接合されたＣｕＳｎ合金と、
前記第１突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第１ＳｎＮｉ合金と、
前記第２突起電極と前記ＣｕＳｎ合金との間に形成されたＢを含む第２ＳｎＮｉ合金と、
を備えることを特徴とする半導体装置。
前記第１ＳｎＮｉ合金に含まれるＢは、前記第１突起電極と前記第１ＳｎＮｉ合金との界面に存在することを特徴とする請求項７に記載の半導体装置。
前記第２ＳｎＮｉ合金に含まれるＢは、前記第２突起電極と前記第２ＳｎＮｉ合金との界面に存在することを特徴とする請求項７又は８に記載の半導体装置。