JP2018046148A - 端子構造、半導体装置、電子装置及び端子の形成方法 - Google Patents

Abstract

【課題】シードエッチングによるサイドエッチングを抑制し、且つ、接合のために十分な厚さのはんだ層を形成してもはんだこぼれが発生しないようにする。【解決手段】端子構造を、Ｃｕピラー１と、Ｃｕピラーの上方に設けられたはんだ層２と、少なくともＮｉ及びＢを含み、Ｃｕピラーの側面を覆う下側部分３Ｘと、少なくともＢを含み、はんだ層の側面を覆う上側部分３Ｙとを有するカバー層３とを備えるものとする。【選択図】図１

Description

本発明は、端子構造、半導体装置、電子装置及び端子の形成方法に関する。

近年の半導体素子（半導体チップ）のテクノロジーノードが進むにつれ、半導体チップ同士又は半導体チップと基板（回路基板）とを接続する端子（接続端子）の微細化が進む傾向にある。
従来の端子構造としては、例えばマイクロバンプなどが用いられている。

特開２０１０−１０９１０３号公報 特開２００４−４７５１０号公報

ところで、従来の端子構造であるマイクロバンプでは、端子の微細化が進むと、端子の高さが低くなり、例えば、アンダーフィル材を注入するための半導体チップと基板との間のギャップを確保できなくなる。
また、例えば、マイクロバンプでは、はんだが太鼓形状になるため、ギャップを確保するためにはんだ量を多くすると、隣り合う端子のはんだ同士の短絡（ブリッジ）が起きやすくなる。

このため、半導体チップの微細化に対応する端子構造として、Ｃｕピラー（Ｃｕピラーバンプ）が用いられるようになってきている。
そして、近年、半導体チップの高機能化が進んでいるため、Ｃｕピラーの端子径が小径化（小口径化）する傾向にある。
しかしながら、シードエッチングによってＣｕピラーもサイドエッチングされ、小径化した端子径に対するサイドエッチング量の割合が非常に大きくなり、端子の接合強度が大きく低下してしまうことがわかった。

また、端子径が小さくなると、Ｃｕピラー上に形成されたはんだ層のウェットバックによってはんだこぼれが発生してしまうため、はんだ層を厚くすることができず、はんだ層が薄いと、ほとんどＩＭＣ層（Intermetallic layer）になってしまい、接合できなくなることがわかった。
本発明は、シードエッチングによるサイドエッチングを抑制し、且つ、接合のために十分な厚さのはんだ層を形成してもはんだこぼれが発生しないようにすることを目的とする。

１つの態様では、端子構造は、Ｃｕピラーと、Ｃｕピラーの上方に設けられたはんだ層と、少なくともＮｉ及びＢを含み、Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、はんだ層の側面を覆う上側部分とを有するカバー層とを備える。
１つの態様では、半導体装置は、上述の端子構造を備える半導体チップ同士、又は、上述の端子構造を備える半導体チップと上述の端子構造を備える基板がはんだ接合されて、半導体チップ同士又は半導体チップと基板が電気的に接続されている。

１つの態様では、電子装置は、上述の半導体装置を備える。
１つの態様では、端子の形成方法は、シード層上にＣｕピラーを形成する工程と、Ｃｕピラーの上方にはんだ層を形成する工程と、少なくともＮｉ及びＢを含み、Ｃｕピラー及びはんだ層の側面を覆うカバー層を形成する工程と、シード層をエッチングする工程と、はんだ層をウェットバックする工程とを含み、はんだ層をウェットバックする工程を経て、カバー層が、少なくともＮｉ及びＢを含み、Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、はんだ層の側面を覆う上側部分とを有するものとなる。

１つの側面として、シードエッチングによるサイドエッチングを抑制し、且つ、接合のために十分な厚さのはんだ層を形成してもはんだこぼれが発生しないようにすることができるという効果を有する。

本実施形態にかかる端子構造の構成を示す模式的断面図である。 本実施形態にかかる端子構造の構成を示す模式的断面図である。 本実施形態にかかる端子構造の具体的な構成例を示す模式的断面図である。 （Ａ）〜（Ｅ）は、本実施形態にかかる端子構造の具体的な構成例の形成方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、本実施形態にかかる端子構造の具体的な構成例の形成方法を説明するための模式的断面図である。 本実施形態にかかる端子構造の具体的な構成例を示す模式的断面図である。 （Ａ）〜（Ｅ）は、本実施形態にかかる端子構造の具体的な構成例の形成方法を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、本実施形態にかかる端子構造の具体的な構成例の形成方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、Ｃｕピラーバンプの構成を示す模式的断面図である。 （Ａ）、（Ｂ）は、Ｃｕピラーバンプにおける課題を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、Ｃｕピラーバンプにおける課題を説明するための模式的断面図である。

以下、図面により、本発明の実施の形態にかかる端子構造、半導体装置、電子装置及び端子の形成方法について、図１〜図１１を参照しながら説明する。
本実施形態の端子構造は、半導体チップ（例えばＬＳＩチップ）や半導体ウェハなどの半導体素子、あるいは、回路基板、配線基板、パッケージ基板、ビルドアップ基板などの基板の表面上に形成される端子の構造であって、フリップチップボンディングで接続するのに用いられる端子の構造である。

なお、端子を、突起状端子、柱状端子、接続端子、電極、電極端子、突起状電極、柱状電極、突起電極又は柱状バンプともいう。また、端子構造を、接続端子構造、電極構造又は電極端子構造ともいう。また、半導体チップや半導体ウェハなどの半導体素子、半導体素子同士を接続した半導体部品を、半導体装置ともいう。
本端子構造は、図１に示すように、Ｃｕピラー１と、はんだ層２と、カバー層３とを備える。

なお、ここでは、Ｓｉウェハ（基板）４に備えられるＡＬ電極５上に設けられた端子構造を例示している。また、図１中、符号６は、ＩＭＣ層を示している。また、シード層は図示を省略している。
ここで、Ｃｕピラー１は、Ｃｕ（銅）を含むピラーであって、Ｃｕ又はＣｕ合金からなるピラーである。なお、ピラーをピラーバンプともいう。また、Ｃｕピラー１は、柱状のＣｕ層である。

ここでは、Ｃｕピラー１は、例えば電解めっき（電解Ｃｕめっき）や無電解めっき（無電解Ｃｕめっき）などで形成することができる。
但し、Ｃｕピラー１には大電流が流れることが想定されるため、Ｃｕピラー１を構成するＣｕ層は緻密であることが好ましい。つまり、Ｃｕピラー１を構成するＣｕ層が緻密になるように、Ｃｕピラー１は電解めっきで形成することが好ましい。これに対し、無電解めっきでは、Ｃｕピラー１を構成するＣｕ層はポーラス状になってしまい、緻密にならない。

また、Ｃｕピラー１は、直径に対して高さを高くすること、即ち、アスペクト比を高くすることができる。例えば、直径と高さの比を約１：１とすることができる。また、例えば、Ｃｕピラー１は、アスペクト比が１以上であることが好ましい。
はんだ層２は、Ｃｕピラー１上に設けられている。つまり、柱状のＣｕ層１上にはんだ層２が形成されている。

ここで、はんだ層２は、Ｂ（ホウ素；ボロン）と化合物を形成せず、かつ、Ｃｕと合金を形成する材料を含むことが好ましい。
特に、はんだ層２は、Ｓｎを含むはんだ層とするのが好ましい。例えば、はんだの種類としては、例えば、Ｓｎ−Ａｇ系、Ｓｎ−Ｂｉ系、Ｓｎ−Ａｇ−Ｃｕ系などのＳｎを主成分とするものを用いるのが好ましい。

カバー層３は、少なくともＮｉ及びＢを含み、Ｃｕピラー１の側面を覆う下側部分３Ｘと、少なくともＢを含み、はんだ層２の側面を覆う上側部分３Ｙとを有する。なお、カバー層３を壁層ともいう。
なお、カバー層３は、はんだ層２の上方には設けられていない。つまり、はんだ層２の上面はカバー層３によって覆われていない。

このように、はんだ層２の上方にカバー層３を設けずに、はんだ層２の上面を露出させることで、はんだ接合できるようにしている。これに対し、はんだ層２の上面までカバー層３で覆われていると、はんだ接合することができない。
ここでは、カバー層３の下側部分３Ｘは、Ｎｉ−Ｂ層になっており、カバー層３の上側部分３Ｙは、Ｂ層になっている。つまり、Ｃｕピラー１の側面（側壁）は、カバー層３の下側部分３ＸであるＮｉ−Ｂ層で覆われており、はんだ層２の側面（側壁）は、カバー層３の上側部分３ＹであるＢ層で覆われている。

そして、カバー層３の下側部分３ＸであるＮｉ−Ｂ層、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ層は、後述するシードエッチング工程において、Ｃｕシードエッチング液と反応することはない。
このため、このカバー層３の下側部分３ＸであるＮｉ−Ｂ層によって、Ｃｕピラー１のサイドエッチングを抑制することができる。

また、カバー層３の上側部分３ＹであるＢ層、即ち、はんだ層２の側面を覆うＢ層は、後述するウェットバック工程（リフロー工程）において加熱しても、Ｂとはんだ（ここではＳｎ）は合金を形成しないため、はんだ（ここではＳｎを主成分とするはんだ）と反応することはなく、また、非常に強固であり、溶けないため、形状が崩れることはない。
このため、接合のために十分な厚さのはんだ層２を形成しても、カバー層３の上側部分３ＹであるＢ層によって、はんだこぼれを抑制することができる。つまり、Ｃｕピラー１上に形成するはんだ層２のはんだ量を多くしても、カバー層３の上側部分３ＹであるＢ層によって、はんだこぼれを抑制することができ、はんだがＣｕピラー１の側方へ回り込むことがないようにすることができる。

なお、はんだこぼれが発生すると、はんだ層２の厚さが薄くなり、はんだ接合が難しくなり、また、Ｃｕピラー１の下側に設けられる電極（例えばＡＬ電極）が腐食してしまうことになる。
なお、ここでは、カバー層３の下側部分３ＸをＮｉ−Ｂ層とし、カバー層３の上側部分３ＹをＢ層としているが、これに限られるものではなく、例えば、カバー層３の下側部分３Ｘは、Ｎｉ−Ｂ−Ｐ層又はＮｉ−Ｂ−Ｗ層であっても良く、また、カバー層３の上側部分３Ｙは、Ｂ−Ｐ層又はＢ−Ｗ層であっても良い。

つまり、カバー層３の下側部分３Ｘは、Ｎｉ及びＢを含み、さらに、Ｐ又はＷを含むものであっても良く、また、カバー層３の上側部分３Ｙは、Ｂを含み、さらに、Ｐ又はＷを含むものであっても良い。このように、カバー層３は、さらにＰ又はＷを含むものであっても良い。
この場合、カバー層３の下側部分３Ｘは、Ｎｉ及びＢを含み、さらに、Ｐ又はＷを含むものとなるが、主成分はＮｉ及びＢであり、カバー層３の上側部分３Ｙは、Ｂを含み、さらに、Ｐ又はＷを含むものとなるが、主成分はＢである。

このようなカバー層３は、後述するように、例えば無電解めっき（無電解Ｎｉめっき）などで、Ｃｕピラー１及びはんだ層２の側面を覆うように、Ｎｉ−Ｂ層（あるいはＮｉ−Ｂ−Ｐ層又はＮｉ−Ｂ−Ｗ層）を形成し、はんだ層２をウェットバック（リフロー）することで、カバー層３のはんだ層２の側面を覆う上側部分３Ｙに含まれるＮｉがはんだ層２中に拡散して、カバー層３の上側部分３ＹがＢ層（あるいはＢ−Ｐ層又はＢ−Ｗ層）になることで形成される。

このようにしてカバー層３の上側部分３ＹをＢ層（あるいはＢ−Ｐ層又はＢ−Ｗ層）とする場合、カバー層３の上側部分３ＹにＢ層が確実に形成されるように、カバー層３に含まれるＢの濃度（即ち、カバー層３の下側部分３Ｘに含まれるＢの濃度）を約０．１ｗｔ％以上とするのが好ましい。
また、カバー層３の被膜応力が高くなりすぎないようにしてカバー層３が確実に形成されるように、カバー層３に含まれるＢの濃度（即ち、カバー層３の下側部分３Ｘに含まれるＢの濃度）を約６ｗｔ％以下とするのが好ましい。

このように、カバー層３に含まれるＢの濃度（即ち、カバー層３の下側部分３Ｘに含まれるＢの濃度）は、約０．１ｗｔ％以上約６ｗｔ％以下であることが好ましい。
特に、カバー層３に含まれるＢの濃度（即ち、カバー層３の下側部分３Ｘに含まれるＢの濃度）は、約０．５ｗｔ％以上とするのがより好ましい。これにより、カバー層３の上側部分３Ｙにある程度の厚さを有するＢ層が確実に形成されることになる。

また、カバー層３の厚さは、約１μｍ程度とすれば良い。つまり、カバー層３の下側部分３ＸであるＮｉ−Ｂ層（あるいはＮｉ−Ｂ−Ｐ層又はＮｉ−Ｂ−Ｗ層）の厚さは、約１μｍ程度とすれば良く、また、カバー層３の上側部分３ＹであるＢ層（あるいはＢ−Ｐ層又はＢ−Ｗ層）の厚さも、約１μｍ程度とすれば良い。
特に、カバー層３の厚さ（特に、カバー層３の上側部分３の厚さ）は、約０．５μｍ以下とすることが好ましい。これにより、カバー層３に含まれるＮｉが少なくなるため、はんだ層２の側面近傍（側部）にＩＭＣ層（合金層）が多く形成されてしまうのを防ぐことができ、はんだ量が少なくなってしまうのを防止することができる。

なお、ここでは、カバー層３の上側部分３ＹはＢ層（あるいはＢ−Ｐ層又はＢ−Ｗ層）になっているが、これに限られるものではなく、カバー層３の上側部分３ＹにＮｉが残っていても良い。
この場合、カバー層３の上側部分３Ｙは、Ｎｉを含むものとなるが、主成分はＢである。つまり、カバー層３の下側部分３Ｘの主成分はＮｉ及びＢであり、カバー層３の上側部分３Ｙの主成分はＢである。この場合、カバー層３の下側部分３Ｘと上側部分３ＹとでＢの濃度が異なるものとなり、カバー層３の上側部分３Ｙは下側部分３ＸよりもＢの濃度が高くなる。

また、ここでは、はんだ層２は、Ｃｕピラー１上に設けられているが、これに限られるものではなく、はんだ層２はＣｕピラー１の上方に設けられていれば良い。
例えば、図２に示すように、Ｃｕピラー１とはんだ層２との間にバリア層７を備えるものとしても良い。
この場合、バリア層７は、Ｎｉを含むものとするのが好ましい。

例えば、バリア層７は、ＮｉからなるＮｉバリア層とすれば良い。これにより、Ｎｉははんだに対する拡散速度が遅いため、はんだ層２がすべてＩＭＣ層６になることを防止できる。
ここで、バリア層７は、純Ｎｉからなるものとしても良いし、例えばＢなどを含むものとしても良い。但し、バリア層７は、はんだと接合するため、はんだ濡れ性が良好な金属からなるものとするのが好ましく、例えば、純ＮｉやＢ濃度が約０．３ｗｔ％以下のＮｉ−Ｂなどからなるものとするのが好ましい。

また、バリア層７をＮｉ−Ｂ層とする場合、カバー層３のＢの濃度と異なるものとし、バリア層７はカバー層３よりもＢの濃度が低くなっていることが好ましい。また、はんだ層２は、Ｂと化合物を形成せず、かつ、Ｃｕ及びＮｉと合金を形成する材料を含むことが好ましい。
このような構造を有する端子は、以下のようにして形成することができる。

つまり、本実施形態の端子の形成方法は、シード層上にＣｕピラー１を形成する工程と、Ｃｕピラー１の上方にはんだ層２を形成する工程と、少なくともＮｉ及びＢを含み、Ｃｕピラー１及びはんだ層２の側面を覆うカバー層３を形成する工程と、シード層をエッチングする工程と、はんだ層２をウェットバックする工程とを含む（例えば図１〜図８参照）。

そして、はんだ層２をウェットバックする工程を経て、カバー層３が、少なくともＮｉ及びＢを含み、Ｃｕピラー１の側面を覆う下側部分３Ｘと、少なくともＢを含み、はんだ層２の側面を覆う上側部分３Ｙとを有するものとなる（例えば図１〜図８参照）。
なお、上述したように、カバー層３は、さらにＰ又はＷを含むものとしても良い。また、Ｃｕピラー１とはんだ層２との間にバリア層７を形成する工程を含むものとしても良い。この場合、バリア層７は、Ｎｉを含むものとするのが好ましい。また、カバー層３を形成する工程において、Ｂの濃度が約０．１ｗｔ％以上約６ｗｔ％以下のカバー層を形成するのが好ましい。また、はんだ層２は、Ｂと化合物を形成せず、かつ、Ｃｕと合金を形成する材料を含むことが好ましい。

以下、Ｓｉウェハ（基板）４に設けられた電極パッド（ここではＡＬ電極５）の上方に設けられ、Ｃｕピラー１及びはんだ層２の側面を覆うカバー層３（下側部分３ＸがＮｉ−Ｂ層であり、上側部分３ＹがＢ層である）を備える端子について、具体例を挙げて、図３〜図５を参照しながら説明する。なお、図３〜図５では、ＩＭＣ層は図示を省略している。

ここでは、図３に示すように、ＡＬ電極５を備えるＳｉウェハ４の表面上に、ＡＬ電極５の上方が開口されている絶縁層８が設けられている。
そして、ＡＬ電極５上に、例えばΦ約１０μｍ且つ高さ約１０μｍのＣｕピラー（Ｃｕ層）１と、Ｃｕピラー１上に設けられた例えばΦ約１０μｍ且つ高さ約１０μｍのはんだ層２と、Ｃｕピラー１の側面を覆う、厚さ約０．５μｍのＮｉ−Ｂ層（カバー層３の下側部分３Ｘ）と、はんだ層２の側面を覆う、厚さ約０．２μｍのＢ層（カバー層３の上側部分３Ｙ）とを有する端子構造を備える。

ここで、Ｎｉ−Ｂ層のＢ濃度は例えば約１．０ｗｔ％とし、はんだの種類は例えばＳｎ−２．０Ａｇとする。
これにより、Ｃｕピラー１の側面を覆うＮｉ−Ｂ層によって、シードエッチングに用いられるＣｕのエッチング液によるＣｕピラー１のサイドエッチングを防ぐことができ、また、はんだ層２の側面を覆うＢ層によって、はんだのウェットバックによるはんだこぼれを抑制することができる。

次に、このような端子の形成方法について、図４、図５を参照しながら説明する。
まず、図４（Ａ）に示すように、電極パッド（ここではＡＬ電極５）が設けられているＳｉウェハ４上の全面に、シード層９を、例えばスパッタ装置などによって形成する。
ここで、シード層９は、ウェハに電解めっきを施すための薄膜層である。ここでは、シード層９として、Ｔｉ層９Ｘ及びＣｕ層９Ｙからなるシード層を形成する。つまり、シード層９として、密着層としてのＴｉ層９Ｘとピラー材料であるＣｕからなるＣｕ層９Ｙを、例えば約１μｍ以下の膜厚で形成する。

具体的には、シード層９として、厚さ約２００ｎｍのＣｕ層９Ｙと、厚さ約１００ｎｍのＴｉ層９Ｘを形成する。
次に、図４（Ｂ）に示すように、Ｓｉウェハ４上の全面に、フォトレジスト１０を塗布し、露光装置と現像装置を用いて、パターンニングを行なって、Ｃｕピラー１を形成するためのパターンを形成する。

具体的には、厚さ約４０μｍのフォトレジスト１０を塗布し、Φ約１０μｍ且つピッチ約２０μｍでＣｕピラー１を形成するためのパターンを形成する。
次に、図４（Ｃ）に示すように、パターンニング後、例えば電解Ｃｕめっきによって、Ｃｕピラー（Ｃｕ層）１を形成する。
具体的には、パターンを用いて厚さ約１０μｍのＣｕ層１を形成することによって、Φ約１０μｍ、厚さ（高さ）約１０μｍのＣｕピラー１をピッチ約２０μｍで形成する。

次に、図４（Ｄ）に示すように、例えば電解はんだめっきによって、Ｃｕピラー１上にはんだ層２を形成する。
具体的には、Ｃｕピラー１上に厚さ約１０μｍのはんだ層２を形成する。
このような電解めっき工程がすべて終わった後に、図４（Ｅ）に示すように、レジスト剥離を行ない、Ｃｕピラー１を露出させる。

そして、図５（Ａ）に示すように、例えば無電解Ｎｉ−Ｂめっきによって、カバー層３となるＮｉ−Ｂ層３Ｚを形成する。ここでは、ウェハ全体を、例えば無電解Ｎｉ−Ｂめっき液に浸漬し、ウェハ全面に、カバー層３となるＮｉ−Ｂ層（無電解めっき膜）３Ｚを形成する。
具体的には、厚さが約０．５μｍ、Ｂ濃度が約１．０ｗｔ％のＮｉ−Ｂ層３Ｚを形成する。

次に、図５（Ｂ）に示すように、Ｓｉウェハ４の上方からＳｉウェハ４に対して垂直方向にカバー層３となるＮｉ−Ｂ層３Ｚのドライエッチングを行なう。ここで、Ｎｉ−Ｂ層３Ｚのドライエッチングは、例えばＡｒ系のガスをプラズマ化して行なえば良い。
このような垂直方向のドライエッチングによって、シード層９上のＮｉ−Ｂ層３Ｚ及びはんだ層２上のＮｉ−Ｂ層３Ｚは除去されるが、Ｃｕピラー１及びはんだ層２の側面のＮｉ−Ｂ層３Ｚは、エッチングされずに残存することになる。そして、Ｃｕピラー１及びはんだ層２の側面に残存したＮｉ−Ｂ層３Ｚがカバー層３となる。

次に、図５（Ｃ）に示すように、このようなドライエッチングを行なった後、ウェハ全体をＣｕ及びＴｉのエッチング液に浸漬し、Ｃｕ層９ＹとＴｉ層９Ｘとからなるシード層９をエッチング（シードエッチング）する。
この際、カバー層３、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ層によってＣｕピラー１のサイドエッチングが抑制される。

つまり、カバー層３によってＣｕピラー１の側面が覆われていないと、Ｃｕのエッチング液によってＣｕピラー１もサイドエッチングされてしまい、端子の小口径化が進んでしまう。これに対し、ここでは、カバー層３によってＣｕピラー１の側面が覆われているため、Ｃｕピラー１のサイドエッチングが抑制される。
これにより、例えばΦ約１０μｍの微細なＣｕピラー１を形成する場合であっても、端子の接合強度が大きく低下してしまうのを防止することができる。

次に、図５（Ｄ）に示すように、シードエッチング後、ウェハ全体をリフロー装置に入れ、はんだをウェットバックし、はんだを球状にする。
具体的には、リフロー装置において、約２５０℃で溶融時間約３０秒の条件にてはんだのウェットバックを行なう。
ここで、はんだのウェットバックは、はんだ層２を外観検査装置にて確認できるように光沢状にし、また、はんだ層２中のガスを抜くことではんだ接合後のボイドを除去するために行なわれる。

この際、はんだ層２の側面を覆うＮｉ−Ｂ層中のＮｉははんだ層２中に拡散するが、Ｎｉ−Ｂ層中のＢははんだ層２中に拡散せず、はんだ層２の側方に偏析してその位置に留まり、Ｂ層を形成する。
これにより、はんだ層２の側面を覆うＮｉ−Ｂ層、即ち、カバー層３の上側部分３ＹはＢ層となる。つまり、はんだのウェットバックによって、はんだ層２の側面を覆うようにＢ層が設けられることになる。なお、カバー層３の下側部分３Ｘ、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ層は、Ｎｉ−Ｂ層のままである。

そして、このＢ層は、非常に強固で、且つ、はんだと合金を形成せず、反応することがないため、はんだのウェットバックによって崩れることはない。このため、このＢ層によってはんだこぼれが抑制される。
これにより、例えばΦ約１０μｍの微細なＣｕピラー１を形成する場合であっても、はんだ量を多くしてはんだ層２を形成しても、Ｃｕピラー１の側方へのはんだこぼれを抑制することが可能となる。

次に、Ｓｉウェハ（基板）４に設けられた電極パッド（ここではＡＬ電極５）の上方に設けられ、Ｃｕピラー１及びはんだ層２の側面を覆うカバー層３（下側部分３ＸがＮｉ−Ｂ−Ｐ層であり、上側部分３ＹがＢ−Ｐ層である）を備え、さらに、Ｎｉバリア層７を備える端子について、具体例を挙げて、図６〜図８を参照しながら説明する。なお、図６〜図８では、ＩＭＣ層は図示を省略している。

ここでは、図６に示すように、ＡＬ電極５を備えるＳｉウェハ４の表面上に、ＡＬ電極５の上方が開口されている絶縁層８が設けられている。
そして、ＡＬ電極５上に、例えばΦ約１５μｍ且つ高さ約１５μｍのＣｕピラー（Ｃｕ層）１と、Ｃｕピラー１上に設けられた例えばΦ約１５μｍ且つ厚さ約３μｍの純ＮｉからなるＮｉバリア層７と、Ｎｉバリア層７上に設けられた例えばΦ約１５μｍ且つ高さ約１５μｍのはんだ層２と、Ｃｕピラー１の側面を覆う、厚さ約０．５μｍのＮｉ−Ｂ−Ｐ層（カバー層３の下側部分３Ｘ）と、Ｎｉバリア層７及びはんだ層２の側面を覆う、厚さ約０．２μｍのＢ−Ｐ層（カバー層３の上側部分３Ｙ）とを有する端子構造を備える。

ここで、Ｎｉ−Ｂ−Ｐ層のＢ濃度は例えば約０．５ｗｔ％とし、Ｐ濃度は例えば約２．０ｗｔ％とし、はんだの種類は例えばＳｎ−２．０Ａｇとする。
これにより、Ｃｕピラー１の側面を覆うＮｉ−Ｂ−Ｐ層によって、シードエッチングに用いられるＣｕのエッチング液によるＣｕピラー１のサイドエッチングを防ぐことができ、また、はんだ層２の側面を覆うＢ−Ｐ層によって、はんだのウェットバックによるはんだこぼれを抑制することができる。

次に、このような端子の形成方法について、図７、図８を参照しながら説明する。
まず、図７（Ａ）に示すように、電極パッド（ここではＡＬ電極５）が設けられているＳｉウェハ４上の全面に、シード層９を、例えばスパッタ装置などによって形成する。
ここでは、シード層９として、Ｔｉ層９Ｘ及びＣｕ層９Ｙからなるシード層を形成する。具体的には、シード層９として、厚さ約２００ｎｍのＣｕ層９Ｙと、厚さ約１００ｎｍのＴｉ層９Ｘを形成する。

次に、図７（Ｂ）に示すように、Ｓｉウェハ４上の全面に、フォトレジスト１０を塗布し、露光装置と現像装置を用いて、パターンニングを行なって、Ｃｕピラー１を形成するためのパターンを形成する。
具体的には、厚さ約４０μｍのフォトレジスト１０を塗布し、Φ約１５μｍ且つピッチ約３０μｍでＣｕピラー１を形成するためのパターンを形成する。

次に、図７（Ｃ）に示すように、パターンニング後、例えば電解Ｃｕめっきによって、Ｃｕピラー（Ｃｕ層）１を形成する。
具体的には、パターンを用いて厚さ約１５μｍのＣｕ層１を形成することによって、Φ約１５μｍ、厚さ（高さ）約１５μｍのＣｕピラー１をピッチ約３０μｍで形成する。
次に、例えば電解Ｎｉめっきを行なって、Ｃｕピラー１上に純ＮｉからなるＮｉバリア層７を形成し、その後に、例えば電解はんだめっきを行なって、Ｎｉバリア層７上にはんだ層２を形成する。これにより、Ｃｕピラー１とはんだ層２との間にＮｉバリア層７が設けられる。

具体的には、Ｃｕピラー１上に厚さ約３μｍのＮｉバリア層７を形成し、さらに、Ｎｉバリア層７上に厚さ約１５μｍのはんだ層２を形成する。
このような電解めっき工程がすべて終わった後に、図７（Ｄ）に示すように、レジスト剥離を行ない、Ｃｕピラー１を露出させる。
そして、図７（Ｅ）に示すように、例えば無電解Ｎｉ−Ｂ−Ｐめっきによって、カバー層３となるＮｉ−Ｂ−Ｐ層３Ｚを形成する。ここでは、ウェハ全体を、例えば無電解Ｎｉ−Ｂ−Ｐめっき液に浸漬し、ウェハ全面に、カバー層３となるＮｉ−Ｂ−Ｐ層（無電解めっき膜）３Ｚを形成する。

具体的には、厚さが約０．５μｍ、Ｂ濃度が約０．５ｗｔ％、Ｐ濃度が約２．０ｗｔ％のＮｉ−Ｂ−Ｐ層３Ｚを形成する。
次に、図８（Ａ）に示すように、Ｓｉウェハ４の上方からＳｉウェハ４に対して垂直方向にカバー層３となるＮｉ−Ｂ−Ｐ層３Ｚのドライエッチングを行なう。ここで、Ｎｉ−Ｂ−Ｐ層３Ｚのドライエッチングは、例えばＡｒ系のガスをプラズマ化して行なえば良い。

このような垂直方向のドライエッチングによって、シード層９上のＮｉ−Ｂ−Ｐ層３Ｚ及びはんだ層２上のＮｉ−Ｂ−Ｐ層３Ｚは除去されるが、Ｃｕピラー１及びはんだ層２の側面のＮｉ−Ｂ−Ｐ層３Ｚは、エッチングされずに残存することになる。そして、Ｃｕピラー１及びはんだ層２の側面に残存したＮｉ−Ｂ−Ｐ層３Ｚがカバー層３となる。
次に、図８（Ｂ）に示すように、このようなドライエッチングを行なった後、ウェハ全体をＣｕ及びＴｉのエッチング液に浸漬し、Ｃｕ層９ＹとＴｉ層９Ｘとからなるシード層９をエッチング（シードエッチング）する。

この際、カバー層３、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ−Ｐ層によってＣｕピラー１のサイドエッチングが抑制される。
これにより、例えばΦ約１５μｍの微細なＣｕピラーを形成する場合であっても、端子の接合強度が大きく低下してしまうのを防止することができる。
次に、図８（Ｃ）に示すように、シードエッチング後、ウェハ全体をリフロー装置に入れ、はんだをウェットバックし、はんだを球状にする。

具体的には、リフロー装置において、約２５０℃で溶融時間約３０秒の条件にてはんだのウェットバックを行なう。
この際、はんだ層２の側面を覆うＮｉ−Ｂ−Ｐ層中のＮｉははんだ層２中に拡散するが、Ｎｉ−Ｂ−Ｐ層中のＢ、Ｐははんだ層２中に拡散せず、はんだ層２の側方に偏析してその位置に留まり、Ｂ−Ｐ層を形成する。

これにより、はんだ層２の側面を覆うＮｉ−Ｂ−Ｐ層、即ち、カバー層３の上側部分３ＹはＢ−Ｐ層となる。つまり、はんだのウェットバックによって、はんだ層２の側面を覆うようにＢ−Ｐ層が設けられることになる。なお、カバー層３の下側部分３Ｘ、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ−Ｐ層は、Ｎｉ−Ｂ−Ｐ層のままである。
そして、このＢ−Ｐ層は、非常に強固で、且つ、はんだと合金を形成せず、反応することがないため、はんだのウェットバックによって崩れることはない。このため、このＢ−Ｐ層によってはんだこぼれが抑制される。

これにより、例えばΦ約１５μｍの微細なＣｕピラー１を形成する場合であっても、はんだ量を多くしてはんだ層２を形成しても、Ｃｕピラー１の側方へのはんだこぼれを抑制することが可能となる。
ところで、上述のような構成及び製造方法を採用しているのは、以下の理由による。
従来の端子構造であるマイクロバンプでは、端子の微細化が進むと、端子の高さが低くなり、例えば、アンダーフィル材を注入するための半導体チップと基板との間のギャップを確保できなくなる。

また、例えば、マイクロバンプでは、はんだが太鼓形状になるため、ギャップを確保するためにはんだ量を多くすると、隣り合う端子のはんだ同士の短絡（ブリッジ）が起きやすくなる。
このため、半導体チップの微細化に対応する端子構造として、Ｃｕピラー（Ｃｕピラーバンプ）が用いられるようになってきている［例えば図９（Ａ）、図９（Ｂ）参照］。

そして、近年、半導体チップの高機能化が進んでいるため、Ｃｕピラーの端子径が小径化（小口径化）する傾向にある。
しかしながら、シードエッチングによってＣｕピラーもサイドエッチングされ、小径化した端子径に対するサイドエッチング量の割合が非常に大きくなり、端子の接合強度が大きく低下してしまうことがわかった［例えば図１０（Ａ）、図１０（Ｂ）参照］。

つまり、シードエッチングでは、Ｔｉ及びＣｕのエッチング液にウェハを浸漬させるため、Ｃｕのエッチング液によってＣｕピラー自身もエッチングされ（サイドエッチング）、端子径が小さくなってしまう。
このサイドエッチングの量はシード層の厚さに依存するが、約１μｍ程度である。このサイドエッチングの量は、シード層の厚さが一定なら端子径に関わらず一定である。

このため、例えば、Ｃｕピラー径が約２０μｍ程度では、サイドエッチングによって、Ｃｕピラーが小径化しても端子の接合強度への影響は小さいが、Ｃｕピラー径が約１０μｍ〜約１５μｍ程度あるいは約１０μｍ以下になると、端子径に対するサイドエッチング量の割合が非常に大きくなるため、端子の接合強度が大きく低下してしまうことがわかった［例えば図１０（Ａ）、図１０（Ｂ）参照］。

また、端子径が小さくなると、Ｃｕピラー上に形成されたはんだ層のウェットバックによってはんだこぼれが発生してしまうため、はんだ層を厚くすることができず、はんだ層が薄いと、ほとんどＩＭＣ層になってしまい、接合できなくなることがわかった［例えば図１１（Ａ）、図１１（Ｂ）参照］。
つまり、はんだ層をめっきした後にウェットバックを行なうが、はんだ層が厚すぎるとはんだこぼれが発生してしまうため、微細化した端子では、はんだ層を厚くすることができない。

一方、ウェットバックによって形成されるＩＭＣ層ははんだ層の厚さや端子径に関わらず一定である。
このため、例えば、Ｃｕピラー径が約１０μｍ〜約１５μｍ程度あるいは約１０μｍ以下になり、はんだ層の厚さが薄いと、はんだのウェットバック後に、はんだ層がほとんどＩＭＣ層になってしまい、接合できなくなることがわかった［例えば図１１（Ａ）、図１１（Ｂ）参照］。

そこで、例えばＣｕピラーを小径化する場合であっても、シードエッチングによるＣｕピラーのサイドエッチングを抑制し、且つ、接合のために十分な厚さのはんだ層を形成してもはんだこぼれが発生しないようにすべく、上述のような構成及び製造方法を採用している（例えば図１、図２参照）。
つまり、カバー層３の下側部分３Ｘ、即ち、Ｃｕピラー１の側面を覆うＮｉ−Ｂ層が、エッチング液によるＣｕピラー１のサイドエッチングを抑制する。

また、カバー層３の上側部分３Ｙ、即ち、はんだ層２の側面を覆うＢ層は、はんだ層２と反応することがなく、非常に硬く、溶けないため、リフローを行なってもＢ層によってはんだこぼれが抑制される。
このため、接合に十分な厚さのはんだ層２を形成し、リフローによるウェットバックを行なってもはんだこぼれを抑制することができる。

したがって、例えば約１０μｍ〜約１５μｍ程度あるいは約１０μｍ以下の微細なＣｕピラー１を形成する場合であっても、Ｃｕピラー１のサイドエッチングを抑制し、はんだ接合に必要なはんだ層を確保することが可能となる。
これにより、例えば約１０μｍ〜約１５μｍ程度あるいは約１０μｍ以下の微細なＣｕピラーを、高い信頼性で形成し、確実にはんだ付けできるようになり、半導体装置の高性能化を実現することが可能となる。

ところで、本実施形態の半導体装置は、上述のような構造を有する端子を用いて、半導体チップ同士又は半導体チップと基板を電気的に接続したものである。なお、半導体装置を半導体パッケージともいう。
つまり、本半導体装置は、上述のような構造を有する端子を備える半導体チップ同士、又は、上述のような構造を有する端子を備える半導体チップと上述のような構造を有する端子を備える基板がはんだ接合されて、半導体チップ同士又は半導体チップと基板が電気的に接続されているものである。

このように、本半導体装置は、上述のような端子構造を備える半導体チップ同士、又は、上述のような端子構造を備える半導体チップと上述のような端子構造を備える基板がはんだ接合されて、半導体チップ同士又は半導体チップと基板が電気的に接続されているものである。
また、本実施形態の電子装置は、このような半導体装置を備えるものである。なお、電子装置を電子機器ともいう。例えば、本電子装置は、このような半導体装置を備えるサーバなどである。

したがって、本実施形態にかかる端子構造、半導体装置、電子装置及び端子の形成方法は、シードエッチングによるサイドエッチングを抑制し、且つ、接合のために十分な厚さのはんだ層２を形成してもはんだこぼれが発生しないようにすることができるという効果を有する。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。

以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
Ｃｕピラーと、
前記Ｃｕピラーの上方に設けられたはんだ層と、
少なくともＮｉ及びＢを含み、前記Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、前記はんだ層の側面を覆う上側部分とを有するカバー層とを備えることを特徴とする端子構造。

（付記２）
前記カバー層は、さらにＰ又はＷを含むことを特徴とする、付記１に記載の端子構造。
（付記３）
前記Ｃｕピラーと前記はんだ層との間にバリア層を備えることを特徴とする、付記１又は２に記載の端子構造。

（付記４）
前記バリア層は、Ｎｉを含むことを特徴とする、付記３に記載の端子構造。
（付記５）
前記カバー層の前記下側部分に含まれるＢの濃度は、０．１ｗｔ％以上６ｗｔ％以下であることを特徴とする、付記１〜４のいずれか１項に記載の端子構造。

（付記６）
前記はんだ層は、Ｂと化合物を形成せず、かつ、Ｃｕと合金を形成する材料を含むことを特徴とする、付記１〜５のいずれか１項に記載の端子構造。
（付記７）
付記１〜６のいずれか１項に記載された端子構造を備える半導体チップ同士、又は、付記１〜６のいずれか１項に記載された端子構造を備える半導体チップと付記１〜６のいずれか１項に記載された端子構造を備える基板がはんだ接合されて、前記半導体チップ同士又は前記半導体チップと前記基板が電気的に接続されていることを特徴とする半導体装置。

（付記８）
付記７に記載の半導体装置を備えることを特徴とする電子装置。
（付記９）
シード層上にＣｕピラーを形成する工程と、
前記Ｃｕピラーの上方にはんだ層を形成する工程と、
少なくともＮｉ及びＢを含み、前記Ｃｕピラー及び前記はんだ層の側面を覆うカバー層を形成する工程と、
前記シード層をエッチングする工程と、
前記はんだ層をウェットバックする工程とを含み、
前記はんだ層をウェットバックする工程を経て、前記カバー層が、少なくともＮｉ及びＢを含み、前記Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、前記はんだ層の側面を覆う上側部分とを有するものとなることを特徴とする端子の形成方法。

（付記１０）
前記カバー層は、さらにＰ又はＷを含むことを特徴とする、付記９に記載の端子の形成方法。
（付記１１）
前記Ｃｕピラーと前記はんだ層との間にバリア層を形成する工程を含むことを特徴とする、付記９又は１０に記載の端子の形成方法。

（付記１２）
前記バリア層は、Ｎｉを含むことを特徴とする、付記１１に記載の端子の形成方法。
（付記１３）
前記カバー層を形成する工程において、Ｂの濃度が０．１ｗｔ％以上６ｗｔ％以下のカバー層を形成することを特徴とする、付記９〜１２のいずれか１項に記載の端子の形成方法。

（付記１４）
前記はんだ層は、Ｂと化合物を形成せず、かつ、Ｃｕと合金を形成する材料を含むことを特徴とする、付記９〜１３のいずれか１項に記載の端子の形成方法。

１ Ｃｕピラー
２ はんだ層
３ カバー層
３Ｘ 下側部分
３Ｙ 上側部分
３Ｚ Ｎｉ−Ｂ層又はＮｉ−Ｂ−Ｐ層（無電解めっき膜）
４ Ｓｉウェハ（基板）
５ ＡＬ電極
６ ＩＭＣ層
７ バリア層（Ｎｉ層；Ｎｉバリア層）
８ 絶縁層
９ シード層
９Ｘ Ｔｉ層
９Ｙ Ｃｕ層
１０ フォトレジスト

Claims (9)

1. Ｃｕピラーと、
   前記Ｃｕピラーの上方に設けられたはんだ層と、
   少なくともＮｉ及びＢを含み、前記Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、前記はんだ層の側面を覆う上側部分とを有するカバー層とを備えることを特徴とする端子構造。
2. 前記カバー層は、さらにＰ又はＷを含むことを特徴とする、請求項１に記載の端子構造。
3. 前記Ｃｕピラーと前記はんだ層との間にバリア層を備えることを特徴とする、請求項１又は２に記載の端子構造。
4. 前記バリア層は、Ｎｉを含むことを特徴とする、請求項３に記載の端子構造。
5. 前記カバー層の前記下側部分に含まれるＢの濃度は、０．１ｗｔ％以上６ｗｔ％以下であることを特徴とする、請求項１〜４のいずれか１項に記載の端子構造。
6. 前記はんだ層は、Ｂと化合物を形成せず、かつ、Ｃｕと合金を形成する材料を含むことを特徴とする、請求項１〜５のいずれか１項に記載の端子構造。
7. 請求項１〜６のいずれか１項に記載された端子構造を備える半導体チップ同士、又は、請求項１〜６のいずれか１項に記載された端子構造を備える半導体チップと請求項１〜６のいずれか１項に記載された端子構造を備える基板がはんだ接合されて、前記半導体チップ同士又は前記半導体チップと前記基板が電気的に接続されていることを特徴とする半導体装置。
8. 請求項７に記載の半導体装置を備えることを特徴とする電子装置。
9. シード層上にＣｕピラーを形成する工程と、
   前記Ｃｕピラーの上方にはんだ層を形成する工程と、
   少なくともＮｉ及びＢを含み、前記Ｃｕピラー及び前記はんだ層の側面を覆うカバー層を形成する工程と、
   前記シード層をエッチングする工程と、
   前記はんだ層をウェットバックする工程とを含み、
   前記はんだ層をウェットバックする工程を経て、前記カバー層が、少なくともＮｉ及びＢを含み、前記Ｃｕピラーの側面を覆う下側部分と、少なくともＢを含み、前記はんだ層の側面を覆う上側部分とを有するものとなることを特徴とする端子の形成方法。

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