JP2016006812A - 端子構造、半導体装置、電子装置及び端子の形成方法 - Google Patents

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赤松　俊也
Toshiya Akamatsu
俊也 赤松
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Fujitsu Ltd
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    • H01L2224/13671—Chromium [Cr] as principal constituent
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    • H01L2224/1368—Molybdenum [Mo] as principal constituent
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13681—Tantalum [Ta] as principal constituent
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
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    • H01L2224/818—Bonding techniques
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81951—Forming additional members, e.g. for reinforcing
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    • H01L2224/92—Specific sequence of method steps
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Abstract

【課題】はんだ接合後の金属材料を含むピラーの側面へのはんだ材料の拡散を抑制し、接合信頼性を向上させた端子構造、半導体装置、電子装置及び端子の形成方法を提供する。
【解決手段】端子構造を、第１金属材料であるＣｕを含むピラー１と、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料であるＮｉを含み、ピラー１の上面及び側面を覆うカバー層２とを備える。カバー層２により、はんだ接合後のピラー１の側面へのはんだ材料の拡散を確実に抑制する。
【選択図】図１

Description

本発明は、端子構造、半導体装置、電子装置及び端子の形成方法に関する。
電子装置（電子機器）は、小型化、低消費電力化とともに、より一層の高機能化（高速、大容量）が求められている。
従来、半導体チップ同士又は半導体チップと基板の接続には、半導体チップの外周部に端子を配置し、ワイヤボンディングで接続する方法が用いられてきた。
近年、端子数の増大に伴い、半導体チップや基板の表面上に端子を形成し、これらの端子を対向させてフリップチップボンディングで接続する方法が用いられている。この方法によって、従来よりも多数の端子を接続することが可能となり、性能の向上を実現している。
例えば、半導体チップや基板の表面上に端子として銅柱を形成し、これらの銅柱を対向させてはんだ接合することでフリップチップ実装することが行なわれている。
また、例えば、銅柱からはんだに拡散する銅をブロックするために、銅柱の上部に拡散バリア層を設けることも提案されている。
特開２０１３−１３１７８２号公報 特開２００２−２０３９２５号公報 特開２００６−２９５１０９号公報
ところで、フリップチップ実装の際に金属ピラーを対向させてはんだ接合する場合、ピラーを構成する金属材料中へのはんだ材料の拡散が進行し、接合部にピラーを構成する金属材料とはんだ材料の化合物が多くできてしまい、例えば強度低下などの接合信頼性の低下を招くおそれがある。
これを防ぐために、上述のように、金属ピラーの上部に拡散バリア層を設けることが考えられる。
しかしながら、はんだ接合後の高温放置試験などで温度負荷がかかると、はんだ材料が表面固相拡散によって金属ピラーの側面へ移動してしまい、接合部のはんだ材料が欠乏して破断に至るなど、接合不良が起こり、接合信頼性の低下を招くおそれがあることがわかった。
そこで、はんだ接合後の金属材料を含むピラーの側面へのはんだ材料の拡散を抑制し、接合信頼性を向上させたい。
本端子構造は、第１金属材料を含むピラーと、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含み、ピラーの上面及び側面を覆うカバー層とを備える。
本半導体装置は、上述の端子構造を備える半導体チップ同士、又は、上述の端子構造を備える半導体チップと上述の端子構造を備える基板がはんだ接合されて、半導体チップ同士又は半導体チップと基板が電気的に接続されている。
本電子装置は、上述の半導体装置を備える。
本端子の形成方法は、第１金属材料を含むピラーを形成し、ピラーの上面及び側面が覆われるように、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含むカバー層を形成する。
したがって、本端子構造、半導体装置、電子装置及び端子の形成方法によれば、はんだ接合後の金属材料を含むピラーの側面へのはんだ材料の拡散を抑制し、接合信頼性を向上させることができるという利点がある。
本実施形態にかかる端子構造を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は本実施形態にかかる端子構造を説明するための模式的断面図である。 本実施形態にかかる端子構造を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は本実施形態にかかる端子構造を説明するための模式的断面図である。 本実施形態にかかる端子構造を説明するための模式的断面図である。 本実施形態にかかる端子構造の具体例を説明するための模式的断面図である。 本実施形態にかかる端子構造の具体例による効果を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は本発明の課題を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は本発明の課題を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は本発明の課題を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は本実施形態にかかる端子の形成方法（第１の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｅ）は本実施形態にかかる端子の形成方法（第１の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は本実施形態にかかる半導体部品（半導体装置）及びその製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｇ）は本実施形態にかかる電子部品及びその製造方法並びに電子装置を説明するための模式図である。 （Ａ）〜（Ｆ）は本実施形態にかかる端子の形成方法（第２の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は本実施形態にかかる端子の形成方法（第２の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は本実施形態にかかる端子の形成方法（第３の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｅ）は本実施形態にかかる端子の形成方法（第３の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｆ）は本実施形態にかかる端子の形成方法（第４の端子形成方法）を説明するための模式的断面図である。 （Ａ）〜（Ｇ）は本実施形態にかかる端子の形成方法（第４の端子形成方法）を説明するための模式的断面図である。
以下、図面により、本発明の実施の形態にかかる端子構造、半導体装置、電子装置及び端子の形成方法について、図１〜図２０を参照しながら説明する。
本実施形態の端子構造は、半導体チップ（例えばＬＳＩチップ）や半導体ウェハなどの半導体素子、あるいは、回路基板、配線基板、パッケージ基板、ビルドアップ基板などの基板の表面上に形成される端子の構造であって、フリップチップボンディングで接続するのに用いられる端子の構造である。
本端子構造は、例えばＣＭＯＳ ＬＳＩ、メモリーデバイス、センサーデバイス、ＭＥＭＳなどの半導体部品を製造する際に、半導体素子の表面上に形成され、半導体素子同士を接続するのに用いられる端子の構造に適用するのが好ましい。
なお、端子を、突起状端子、柱状端子、接続端子、電極、電極端子、突起状電極、柱状電極、突起電極又は柱状バンプともいう。また、端子構造を、接続端子構造、電極構造又は電極端子構造ともいう。また、半導体チップや半導体ウェハなどの半導体素子、半導体素子同士を接続した半導体部品を、半導体装置ともいう。
本端子構造は、図１〜図４に示すように、第１金属材料を含むピラー１と、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含み、ピラー１の上面及び側面を覆うカバー層２とを備える。これにより、はんだ接合後のピラー１の側面へのはんだ材料の拡散を抑制し、接合信頼性を向上させることが可能となる（図７参照）。また、図１、図２（Ｃ）、図４（Ｃ）、図４（Ｄ）に示すように、カバー層２の上方にはんだ層４を備えるものとしても良い。
例えば、ピラー１は、第１金属材料としてＣｕを含むものとするのが好ましい。例えば、ピラー１は、Ｃｕ又はＣｕ合金からなるものとするのが好ましい。なお、ピラー１を、ピラーバンプ又は金属ピラーともいう。また、第１金属材料を、ピラー材料、端子材料、電極材料又は電極端子材料ともいう。
また、はんだ材料は、Ｓｎを含むはんだ材料とするのが好ましい。なお、カバー層２の上方にはんだ層４を備えるものとする場合［図１、図２（Ｃ）、図４（Ｃ）、図４（Ｄ）参照］には、このはんだ層４を構成するはんだ材料が、Ｓｎを含むはんだ材料とするのが好ましい。
例えば、はんだ材料は、例えばＳｎ−３．５Ａｇ（Ａｇ濃度約０．５〜約４．５）などのＳｎＡｇ系、例えばＳｎ−０．７ＣｕなどのＳｎＣｕ系、例えばＳｎ−３Ａｇ−０．５Ｃｕ、Ｓｎ−１．０Ａｇ−０．７Ｃｕ、Ｓｎ−０．３Ａｇ−０．７Ｃｕ、Ｓｎ−０．１Ａｇ−０．７ＣｕなどのＳｎＡｇＣｕ系、例えばＳｎ−５ＳｂなどのＳｎＳｂ系、例えばＳｎ−３７ＰｂなどのＳｎＰｂ系、例えばＳｎ−８ＺｎなどのＳｎＺｎ系、例えばＩｎ−４８ＳｎなどのＩｎ系、Ｓｎ−５８Ｂｉ、Ｓｎ−５７Ｂｉ−１ＡｇなどのＢｉ系などを用いるのが好ましい。
また、カバー層２は、第２金属材料としてＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ及びＭｏからなる群の中から選ばれるいずれか１つを含むものとするのが好ましい。例えば、カバー層２は、Ｔｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ、Ｍｏ又はこれらのいずれかを含む合金（例えばこれらを主成分とする合金）からなるものとするのが好ましい。これらのカバー層２を構成する金属材料は、はんだ材料と合金を作らない材料である。なお、第２金属材料を、カバー材料ともいう。
この場合、図１、図２（Ｂ）、図３、図４（Ｂ）、図４（Ｃ）に示すように、カバー層２上に、はんだ接合可能な金属材料を含む接合層３を備えるものとするのが好ましい。つまり、カバー層２のピラー１の上面を覆っている部分の上に、接合層３を設けるのが好ましい。また、図１、図４（Ｃ）に示すように、この接合層３上にはんだ層４を備えるものとするのが好ましい。このように、はんだ接合可能な金属材料を含む接合層３を設ける場合、接合層３の膜厚を制御することで、接合後のはんだ材料との合金組成も制御することが可能となる。
この接合層３を設ける場合、カバー層２のピラー１の上面を覆っている部分は、ピラー１と接合層３に挟まれた状態となる。例えば、端子は、ピラー１の上方に、カバー層２、接合層３、はんだ層４を積層させた構造となる。このため、カバー層２のピラー１の上面を覆っている部分は、端子の内部に設けられていることになる。この場合、カバー層２は、端子の内部に設けられ、端子の側面も部分的に覆うように設けられていることになる。
なお、これに限られるものではなく、例えば、カバー層２は、第２金属材料としてＮｉを含むものとしても良い。この場合、図２（Ｃ）、図４（Ｄ）に示すように、上述の接合層３を設けないで、このカバー層２上にはんだ層４を備えるものとしても良い。但し、上述のカバー層２を構成する金属材料、即ち、Ｔｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ、Ｍｏ又はこれらのいずれかを含む合金は、Ｎｉよりもはんだ材料の拡散（拡散速度）が遅い。このため、上述のカバー層２を構成する金属材料、即ち、Ｔｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ、Ｍｏ又はこれらのいずれかを含む合金をカバー層２に用いることで、より確実に、はんだ接合後のピラー１の側面へのはんだ材料の拡散を抑制することが可能となる。
また、上述の接合層３を設ける場合、図３に示すように、接合層３の側面を覆うカバー層５を設けても良い。
また、図４（Ａ）〜図４（Ｄ）に示すように、カバー層２のピラー１の側面を覆っている部分の表面を覆う酸化膜６（不動態膜）を備えるものとしても良い。この酸化膜６として、例えば、カバー層２のピラー１の側面を覆っている部分の表面に、カバー層２を構成する金属材料が酸化された金属酸化膜を備えるものとしても良い。なお、図４（Ｂ）、図４（Ｃ）に示すように、カバー層２上に接合層３を設ける場合、この酸化膜６によって、接合層３の側面も覆われるようにしても良い。この酸化膜６として、例えば、カバー層２のピラー１の側面を覆っている部分の表面に、カバー層２を構成する金属材料が酸化された金属酸化膜を備え、かつ、接合層３の側面に、接合層３を構成する金属材料が酸化された金属酸化膜を備えるものとしても良い。このように、外気と接触する端子の表面（金属表面）が、酸化膜６によって覆われるようにするのが好ましい。これにより、より確実に、はんだ接合後のピラー１の側面へのはんだ材料の拡散を抑制することが可能となる。また、酸化膜６の表面でははんだは濡れがより悪くなるため、はんだ接合時にはんだを溶融させた際にも、はんだが側面へ流れ出してしまうのを抑制することが可能となる。
このような構造を有する端子は、以下のようにして形成することができる。
つまり、本実施形態の端子の形成方法は、第１金属材料を含むピラー１を形成し、ピラー１の上面及び側面が覆われるように、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含むカバー層２を形成する、各工程を含む（図１１、図１２、図１５〜図２０参照）。
ここで、ピラー１は、第１金属材料としてＣｕを含むものとするのが好ましく、はんだ材料は、Ｓｎを含むものとするのが好ましい。
また、端子構造をはんだ層４を含むものとする場合［図１、図２（Ｃ）、図４（Ｃ）、図４（Ｄ）参照］には、カバー層２の上方にはんだ層４を形成する工程を含むものとすれば良い。
また、カバー層２を、第２金属材料としてＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ及びＭｏからなる群の中から選ばれるいずれか１つを含むものとする場合には、カバー層２上にはんだ接合可能な金属材料を含む接合層３を形成する工程を含むものとするのが好ましい［図１、図２（Ｂ）、図３、図４（Ｂ）、図４（Ｃ）参照］。また、この接合層３上にはんだ層４を形成する工程を含むものとするのも好ましい［図１、図４（Ｃ）参照］。
なお、カバー層２を、第２金属材料としてＮｉを含むものとする場合には、このカバー層２上にはんだ層４を形成する工程を含むものとしても良い［図２（Ｃ）、図４（Ｄ）参照］。つまり、接合層３を形成する工程を含まずに、はんだ層４を形成する工程を含むものとしても良い。
また、端子構造を、酸化膜６を備えるものとする場合［図４（Ａ）〜図４（Ｄ）参照］には、カバー層２のピラー１の側面を覆っている部分の表面が覆われるように酸化膜６を形成する工程を含むものとすれば良い。例えば、カバー層２を形成する工程の後に、カバー層２のピラー１の側面を覆っている部分の表面に、カバー層２を構成する金属材料が酸化された金属酸化膜６を形成する工程を含むものとすれば良い。この金属酸化膜６を形成する工程は、例えば、カバー層２のピラー１の側面を覆っている部分の表面（外側表面）のカバー層２を構成する金属材料が酸化されて金属酸化膜６が形成されるように、大気雰囲気下で加熱を行なう工程とすれば良い。
ところで、本実施形態の半導体装置は、上述のような構造を有する端子を用いて、半導体チップ同士又は半導体チップと基板を電気的に接続した半導体部品２０である［図１３（Ｄ）参照］。なお、半導体部品を半導体パッケージともいう。
つまり、本半導体装置は、上述のような構造を有する端子を備える半導体チップ同士、又は、上述のような構造を有する端子を備える半導体チップと上述のような構造を有する端子を備える基板がはんだ接合されて、半導体チップ同士又は半導体チップと基板が電気的に接続されている半導体部品である。
このように、本半導体装置は、第１金属材料を含む第１ピラーと、第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含み、第１ピラーの上面及び側面を覆う第１カバー層とを含む第１端子を備える第１半導体チップと、第３金属材料を含む第２ピラーと、第３金属材料よりもはんだ材料の拡散が遅い第４金属材料を含み、第２ピラーの上面及び側面を覆う第２カバー層とを含む第２端子を備える第２半導体チップ又は基板とを備え、第１カバー層と第２カバー層との間に設けられたはんだ層によって、第１端子と第２端子とがはんだ接合されて、第１半導体チップと第２半導体チップ又は基板とが電気的に接続されている半導体部品である。
なお、端子構造を、酸化膜６を備えないものとした場合、このような半導体部品を製造する際に、はんだ接合した後に、例えば図５に示すように、はんだ接合された端子の側面、即ち、両端子の側面及びはんだ層（及びはんだと金属材料の化合物層）の側面の表面全体が覆われるように酸化膜６Ａを形成するようにしても良い。例えば、半導体部品を製造する際に、はんだ接合した後に、はんだ接合された端子の側面の表面側の金属材料が酸化されて金属酸化膜６Ａが形成されるように、大気雰囲気下で加熱を行なうようにすれば良い。これにより、より確実に、はんだ接合後のピラー１の側面へのはんだ材料の拡散を抑制することが可能となる。なお、図５中、符号３４は接合層３を構成する金属材料とはんだ材料の化合物を示している。また、図５では、接合層３を備える端子構造を例に挙げて説明しているが、上述の図１〜図３に示したいずれの端子構造にも適用可能である。但し、接合層３を備えない場合には、例えばＮｉなどのカバー層２とはんだ層４との間にカバー層２を構成する金属材料とはんだ材料の化合物が形成されることになる。
また、本実施形態の電子装置は、図１４（Ａ）〜図１４（Ｇ）に示すように、このような半導体部品２０（半導体装置）を備えるものである。なお、電子装置を電子機器ともいう。例えば、本電子装置は、このような半導体部品２０を備えるサーバ２４（サーバシステム）である。このようなサーバは、例えば、以下のようにして実現することができる。つまり、まず、図１４（Ａ）に示すように、上述のような構造を有する端子を用い、これらの端子同士をはんだ接合して、半導体チップ同士を電気的に接続した半導体部品２０を製造する。次に、図１４（Ｂ）に示すように、この半導体部品２０を、例えばパッケージ基板などの基板２１に搭載し、図１４（Ｃ）に示すように、ワイヤボンディングによって基板２１と電気的に接続し、図１４（Ｄ）に示すように、樹脂封止を行なって、図１４（Ｅ）に示すような電子部品２２とする。そして、図１４（Ｆ）に示すように、この電子部品２２をシステムボード２３上に搭載し、筐体の中に収納する。このようにして、図１４（Ｇ）に示すように、上述のような半導体部品２０を備えるサーバ２４を実現することができる。このようなサーバ２４は、例えば、高信頼性が求められる次世代交通システムのように、それぞれの移動体（この場合は車）から得られる多くの情報をサーバ２４で解析し、的確な指示、交通制御などを行う場合に用いられる。
したがって、本実施形態にかかる端子構造、半導体装置、電子装置及び端子の形成方法によれば、金属材料を含むピラー１の側面へのはんだ材料の拡散を抑制し、接合信頼性を向上させることができるという利点がある。
以下、半導体素子の回路面に設けられた電極パッドの上方に設けられる端子の構造を例に挙げて具体的に説明する。
本端子構造は、図６に示すように、Ｃｕピラー１と、ＣｕよりもＳｎの拡散が遅いＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ又はＭｏを含み、Ｃｕピラー１の上面及び側面を覆うカバー層２と、カバー層２上に設けられたＣｕ接合層３と、Ｃｕ接合層３上に設けられたＳｎを含むはんだ層４とを備える。
つまり、本半導体素子は、Ｃｕピラー１と、ＣｕよりもＳｎの拡散が遅いＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ又はＭｏを含み、Ｃｕピラーの上面及び側面を覆うカバー層２と、カバー層２上に設けられたＣｕ接合層３と、Ｃｕ接合層３上に設けられたＳｎを含むはんだ層４とを有する端子７を備える。
これにより、図７に示すように、はんだ接合後のＣｕピラー１の側面へのＳｎの拡散を抑制し、接合信頼性を向上させることが可能となる。なお、図７中、符号３４は接合層３を構成する金属材料であるＣｕとはんだ材料であるＳｎの化合物（ＣｕＳｎ化合物）を示している。
つまり、例えば、半導体チップ同士又は半導体チップと基板をフリップチップ接合するのに、はんだバンプに代えて、図８（Ａ）〜図８（Ｃ）に示すように、Ｃｕピラー１００（Ｃｕピラーバンプ）を用い、これらを対向させてＳｎを含むはんだ材料４００を用いてはんだ接合すると、Ｃｕピラー１００へのＳｎの拡散が進行する。そして、接合部にＣｕとＳｎの化合物（Ｃｕ／Ｓｎ化合物）１４０が多くできてしまう。この結果、例えば強度低下などの接合信頼性の低下を招くおそれがある。なお、図８（Ａ）では、簡略化のため、Ｃｕ／Ｓｎ化合物１４０を省略している。
これを防ぐために、図９（Ａ）〜図９（Ｃ）に示すように、Ｃｕピラー１００の上部に、即ち、Ｃｕピラー１００とＳｎを含むはんだ層４００の間に、バリアメタル層として、ＣｕよりもＳｎの拡散（拡散速度）が遅いＮｉ層２００を設けることで、ＳｎのＣｕへの拡散を抑制することが考えられる。
しかしながら、はんだ接合後の高温放置試験などで温度負荷がかかると、図１０（Ａ）〜図１０（Ｄ）に示すように、Ｓｎが表面固相拡散によって、Ｎｉ層２００の表面を伝わってＣｕピラー１００の側面へ移動（拡散）してしまい、接合部のＳｎが欠乏して破断に至るなど、接合不良が起こり、接合信頼性の低下を招くおそれがあることがわかった。この場合、Ｃｕピラー１００の側面にはＣｕ／Ｓｎ化合物１４０が形成されることになる。
このため、本実施形態では、上述のように、Ｃｕピラー１の上面だけでなくＣｕピラー１の側面も、ＣｕよりもＳｎの拡散が遅いＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ又はＭｏを含むカバー層２で覆うようにしている（図６参照）。
これにより、はんだ接合後のＣｕピラー１の側面へのＳｎの拡散（流れ出し）を抑制し、接合部の破断などの接合不良を防止して、接合信頼性を向上させることが可能となる（図７参照）。
また、上述のように、カバー層２とＳｎを含むはんだ層４の間に、Ｃｕ接合層３を設ける場合、Ｃｕ接合層３の膜厚を制御することで、接合後のＣｕとＳｎとの合金組成も制御することが可能となる。
このような構造を有する端子７は、以下のようにして形成することができる。これを、第１の端子形成方法という。
つまり、まず、図１１（Ａ）に示すように、半導体素子の回路面上に、めっきシード層１１を形成する。ここでは、半導体ウェハ１０の回路面上に、スパッタによって、Ｔｉ/Ｃｕ（１００ｎｍ／５００ｎｍ）からなるめっきシード層１１を形成する。
次に、図１１（Ｂ）に示すように、半導体素子の回路面に備えられる電極パッド１２の上方のＣｕピラー１を形成する領域に開口を有するレジストマスク１３を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、半導体素子の回路面に備えられる電極パッド１２の上方のＣｕピラー１を形成する領域を露光・現像によって開口して、Ｃｕピラー１を形成する領域に開口を有するレジストマスク１３を形成する。
次に、図１１（Ｃ）に示すように、このレジストマスク１３を用いて、半導体素子の回路面に備えられる電極パッド１２上に形成されためっきシード層１１上に、Ｃｕピラー１を形成する。ここでは、Ｃｕピラー１を形成する領域に開口を有するレジストマスク１３を用いて、電解めっきによって、めっきシード層１１上に柱状にＣｕを成長させて、Ｃｕピラー１を形成する。
次に、図１１（Ｄ）に示すように、レジストを剥離し、図１１（Ｅ）に示すように、再度、Ｃｕピラー１及びＣｕピラー１の側方のカバー層２を形成する空間を含む領域に開口を有するレジストマスク１４を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、Ｃｕピラー１を含み、それよりも側方へ大きい領域を露光・現像によって開口して、Ｃｕピラー１の側方のカバー層を形成する空間を含む領域に開口を有するレジストマスク１４を形成する。
次に、図１１（Ｆ）に示すように、このレジストマスク１４を用いて、Ｃｕピラー１の上面及び側面が覆われるように、カバー層２を形成する。ここでは、Ｃｕピラー１の側方のカバー層２を形成する空間を含む領域に開口を有するレジストマスク１４を用いて、電解めっきによって、めっきシード層１１上及びＣｕピラー１の上面及び側面上にＣｒを成長させて、Ｃｒカバー層２を形成する。なお、ここでは、カバー層２をＣｒからなるカバー層としているが、これに限られるものではなく、例えば、Ｔｉ、Ｔａ、Ａｌ、Ｗ又はＭｏからなるカバー層としても良い。
次に、図１２（Ａ）に示すように、レジストマスク１４を用いて、カバー層２上に接合層３を形成する。ここでは、レジストマスク１４を用いて、電解めっきによって、Ｃｒカバー層２の上面上にＣｕを成長させて、Ｃｕ接合層３（Ｃｕめっき層）を形成する。
次に、図１２（Ｂ）に示すように、接合層３上にはんだ層４を形成する。ここでは、電解めっきによって、Ｃｕ接合層３の上面上にＳｎＡｇはんだを成長させて、ＳｎＡｇはんだ層４（ＳｎＡｇはんだめっき層）を形成する。
次に、図１２（Ｃ）に示すように、レジストを剥離し、図１２（Ｄ）に示すように、めっきシード層１１の不要な部分をエッチングによって除去する。
最後に、図１２（Ｅ）に示すように、めっき層であるはんだ層４を、リフローによって溶融・凝固させて、その形状を安定化させる。ここでは、めっき層であるＳｎＡｇはんだ層４を、リフローによるウェットバックによって溶融・凝固させて、その形状を安定化させる。
なお、端子構造を、酸化膜６を備えるものとする場合［図４（Ａ）〜図４（Ｄ）参照］には、カバー層２を形成した後に、例えば上述のようにして端子７を形成した後に、カバー層２のピラー１の側面を覆っている部分の表面が覆われるように酸化膜６を形成すれば良い。例えば、大気炉中で例えば約１５０℃〜約２００℃で加熱を行なうことで、カバー層２のピラー１の側面を覆っている部分の表面に、カバー層２を構成する金属材料が酸化された金属酸化膜を形成すれば良い。
このようにして、図１２（Ｅ）に示すように、半導体素子の回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を形成することができる。
ここでは、上述のようにして、回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を備える半導体ウェハ１０を製造することができる。
その後、上述のような構造を有する端子７を備える半導体ウェハ１０を個片化して、上述のような構造を有する端子７を備える半導体チップ１５、１６［図１３（Ａ）、図１３（Ｂ）参照］を製造することができる。
そして、半導体チップ同士を電気的に接続した半導体部品２０を製造する場合［図１３（Ｄ）参照］には、接続される半導体チップとして、上述のようにして、上述のような構造を有する端子７を備える半導体チップ１５、１６を製造し［図１３（Ａ）、図１３（Ｂ）参照］、上述のような構造を有する端子同士をはんだ接合すれば良い［図１３（Ｃ）、図１３（Ｄ）参照］。なお、このような半導体部品２０を接合体ともいう。
なお、ここでは、半導体ウェハ１０や半導体チップ１５、１６などの半導体素子の表面上に、上述のようにして、上述のような構造を有する端子７を形成する場合を例に挙げて説明しているが、回路基板、配線基板、パッケージ基板、ビルドアップ基板などの基板の表面上に形成される端子についても、同様の方法で形成することができる。また、半導体チップと基板を電気的に接続した半導体部品を製造する場合には、接続される半導体チップ及び基板として、上述のようにして、上述のような構造を有する端子を備える半導体チップ及び基板を製造し、上述のような構造を有する端子同士をはんだ接合すれば良い。
例えば、以下のようにして、半導体チップ同士を電気的に接続した半導体部品２０を製造することができる。
まず、図１３（Ａ）に示すように、下側の半導体チップ１５に、フラックス１７（例えばロジン系フラックス）を塗布した後、図１３（Ｂ）に示すように、フリップチップボンダ１７によって、上下の半導体チップ１５、１６に備えられる端子７の位置合わせを行ない、室温で、下側の半導体チップ１５上に上側の半導体チップ１６を仮搭載する。その後、図１３（Ｃ）に示すように、約２２０℃以上（ピーク温度約２６０℃）、約６０秒の条件で、窒素雰囲気のリフロー炉で、リフローを行なって加熱し、上述のような構造を有する端子同士をはんだ接合する。その後、図１３（Ｄ）に示すように、フラックスを洗浄して、上下の半導体チップ同士を電気的に接続した半導体部品２０を製造することができる。
なお、端子構造を、酸化膜６を備えないものとした場合、このような半導体部品２０を製造する際に、はんだ接合した後に、はんだ接合された端子の側面が覆われるように酸化膜６Ａを形成するようにしても良い（図５参照）。例えば、半導体部品２０を製造する際に、はんだ接合した後に、大気炉中で例えば約１５０℃〜約２００℃で加熱を行なうことで、はんだ接合された端子の側面の表面側の金属材料が酸化された金属酸化膜を形成するようにしても良い。
実際に、このようにして製造した半導体部品２０を、約１５０℃の恒温槽で高温放置試験を行ない、電気的導通を確認することで、端子７の接合評価を行なったところ、以下のような結果が得られた。なお、ここでは、比較のために、従来のＣｕピラーバンプ［図８（Ａ）〜図８（Ｃ）参照］を用いてはんだ接合した半導体部品についても、同様の試験及び評価を行なった。
従来のＣｕピラーバンプ［図８（Ａ）〜図８（Ｃ）参照］を用いてはんだ接合した半導体部品では、約１０００時間後に、１０個のサンプルのうち９個のサンプルが導通不良となり、接合不良となった。
これに対し、上述のような構造を有する端子７を用いてはんだ接合した本実施形態の半導体部品２０では、１０個のサンプルのうち１０個のサンプルで試験後も導通を確認でき、接合不良を防止し、接合信頼性を向上させることができるという効果を確認することができた。
なお、上述のような構造を有する端子７の形成方法は、上述の第１の端子形成方法に限られるものではなく、以下の第２〜第４の端子形成方法によっても、上述のような構造を有する端子７を形成することができる。
まず、第２の端子形成方法について、図１５、図１６を参照しながら説明する。
つまり、第２の端子形成方法では、まず、上述の第１の端子形成方法と同様に、図１５（Ａ）に示すようにめっきシード層１１を形成し、図１５（Ｂ）に示すようにレジストマスク１３を形成し、図１５（Ｃ）に示すようにＣｕピラー１を形成する。
次に、図１５（Ｄ）に示すように、レジストを剥離し、図１５（Ｅ）に示すように、全面に、スパッタによって、Ｃｕピラー１の上面及び側面を覆うカバー層２となるＴｉ層２Ｘ（Ｔｉ膜）を形成した後、図１５（Ｆ）に示すように、再度、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉ層２Ｘを含む領域に開口を有するレジストマスク１８を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉ層２Ｘを含む領域を露光・現像によって開口して、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉ層２Ｘを含む領域に開口を有するレジストマスク１８を形成する。
次に、図１６（Ａ）に示すように、このレジストマスク１８を用いて、カバー層２となるＴｉ層２Ｘ上に接合層３を形成する。ここでは、レジストマスク１８を用いて、電解めっきによって、Ｔｉ層２の上面上にＣｕを成長させて、Ｃｕ接合層３（Ｃｕめっき層）を形成する。
次に、図１６（Ｂ）に示すように、接合層３上にはんだ層４を形成する。ここでは、電解めっきによって、Ｃｕ接合層３の上面上にＳｎＡｇはんだを成長させて、ＳｎＡｇはんだ層４（ＳｎＡｇはんだめっき層）を形成する。
次に、図１６（Ｃ）に示すように、レジストを剥離し、図１６（Ｄ）に示すように、Ｔｉ層２Ｘの不要な部分をエッチング（例えばドライエッチング）によって除去する。これにより、Ｔｉ層２Ｘの残された部分によって、Ｃｕピラー１の上面及び側面を覆うカバー層２が形成される。つまり、めっきシード層１１上及びＣｕピラー１の上面及び側面上にＴｉカバー層２が形成される。なお、ここでは、カバー層２をＴｉからなるカバー層としているが、これに限られるものではなく、例えば、Ｃｒ、Ｔａ、Ａｌ、Ｗ又はＭｏからなるカバー層としても良い。
次いで、上述の第１の端子形成方法と同様に、図１６（Ｅ）に示すように、めっきシード層１１の不要な部分をエッチングによって除去する。
最後に、上述の第１の端子形成方法と同様に、図１６（Ｆ）に示すように、めっき層であるはんだ層４を、リフローによって溶融・凝固させて、その形状を安定化させる。
このようにして、半導体素子の回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を形成することができる。
ここでは、上述のようにして、回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を備える半導体ウェハ１０を製造することができる。
このため、その後、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、上述のような構造を有する端子７を備える半導体ウェハ１０を個片化して、上述のような構造を有する端子７を備える半導体チップ１５、１６［図１３（Ａ）、図１３（Ｂ）参照］を製造することができる。
また、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、半導体チップ同士を電気的に接続した半導体部品２０［図１３（Ｄ）参照］を製造することができる。
そして、実際に、このようにして製造した半導体部品２０を、約１５０℃の恒温槽で高温放置試験を行ない、電気的導通を確認することで、端子の接合評価を行なったところ、１０個のサンプルのうち１０個のサンプルで試験後も導通を確認でき、接合不良を防止し、接合信頼性を向上させることができるという効果を確認することができた。
次に、第３の端子形成方法について、図１７、図１８を参照しながら説明する。
つまり、第３の端子形成方法では、まず、上述の第１の端子形成方法と同様に、図１７（Ａ）に示すようにめっきシード層１１を形成し、図１７（Ｂ）に示すようにレジストマスク１３を形成し、図１７（Ｃ）に示すようにＣｕピラー１を形成する。
次に、図１７（Ｄ）に示すように、レジストを剥離し、図１７（Ｅ）に示すように、Ｃｕピラー１の上面及び側面が覆われるように、カバー層２を形成する。ここでは、選択性ＣＶＤ（Chemical Vapor Deposition）によって、めっきシード層１１上及びＣｕピラー１の上面及び側面上にＷを成長させて、Ｗカバー層２を形成する。なお、ここでは、カバー層２をＷからなるカバー層としているが、これに限られるものではなく、例えば、Ｃｒ、Ｔｉ、Ｔａ、Ａｌ又はＭｏからなるカバー層としても良い。
次に、図１７（Ｆ）に示すように、再度、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＷカバー層２を含む領域に開口を有するレジストマスク１８を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、Ｃｕピラー１及びＣｕピラーの上面及び側面に形成されているＷカバー層２を含む領域を露光・現像によって開口して、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＷカバー層２を含む領域に開口を有するレジストマスク１８を形成する。
その後、上述の第１の端子形成方法と同様に、図１８（Ａ）に示すように接合層３を形成し、図１８（Ｂ）に示すようにはんだ層４を形成し、図１８（Ｃ）に示すようにレジストを剥離し、図１８（Ｄ）に示すようにめっきシード層１１の不要な部分を除去し、図１８（Ｅ）に示すように、めっき層であるはんだ層４の形状を安定化させる。
このようにして、半導体素子の回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を形成することができる。
ここでは、上述のようにして、回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を備える半導体ウェハ１０を製造することができる。
このため、その後、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、上述のような構造を有する端子７を備える半導体ウェハ１０を個片化して、上述のような構造を有する端子７を備える半導体チップ１５、１６［図１３（Ａ）、図１３（Ｂ）参照］を製造することができる。
また、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、半導体チップ同士を電気的に接続した半導体部品２０［図１３（Ｄ）参照］を製造することができる。
そして、実際に、このようにして製造した半導体部品２０を、約１５０℃の恒温槽で高温放置試験を行ない、電気的導通を確認することで、端子の接合評価を行なったところ、１０個のサンプルのうち１０個のサンプルで試験後も導通を確認でき、接合不良を防止し、接合信頼性を向上させることができるという効果を確認することができた。
第４の端子形成方法について、図１９、図２０を参照しながら説明する。
つまり、第４の端子形成方法では、まず、上述の第１の端子形成方法と同様に、図１９（Ａ）に示すようにめっきシード層１１を形成し、図１９（Ｂ）に示すようにレジストマスク１３を形成し、図１９（Ｃ）に示すようにＣｕピラー１を形成し、図１９（Ｄ）に示すようにレジストを剥離する。
次に、図１９（Ｅ）に示すように、再度、Ｃｕピラー１及びＣｕピラー１の側方のカバー層２を形成する空間を含む領域に開口を有するレジストマスク１９を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、Ｃｕピラー１を含み、それよりも側方へ大きい領域を露光・現像によって開口して、Ｃｕピラー１の側方のカバー層２を形成する空間を含む領域に開口を有するレジストマスク１９を形成する。
次に、図１９（Ｆ）に示すように、全面に、スパッタによって、Ｃｕピラー１の上面及び側面を覆うカバー層２となるＴｉ層２Ｙ（Ｔｉ膜）を形成した後、図２０（Ａ）に示すように、レジストを剥離する（リフトオフ）。これにより、Ｔｉ層２Ｙの不要な部分が除去され、めっきシード層１１上及びＣｕピラー１の上面及び側面上にＴｉカバー層２が形成される。このようにして、Ｃｕピラー１の上面及び側面を覆うカバー層２が形成される。なお、ここでは、カバー層２をＴｉからなるカバー層としているが、これに限られるものではなく、例えば、Ｃｒ、Ｔａ、Ａｌ、Ｗ又はＭｏからなるカバー層としても良い。
次に、図２０（Ｂ）に示すように、再度、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉカバー層２を含む領域に開口を有するレジストマスク２５を形成する。ここでは、レジストを形成し、フォトリソグラフィーによって、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉカバー層２を含む領域を露光・現像によって開口して、Ｃｕピラー１及びＣｕピラー１の上面及び側面に形成されているＴｉカバー層２を含む領域に開口を有するレジストマスク２５を形成する。
その後、上述の第１の端子形成方法と同様に、図２０（Ｃ）に示すように接合層３を形成し、図２０（Ｄ）に示すようにはんだ層４を形成し、図２０（Ｅ）に示すようにレジストを剥離し、図２０（Ｆ）に示すようにめっきシード層１１の不要な部分を除去し、図２０（Ｇ）に示すように、めっき層であるはんだ層４の形状を安定化させる。
このようにして、半導体素子の回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を形成することができる。
ここでは、上述のようにして、回路面に備えられる電極パッド１２の上方に、上述のような構造を有する端子７を備える半導体ウェハ１０を製造することができる。
このため、その後、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、上述のような構造を有する端子７を備える半導体ウェハ１０を個片化して、上述のような構造を有する端子７を備える半導体チップ１５、１６［図１３（Ａ）、図１３（Ｂ）参照］を製造することができる。
また、上述の第１の端子形成方法によって上述のような構造を有する端子７を形成した場合と同様に、半導体チップ同士を電気的に接続した半導体部品２０［図１３（Ｄ）参照］を製造することができる。
そして、実際に、このようにして製造した半導体部品２０を、約１５０℃の恒温槽で高温放置試験を行ない、電気的導通を確認することで、端子の接合評価を行なったところ、１０個のサンプルのうち１０個のサンプルで試験後も導通を確認でき、接合不良を防止し、接合信頼性を向上させることができるという効果を確認することができた。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
第１金属材料を含むピラーと、
前記第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含み、前記ピラーの上面及び側面を覆うカバー層とを備えることを特徴とする端子構造。
（付記２）
前記カバー層の上方に設けられたはんだ層を備えることを特徴とする、付記１に記載の端子構造。
（付記３）
前記カバー層は、前記第２金属材料としてＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ及びＭｏからなる群の中から選ばれるいずれか１つを含み、
前記カバー層上に設けられ、はんだ接合可能な金属材料を含む接合層を備えることを特徴とする、付記１に記載の端子構造。
（付記４）
前記接合層上に設けられたはんだ層を備えることを特徴とする、付記３に記載の端子構造。
（付記５）
前記カバー層は、前記第２金属材料としてＮｉを含むことを特徴とする、付記１に記載の端子構造。
（付記６）
前記カバー層上に設けられたはんだ層を備えることを特徴とする、付記５に記載の端子構造。
（付記７）
前記カバー層の前記ピラーの側面を覆っている部分の表面を覆う酸化膜を備えることを特徴とする、付記１〜６のいずれか１項に記載の端子構造。
（付記８）
前記ピラーは、前記第１金属材料としてＣｕを含み、
前記はんだ材料は、Ｓｎを含むことを特徴とする、付記１〜７のいずれか１項に記載の端子構造。
（付記９）
付記１〜８のいずれか１項に記載された端子構造を備える半導体チップ同士、又は、付記１〜８のいずれか１項に記載された端子構造を備える半導体チップと付記１〜８のいずれか１項に記載された端子構造を備える基板がはんだ接合されて、前記半導体チップ同士又は前記半導体チップと前記基板が電気的に接続されていることを特徴とする半導体装置。
（付記１０）
はんだ接合された端子の側面を覆う酸化膜を備えることを特徴とする、付記９に記載の半導体装置。
（付記１１）
付記９又は１０に記載の半導体装置を備えることを特徴とする電子装置。
（付記１２）
第１金属材料を含むピラーを形成し、
前記ピラーの上面及び側面が覆われるように、前記第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含むカバー層を形成することを特徴とする端子の形成方法。
（付記１３）
前記カバー層の上方にはんだ層を形成することを特徴とする、付記１２に記載の端子の形成方法。
（付記１４）
前記カバー層は、前記第２金属材料としてＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ及びＭｏからなる群の中から選ばれるいずれか１つを含み、
前記カバー層上にはんだ接合可能な金属材料を含む接合層を形成することを特徴とする、付記１２に記載の端子の形成方法。
（付記１５）
前記接合層上にはんだ層を形成することを特徴とする、付記１４に記載の端子の形成方法。
（付記１６）
前記カバー層は、前記第２金属材料としてＮｉを含むことを特徴とする、付記１２に記載の端子の形成方法。
（付記１７）
前記カバー層上にはんだ層を形成することを特徴とする、付記１６に記載の端子の形成方法。
（付記１８）
前記カバー層の前記ピラーの側面を覆っている部分の表面が覆われるように酸化膜を形成することを特徴とする、付記１２〜１７のいずれか１項に記載の端子の形成方法。
（付記１９）
前記ピラーは、前記第１金属材料としてＣｕを含み、
前記はんだ材料は、Ｓｎを含むことを特徴とする、付記１２〜１８のいずれか１項に記載の端子の形成方法。
１ ピラー（Ｃｕピラー）
２ カバー層
２Ｘ、２Ｙ Ｔｉ層
３ 接合層（Ｃｕ接合層）
４ はんだ層（ＳｎＡｇはんだ層）
５ カバー層
６、６Ａ 酸化膜
７ 端子
１０ 半導体ウェハ
１１ めっきシード層
１２ 電極パッド
１３、１４、１８、１９、２５ レジストマスク
１５、１６ 半導体チップ
１７ フラックス
２０ 半導体部品（半導体装置）
２１ 基板
２２ 電子部品
２３ システムボード
２４ サーバ（サーバシステム）
３４ ＣｕＳｎ化合物

Claims (10)

  1. 第１金属材料を含むピラーと、
    前記第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含み、前記ピラーの上面及び側面を覆うカバー層とを備えることを特徴とする端子構造。
  2. 前記カバー層は、前記第２金属材料としてＴｉ、Ｃｒ、Ｔａ、Ａｌ、Ｗ及びＭｏからなる群の中から選ばれるいずれか１つを含み、
    前記カバー層上に設けられ、はんだ接合可能な金属材料を含む接合層を備えることを特徴とする、請求項１に記載の端子構造。
  3. 前記接合層上に設けられたはんだ層を備えることを特徴とする、請求項２に記載の端子構造。
  4. 前記カバー層は、前記第２金属材料としてＮｉを含むことを特徴とする、請求項１に記載の端子構造。
  5. 前記カバー層上に設けられたはんだ層を備えることを特徴とする、請求項４に記載の端子構造。
  6. 前記カバー層の前記ピラーの側面を覆っている部分の表面を覆う酸化膜を備えることを特徴とする、請求項１〜５のいずれか１項に記載の端子構造。
  7. 請求項１〜６のいずれか１項に記載された端子構造を備える半導体チップ同士、又は、請求項１〜６のいずれか１項に記載された端子構造を備える半導体チップと請求項１〜６のいずれか１項に記載された端子構造を備える基板がはんだ接合されて、前記半導体チップ同士又は前記半導体チップと前記基板が電気的に接続されていることを特徴とする半導体装置。
  8. はんだ接合された端子の側面を覆う酸化膜を備えることを特徴とする、請求項７に記載の半導体装置。
  9. 請求項７又は８に記載の半導体装置を備えることを特徴とする電子装置。
  10. 第１金属材料を含むピラーを形成し、
    前記ピラーの上面及び側面が覆われるように、前記第１金属材料よりもはんだ材料の拡散が遅い第２金属材料を含むカバー層を形成することを特徴とする端子の形成方法。
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