JP2010040651A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010040651A
JP2010040651A JP2008199790A JP2008199790A JP2010040651A JP 2010040651 A JP2010040651 A JP 2010040651A JP 2008199790 A JP2008199790 A JP 2008199790A JP 2008199790 A JP2008199790 A JP 2008199790A JP 2010040651 A JP2010040651 A JP 2010040651A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
bonding material
manufacturing
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008199790A
Other languages
English (en)
Other versions
JP5515251B2 (ja
Inventor
Yuji Iizuka
祐二 飯塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Systems Co Ltd filed Critical Fuji Electric Systems Co Ltd
Priority to JP2008199790A priority Critical patent/JP5515251B2/ja
Publication of JP2010040651A publication Critical patent/JP2010040651A/ja
Application granted granted Critical
Publication of JP5515251B2 publication Critical patent/JP5515251B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface

Landscapes

  • Die Bonding (AREA)

Abstract

【課題】半導体チップを絶縁基板の上の所望の位置に接合する。また、半田接合層に発生する熱応力を低減させること。
【解決手段】半導体チップ１および絶縁基板２のそれぞれの半田接合面に金属膜を成膜する。半導体チップ１の表面には、凸状パターン層３を形成する。絶縁基板２の表面には保護パターン層６を形成する。次いで、半導体チップ１の凸状パターン層３の形成されている面に第１の接合材４を塗布する。また、保護パターン層６の表面に第２の接合材５を塗布する。次いで、絶縁基板２の保護パターン層６を形成した側の面に、凸状パターン層３を介して半導体チップ１を固着する。このようにして一体化したものを、リフロー炉などで加熱して接合材を溶かし、半導体チップ１と絶縁基板２の間の隙間を、溶けた接合材で充填する。この状態で冷却し、溶けた接合材を固まらせる。
【選択図】図１

Description

この発明は、半導体チップと他の構成部材とが半田により接合された構成を有する半導体装置およびその製造方法に関する。
従来、パワーデバイスは、電力変換用途のスイッチングデバイスとして用いられる。図１３は、従来の半導体装置の構造について示す断面図である。図１３に示すように、半導体装置１０は、半導体チップ１１と、絶縁基板１２と、アルミワイヤ１３と、ヒートシンク１４と、ケース１５と、を備えている。
絶縁基板１２には、表面に回路パターン１２ａ，１２ｂが形成されており、配線基板となっている。半導体チップ１１の裏面は、図示省略した接合材を介して配線基板の回路パターン１２ａと接合している。半導体チップ１１の表面に設けられた図示省略した電極と回路パターン１２ｂとはアルミワイヤ１３によって電気的に接続されている。配線基板の裏面には金属膜１２ｃが設けられており、この金属膜１２ｃが図示を省略した接合材を介してヒートシンク１４と接合している。
ヒートシンク１４は、良熱伝導体の材質で作られており、ベース部１４ａおよび放熱フィン部１４ｂを有する。ベース部１４ａは、半導体チップ１１で発生し、配線基板を介して伝わる熱を放熱フィン部１４ｂへ伝導する。放熱フィン部１４ｂは、複数の放熱フィンを有し、ベース部１４ａから伝導された熱を放散する。ヒートシンク１４の周縁にはケース１５が接着されている。
上述したモジュール構造の半導体装置１０では、半導体チップ１１と絶縁基板１２の表面に形成された回路パターン１２ａとの接合に、接合材として、比較的低い融点で接合工程をおこなえる半田が用いられている。例えば、金属として軟質で、錫（Ｓｎ）を多く含有し、鉛（Ｐｂ）を含有しない半田（Ｐｂフリー半田）は、融点１８０〜２５０℃程度である。しかしながら、低融点の半田材を用いて接合工程を行ったとしても、半導体チップ１１の素材であるシリコンの線膨張係数（α＝３．０ｐｐｍ／Ｋ）と、回路パターン１２ａの素材である銅（Ｃｕ）またはアルミニウム（Ａｌ）の線膨張係数（α＝１７．０〜２３．０ｐｐｍ／Ｋ）とが異なることによって、半田接合層に熱応力が集中して生じてしまう。また、半導体装置の起動時および停止時の温度や、気温などの環境負荷も、半田接合層に熱応力を生じさせる要因の一つとなる。そのため、半導体装置の信頼性試験として、高温と低温の熱衝撃を繰り返し継続して与えるなどの方法により半導体装置に集中する熱応力の耐量を測定する熱衝撃試験（ヒートサイクル試験：温度＝−４０〜１５０℃）を行うのが一般的である。
ところで、上述した様々な熱応力負荷を低減するための方法として、次のような方法が提案されている。支持基板の上に半田接合層を介して半導体チップが接合されてなる構成の半導体装置を製造するにあたって、溶融前の半田層の上に当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせる（例えば、特許文献１参照。）。
また、別の方法として、次のような方法が提案されている。絶縁基板に半導体チップをマウントした上で、該半導体チップの上面主電極に配線部材として配線リードを接続した実装回路になる半導体装置において、半導体チップの上面主電極面に、通電、伝熱経路部材として、低線膨張係数の材質（例えば、４２アロイ：鉄−ニッケル合金）になる導電板と、該導電板の板面に高導電、高伝熱性の材質（例えば、純銅）になる柱状のポスト電極を分散して貫通植設した構造の接続体を半田接合し、該接続体の背面側でポスト電極に配線リードを接続する。接続体を半導体チップの上主面に半田接合した状態では、導電性、膨張係数が低い断面波形形導電板の谷部範囲に対応する半田層の厚さに比べて、導電性、膨張係数の高いポスト電極に対応する半田層の厚さが厚くなる。（例えば、特許文献２参照。）。
また、別の方法として、次のような方法が提案されている。配線基板上に半導体素子を搭載するとともに、半導体素子の端子電極とそれに対向する配線基板表面の電極パッドとを、５０μｍ以下の間隔で配置された直径が３０〜１００μｍの複数個の金属粒を金属ろう材で接合させた接合部材により接続する。（例えば、特許文献３参照。）。
特開２００５−１２９８８６号公報 特開２００７−０４２７３８号公報 特開２０００−２８６３６８号公報
しかしながら、上述した特許文献１の技術では、半導体チップの表面や絶縁基板に形成された半田層を完全に溶解させて半田接合層を形成するに際し、フィラーの比重が接合材の比重よりも低い場合に、フィラーが溶けた半田の内部を流動し、半田接合層の表面付近に凝集してしまう恐れがある。そのため、一旦溶けた半田が固まるときに、半田接合層の厚さが所望の厚さよりも薄くなったり、半田接合層上で半導体チップが傾いて半田接合層の厚さが均一でなくなったりすることがある。この場合には、熱応力負荷を十分に低減することができなくなってしまう。また、半田接合層の上の半導体チップが移動してしまい、所望の位置に接合できなくなることがある。この場合には、半田を介して半導体チップと回路基板とを電気的に接続することができなくなってしまう。つまり、接合部に要求される電気的な性能や熱的な性能を確保することが困難になる。
この発明は、上述した従来技術による問題点を解消するため、半導体チップと導電体との間の接合層に生じる熱応力を低減させることができる半導体装置およびその製造方法を提供することを目的とする。また、半導体チップと導電体との間の接合層において、半導体チップを導電体の所望の位置に接合することができる半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、接合材を介して導電体に半導体チップを接合する半導体装置の製造方法において、前記半導体チップの主面に凸状パターン層を形成する形成工程と、前記導電体に前記凸状パターン層を固着する固着工程と、前記導電体と前記半導体チップとの接合領域の外側、および前記半導体チップの前記主面の少なくとも一方に予め設けられた前記接合材を溶かし、前記凸状パターン層の固着によりできた前記半導体チップと前記導電体との間の間隙を、液相化した前記接合材で充填する充填工程と、液相化した前記接合材を冷却して固化する固化工程と、を含むことを特徴とする。
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記接合材は、前記導電体と前記半導体チップとの接合領域の外側、および前記半導体チップの前記主面の両方に予め設けられていることを特徴とする。
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記凸状パターン層の融点または熱分解温度は、前記接合材の融点よりも高いことを特徴とする。
また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記凸状パターン層の高さは、前記半導体チップの外周部から中央部に向かって低くなることを特徴とする。
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記凸状パターン層は、熱硬化性樹脂、光硬化性樹脂または金属であることを特徴とする。
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記凸状パターン層は、ポリイミド樹脂、フッ素樹脂、金、銀またはアルミニウムであることを特徴とする。
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記接合材は、半田であることを特徴とする。
また、請求項８の発明にかかる半導体装置の製造方法は、請求項１〜７のいずれか一つに記載の発明において、前記接合材は、鉛フリー半田であることを特徴とする。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項１〜８のいずれか一つに記載の発明において、前記充填工程よりも前に、前記導電体の、前記半導体チップとの接合領域の外側に、前記導電体と前記接合材との合金化を阻む保護層を形成する工程、をさらに含むことを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項９に記載の発明において、前記保護層の高さは、前記導電体と前記半導体チップとの接合領域に近接する内周部よりも外周部で高いことを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項９または１０に記載の発明において、前記保護層の少なくとも一部に溝が形成されていることを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１１に記載の発明において、前記保護層の前記溝は、前記接合材の融点以下の温度で軟化して流動可能な状態となる樹脂で充填されていることを特徴とする。
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項９〜１２のいずれか一つに記載の発明において、前記保護層は、光硬化性樹脂、熱硬化性樹脂、金属または無機化合物であることを特徴とする。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項９〜１２のいずれか一つに記載の発明において、前記保護層は、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂、クロム、チタン、鉄、タングステン、モリブデン、ロジウム、ルテニウム、パラジウム、酸化アルミニウム、窒化ホウ素または窒化珪素であることを特徴とする。
また、請求項１５の発明にかかる半導体装置は、接合材を介して導電体に半導体チップが接合されてなる半導体装置において、前記半導体チップと前記導電体との間に設けられた凸状パターン層と、前記凸状パターン層によりできた前記半導体チップと前記導電体との間の間隙に充填された前記接合材よりなる接合層と、前記導電体の、前記半導体チップとの接合領域の外側に設けられた、前記導電体と前記接合材との合金化を阻む保護層と、
を備えることを特徴とする。
また、請求項１６の発明にかかる半導体装置は、請求項１５に記載の発明において、前記保護層の少なくとも一部に溝が形成されていることを特徴とする。
また、請求項１７の発明にかかる半導体装置は、請求項１５または１６に記載の発明において、前記保護層は、光硬化性樹脂、熱硬化性樹脂、金属または無機化合物であることを特徴とする。
また、請求項１８の発明にかかる半導体装置は、請求項１５または１６に記載の発明において、前記保護層は、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂、クロム、チタン、鉄、タングステン、モリブデン、ロジウム、ルテニウム、パラジウム、酸化アルミニウム、窒化ホウ素または窒化珪素であることを特徴とする。
上述した各請求項の発明によれば、半導体チップと導電体の間に凸状パターン層が介在することによって、接合層を所望の厚さで形成することができる。また、凸状パターン層の融点または熱分解温度が接合材の融点よりも高いので、接合材が溶けて流動する際、凸状パターン層を介して半導体チップが導電体に固着された状態を保つことができる。
本発明にかかる半導体装置およびその製造方法によれば、半田接合層に発生する熱応力を低減させることができるという効果を奏する。また、半導体チップを所望の位置に接合することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１および図２は、実施の形態１にかかる製造途中の半導体装置の一部の構成を示す断面図である。予め、絶縁基板２の半導体チップ１と接合される表面に、銅またはアルミニウムよりなる図示省略する回路パターンを、無電解めっき法、蒸着法またはスパッタ法などにより成膜しておく。まず、図１に示すように、半導体チップ１の表面に、半導体チップ１と絶縁基板２とを接合する半田接合層の接合後の厚さと同じ厚さを有する凸形状のパターン層を形成する。このパターン層が、凸状パターン層３である。また、絶縁基板２の回路パターン（以下、この回路パターンを含めて絶縁基板２とする）の表面に、例えばソルダレジストなどの耐熱性コーティング材料により、半田接合の際に半田（接合材４，５）を付着させないようにするための保護パターン層６を形成する。
このとき、凸状パターン層３は、半導体チップ１の表面に、例えば光硬化性のポリイミド樹脂を塗布し、凸状のパターンを形成する部分に、例えば紫外線などを照射して硬化させることで形成される。
また、保護パターン層６は、絶縁基板２の表面に例えばエポキシ樹脂などの熱硬化性樹脂を塗布して加熱することにより、半導体チップ１が接合される領域を囲むように形成される。このとき、保護パターン層６は、外周部が内周部よりも一段高い例えばＬ字型の断面形状を有している。
次いで、半導体チップ１および絶縁基板２のそれぞれの表面に、例えばクリーム半田などの接合材を、それぞれに応じたパターンで印刷する。このとき、第１の接合材４は、半導体チップ１の表面の、凸状パターン層３の形成されていない部分に塗布される。また、第２の接合材５は、保護パターン層６の内周部の表面に塗布される。このとき、第２の接合材５は、保護パターン層６の内周部の表面から絶縁基板２の、半導体チップ１が接合される側の表面にまで延びていても良い。
次いで、凸状パターン層３の表面に、例えば、熱硬化性のポリイミド樹脂などの図示省略する接着剤を塗布する。次いで、絶縁基板２の第２の接合材５が印刷された側の面の上に、半導体チップ１を、凸状パターン層３の接着剤を塗布した面を下にして置き、熱圧着により凸状パターン層３と絶縁基板２とを固着させる。これにより、絶縁基板２の表面の所望の位置に、半導体チップ１が固着される。
最後に、上述したようにして一体化した半導体装置をリフロー炉等に入れ、加熱して第１の接合材４および第２の接合材５を溶かす。溶けた第１の接合材４および第２の接合材５（以下、接合材とする）は、半導体チップ１の外周部から中央部へ向かって流動し、半導体チップ１と絶縁基板２との間に広がる。そして、凸状パターン層３により規定される寸法の隙間が、溶けた接合材で埋まる。この状態で冷却し、溶けた接合材を固まらせると、図２に示すように、凸状パターン層３の高さと同じ厚さの半田接合層７が形成される。そして、この半田接合層７を介して、半導体チップ１を傾くことなく絶縁基板２の所望の位置に接合することができる。また、半田接合層７の端部の形状は、半導体チップ１から絶縁基板２へと底部が広がったフィレット形状となる。
凸状パターン層３は、半導体チップ１を絶縁基板２上の所望の位置に固着する効果を有する。また、凸状パターン層３には、第１の接合材４および第２の接合材５の融点より、融点または熱分解温度の大きい素材を用いる。例えば、ポリイミド樹脂やフッ素樹脂などの熱硬化性樹脂もしくは光硬化性樹脂、または金（Ａｕ）、銀（Ａｇ）もしくはアルミニウムなどの金属を用いても良い。なお、凸状パターン層３の凸状パターンの形状は、半導体チップ１を絶縁基板２の上に固着できる形状であれば良い。
保護パターン層６は、絶縁基板２の表面に形成された金属膜と接合材との合金化を阻止する効果を有する。また、保護パターン層６には、ポリイミド樹脂やフッ素樹脂などの耐熱性に優れた光硬化性樹脂もしくは熱硬化性樹脂、クロム（Ｃｒ）、チタン（Ｔｉ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）もしくはパラジウム（Ｐｄ）などの、接合材と反応しにくい金属、または酸化アルミニウム（Ａｌ2Ｏ3）、窒化ホウ素（ＢＮ）もしくは窒化珪素（Ｓｉ3Ｎ4）などの無機化合物の微粒子などを用いても良い。
第１の接合材４および第２の接合材５の総量は、半導体チップ１と絶縁基板２との間に形成される半田接合層７が均一に隙間なく形成されるのに適当な量とする。さらに、溶けた接合材が、保護パターン層６の枠内から溢れ出ない量とするのが好ましい。また、第１の接合材４および第２の接合材５のいずれか一方のみを、半導体チップ１および絶縁基板２の表面に塗布するだけでも良い。
また、第１の接合材４は、凸状パターン層３を形成する前に、半導体チップ１の表面に塗布しても良い。その場合、半導体チップ１の中央部に第１の接合材４を塗布し、第１の接合材４が塗布されていない半導体チップ１の外周部に凸状パターン層３を形成すると良い。
また、絶縁基板２の表面に半導体チップ１を固着する際に、凸状パターン層３の表面に接着剤を塗布する代わりに、絶縁基板２の接合面に接着剤を塗布しても良い。または、半導体チップ１および絶縁基板２のそれぞれの接合面に接着剤を塗布しても良い。また、予め樹脂でフィルム状の凸状パターン層３を形成し、その両面に接着剤を塗布し、それを半導体チップ１と絶縁基板２の間に挟み、熱圧着しても良い。
なお、第２の接合材５を塗布する場合には、熱圧着を行う際に第２の接合材５の極度の溶解を回避するため、半導体チップ１の凸状パターン層３が形成されている面と対向する面側から、半導体チップ１の中央部を例えば高周波で加熱するのが好ましい。
以上、説明したように、実施の形態１によれば、半導体チップの表面に凸状のパターンを有する凸状パターン層３を形成し、絶縁基板２上に凸状パターン層３を介して半導体チップ１を固着することで、半田接合層７を所望の厚さで形成することができる。これにより、半田接合層７に生じる熱応力を低減させることができる。また、半導体装置の冷却効率が向上する。従って、半田による接合部の信頼性（疲労寿命）を高めることができるので、長期信頼性の高い半導体装置を得ることができる。また、半田接合層７の厚さを予め設定することができるため、第１の接合材４および第２の接合材５の総量を把握することができるので、過不足なく接合材を塗布することができる。また、凸状パターン層３に、第１の接合材４および第２の接合材５の素材の融点よりも、融点または熱分解温度の高い素材を用いることで、溶けた半田が流動するときに、絶縁基板２の上に凸状パターン層３を介して固着された半導体チップ１は動かない。そのため、半導体チップ１を絶縁基板２上の所望の位置に接合することができる。
（実施の形態２）
図３および図６は、実施の形態２にかかる製造途中の半導体装置の一部の構成を示す平面図である。また、図４は、図３の切断線Ａ−Ａ'の断面構造について示す断面図である。また、図５は、図３の切断線Ｂ−Ｂ'の断面構造について示す断面図である。また、図７は、図６の切断線ＡＡ−ＡＡ'の断面構造について示す断面図である。実施の形態２では、実施の形態１と同様に、半導体チップ１の表面に凸状パターン層３を形成する。また、絶縁基板２の表面に保護パターン層６を形成する。このとき、凸状パターン層３は、図４に示すように、半導体チップ１の中央部から外周部に向かって高くなるように形成する。また、保護パターン層６には、図３および図５に示すように、少なくとも一部に溝状の切り欠き部８を形成する。
次いで、第２の接合材５を、保護パターン層６の内周部の表面に塗布する。なお、半導体チップ１の表面に第１の接合材を塗布しても良い。次いで、実施の形態１と同様に、絶縁基板２の上に半導体チップ１を固着する。このとき、半導体チップ１は、凸状パターン層３の高さに規定され、半導体チップ１の外周部が湾曲した状態で固着される。切り欠き部８は、図５に示すように、保護パターン層６の一部において、その上端から絶縁基板２の表面に至るまで溝状に切り欠かれたように形成されている。
最後に、実施の形態１と同様に、半導体チップ１と絶縁基板２との隙間を溶けた接合材で埋める。このとき、図６に示すように、保護パターン層６があるので、溶けた接合材が保護パターン層６の外側へ流れ出ることはない。また、切り欠き部８においては、溶けた接合材の表面張力により、溶けた接合材が切り欠き部８から保護パターン層６の外側へ流れ出ることはない。この状態で冷却し、溶けた接合材を固まらせると、図７に示すように、凸状パターン層３により規定された、中央部の厚みよりも外側が厚い半田接合層７が形成される。そして、半導体チップ１は、外周が湾曲した状態で絶縁基板２に接合される。半田接合層７の端部の形状は、実施の形態１と同様である。
半導体チップ１の外周部を湾曲させた状態で絶縁基板２の上に固着することで、溶けた接合材が、半導体チップ１と絶縁基板２との隙間の中央部へと流動しやすくなる。溶けた接合材の流動により、接合材の内部のボイドが半導体チップの外周部に向かって駆動するため、半導体チップ１と半田接合層７との接合状態が改善される。従って、機械的な信頼性が高くなり、好ましい。
また、半導体チップ１の外周部が湾曲していると、溶けた接合材が流動する際に、溶けた接合材の内部に生じたボイドが外側へ向かって駆動され、外へ放散される。また、切り欠き部８があると、第２の接合材５として、例えば半田と溶剤を混合したクリーム半田などを用いた際に、保護パターン層６の枠内から外側への半田の余分な流出を防止しつつ、ボイドの抜けを良くすることができるという効果がある。なお、切り欠き部８を樹脂で塞いでもよい。この樹脂は、絶縁基板２と一体化させた半導体チップ１をリフロー炉等に入れ加熱した際に溶解するものであると良い。
図８は、保護パターン層に形成される切り欠き部の別の一例について示す断面図である。切り欠き部８は、図８に示すように、切り欠き部８の溝の深さを、保護パターン層６の外周部の高さよりも浅くしても良い。つまり、切り欠き部８は、絶縁基板２の表面にまでは至っていない。保護パターン層６に形成された溝（切り欠き部８）が浅くなることで、溶けた接合材の流動が良好な場合でも、必要以上に接合材が切り欠き部８から流出するのを防止することができる。
また、保護パターン層６の別の一例について示す。図９は、実施の形態２にかかる半導体装置の別の一例を示す平面図である。また、図１０は、図９の切断線ＢＢ−ＢＢ'の断面構造について示す断面図である。図１０に示すように、保護パターン層６の断面形状を、外周部から内周部にかけて徐々に低くなる斜面を有するテーパー形状にしても良い。このような保護パターン層６の表面に第２の接合材を塗布することで、溶けた第２の接合材が保護パターン層６の斜面を流れるため、溶けた接合材が、半導体チップ１と絶縁基板２との間の隙間の中央部にさらに流動しやすくなる。
次に、図１０に示す半導体装置を例に、溶けた接合材の内部に生じるボイドの駆動状態について説明する。図１１は、溶けた接合材に生じる静圧力の等位線分布を示す断面図である。また、図１２は、溶けた接合材に生じる静圧力によるボイドの駆動状態を示す断面図である。半田接合層７を形成する際に溶けた接合材の内部では、溶けた接合材の流れに平行な面に垂直な圧力（静圧力）が生じる。この静圧力は、溶けた接合材の絶縁基板２側、つまり、図１１に示す等位面Ｐ1の近傍で最大となり、半導体チップ１側へ近づくにつれて徐々に小さくなる。さらに、図１１に示す半導体装置では、半導体チップ１の外周部を湾曲した状態で接合しているため、半導体チップ１側の等位面Ｐ3における静圧力と比べて、半導体チップ１の外周部近傍における静圧力が小さくなり、溶けた接合材の内部の静圧力は等位面Ｐ5において最小となる。このような静圧力の差により、溶けた接合材の内部に生じるボイドは、図１２に矢印で示すように、等位面Ｐ1から等位面Ｐ3へ、さらに等位面Ｐ5へと駆動される。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、溶けた接合材の内部に生じるボイドが外側へ駆動され、接合部分から外へ放散されることにより、半田接合層７にボイドがなくなり、半導体チップ１と半田接合層７、および、絶縁基板２と半田接合層７との接合率を向上させることができる。さらに、半導体チップ１の外周部を湾曲させた状態で接合することにより、歪みが多い半田接合層７の外周部の厚みを増すことができる。これにより、ヒートサイクル耐量を向上させることができる。また、半導体装置の動作寿命を推定する実機動作試験（パワーサイクル試験）により測定される耐量を向上させることができる。
以上のように、本発明にかかる半導体装置およびその製造方法は、高温で動作するパワーデバイスに有用であり、特に、電力変換用途のスイッチングデバイスに適している。
実施の形態１にかかる製造途中の半導体装置の一部の構成を示す断面図である。 実施の形態１にかかる製造途中の半導体装置の一部の構成を示す断面図である。 実施の形態２にかかる製造途中の半導体装置の一部の構成を示す平面図である。 図３の切断線Ａ−Ａ'の断面構造について示す断面図である。 図３の切断線Ｂ−Ｂ'の断面構造について示す断面図である。 実施の形態２にかかる製造途中の半導体装置の一部の構成を示す平面図である。 図６の切断線ＡＡ−ＡＡ'の断面構造について示す断面図である。 保護パターン層に形成される切り欠き部の別の一例について示す断面図である。 実施の形態２にかかる半導体装置の別の一例を示す平面図である。 図９の切断線ＢＢ−ＢＢ'の断面構造について示す断面図である。 溶けた接合材に生じる静圧力の等位線分布を示す断面図である。 溶けた接合材に生じる静圧力によるボイドの駆動状態を示す断面図である。 従来の半導体装置の構造について示す断面図である。
符号の説明
１ 半導体チップ
２ 絶縁基板
３ 凸状パターン層
４、５ 接合材
６ 保護パターン層

Claims (18)

  1. 接合材を介して導電体に半導体チップを接合する半導体装置の製造方法において、
    前記半導体チップの主面に凸状パターン層を形成する形成工程と、
    前記導電体に前記凸状パターン層を固着する固着工程と、
    前記導電体と前記半導体チップとの接合領域の外側、および前記半導体チップの前記主面の少なくとも一方に予め設けられた前記接合材を溶かし、前記凸状パターン層の固着によりできた前記半導体チップと前記導電体との間の間隙を、液相化した前記接合材で充填する充填工程と、
    液相化した前記接合材を冷却して固化する固化工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記接合材は、前記導電体と前記半導体チップとの接合領域の外側、および前記半導体チップの前記主面の両方に予め設けられていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記凸状パターン層の融点または熱分解温度は、前記接合材の融点よりも高いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記凸状パターン層の高さは、前記半導体チップの外周部から中央部に向かって低くなることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記凸状パターン層は、熱硬化性樹脂、光硬化性樹脂または金属であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記凸状パターン層は、ポリイミド樹脂、フッ素樹脂、金、銀またはアルミニウムであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  7. 前記接合材は、半田であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記接合材は、鉛フリー半田であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記充填工程よりも前に、前記導電体の、前記半導体チップとの接合領域の外側に、前記導電体と前記接合材との合金化を阻む保護層を形成する工程、
    をさらに含むことを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記保護層の高さは、前記導電体と前記半導体チップとの接合領域に近接する内周部よりも外周部で高いことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記保護層の少なくとも一部に溝が形成されていることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記保護層の前記溝は、前記接合材の融点以下の温度で軟化して流動可能な状態となる樹脂で充填されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記保護層は、光硬化性樹脂、熱硬化性樹脂、金属または無機化合物であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記保護層は、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂、クロム、チタン、鉄、タングステン、モリブデン、ロジウム、ルテニウム、パラジウム、酸化アルミニウム、窒化ホウ素または窒化珪素であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
  15. 接合材を介して導電体に半導体チップが接合されてなる半導体装置において、
    前記半導体チップと前記導電体との間に設けられた凸状パターン層と、
    前記凸状パターン層によりできた前記半導体チップと前記導電体との間の間隙に充填された前記接合材よりなる接合層と、
    前記導電体の、前記半導体チップとの接合領域の外側に設けられた、前記導電体と前記接合材との合金化を阻む保護層と、
    を備えることを特徴とする半導体装置。
  16. 前記保護層の少なくとも一部に溝が形成されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記保護層は、光硬化性樹脂、熱硬化性樹脂、金属または無機化合物であることを特徴とする請求項１５または１６に記載の半導体装置。
  18. 前記保護層は、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂、クロム、チタン、鉄、タングステン、モリブデン、ロジウム、ルテニウム、パラジウム、酸化アルミニウム、窒化ホウ素または窒化珪素であることを特徴とする請求項１５または１６に記載の半導体装置。
JP2008199790A 2008-08-01 2008-08-01 半導体装置およびその製造方法 Expired - Fee Related JP5515251B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008199790A JP5515251B2 (ja) 2008-08-01 2008-08-01 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008199790A JP5515251B2 (ja) 2008-08-01 2008-08-01 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010040651A true JP2010040651A (ja) 2010-02-18
JP5515251B2 JP5515251B2 (ja) 2014-06-11

Family

ID=42012909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008199790A Expired - Fee Related JP5515251B2 (ja) 2008-08-01 2008-08-01 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP5515251B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195500A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2013161854A (ja) * 2012-02-02 2013-08-19 Mitsubishi Electric Corp 半導体装置の製造方法、半導体装置
US8957522B2 (en) 2012-09-19 2015-02-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
JP2017001104A (ja) * 2015-06-04 2017-01-05 富士電機株式会社 電子装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114357A (ja) * 1973-02-28 1974-10-31
JPS5336467A (en) * 1976-09-17 1978-04-04 Hitachi Ltd Semiconductor pellet fixture to metal substrate
JPS5359366A (en) * 1976-11-09 1978-05-29 Mitsubishi Electric Corp Semiconductor unit
JPS54114092A (en) * 1978-02-24 1979-09-05 Sharp Corp Structure of semiconductor laser element
JPS5755951U (ja) * 1980-09-16 1982-04-01
JPH08267224A (ja) * 1995-02-02 1996-10-15 Vlt Corp はんだ付け方法
JP2001298033A (ja) * 2000-04-12 2001-10-26 Hitachi Ltd 半導体装置
JP2007281393A (ja) * 2006-04-12 2007-10-25 Sony Corp 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法
JP2007324418A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49114357A (ja) * 1973-02-28 1974-10-31
JPS5336467A (en) * 1976-09-17 1978-04-04 Hitachi Ltd Semiconductor pellet fixture to metal substrate
JPS5359366A (en) * 1976-11-09 1978-05-29 Mitsubishi Electric Corp Semiconductor unit
JPS54114092A (en) * 1978-02-24 1979-09-05 Sharp Corp Structure of semiconductor laser element
JPS5755951U (ja) * 1980-09-16 1982-04-01
JPH08267224A (ja) * 1995-02-02 1996-10-15 Vlt Corp はんだ付け方法
JP2001298033A (ja) * 2000-04-12 2001-10-26 Hitachi Ltd 半導体装置
JP2007281393A (ja) * 2006-04-12 2007-10-25 Sony Corp 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法
JP2007324418A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195500A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 半導体装置及びその製造方法
DE102012204085B4 (de) * 2011-03-17 2014-01-23 Kabushiki Kaisha Toshiba Halbleitervorrichtung mit Wärmeverteiler und Lotlage und Verfahren zum Herstellen einer solchen
US8653651B2 (en) 2011-03-17 2014-02-18 Kabushiki Kaisha Toshiba Semiconductor apparatus and method for manufacturing the same
JP2013161854A (ja) * 2012-02-02 2013-08-19 Mitsubishi Electric Corp 半導体装置の製造方法、半導体装置
US8957522B2 (en) 2012-09-19 2015-02-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
JP2017001104A (ja) * 2015-06-04 2017-01-05 富士電機株式会社 電子装置

Also Published As

Publication number Publication date
JP5515251B2 (ja) 2014-06-11

Similar Documents

Publication Publication Date Title
JP6401468B2 (ja) パワーオーバーレイ構造およびその製造方法
JP4438489B2 (ja) 半導体装置
KR101193212B1 (ko) 반도체 칩 내장 배선 기판 및 그 제조 방법
TW201501248A (zh) 功率覆蓋結構及其製造方法
TWI354529B (en) Metal thermal interface material and thermal modul
JP2006237419A (ja) 電子装置
TWI435666B (zh) 輻散熱電路板及其製造方法
WO2006035548A1 (ja) 配線基板および半導体装置
JP4385324B2 (ja) 半導体モジュールおよびその製造方法
JP2012074497A (ja) 回路基板
JP2007088030A (ja) 半導体装置
JP5515251B2 (ja) 半導体装置およびその製造方法
JP2014175454A (ja) 電力用半導体装置および電力用半導体装置の製造方法
JP5018250B2 (ja) 半導体装置およびその製造方法
JP6877600B1 (ja) 半導体装置
JP2005129886A (ja) 半導体装置およびその製造方法
JP4492257B2 (ja) 半導体モジュールおよびその製造方法
JP5343932B2 (ja) 半導体装置の製造方法
JP2006073554A (ja) 回路装置およびその製造方法
JP4049145B2 (ja) 電子部品の実装方法
JPH10256259A (ja) マルチチップモジュールの製造方法
JP5958136B2 (ja) 半導体装置及び半導体装置の製造方法
JP2019121679A (ja) 電子装置及び電子装置の製造方法
WO2023136264A1 (ja) 樹脂封止型半導体装置
JP6520101B2 (ja) 電子装置及び電子装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140317

R150 Certificate of patent or registration of utility model

Ref document number: 5515251

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees