JP2012195500A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012195500A
JP2012195500A JP2011059355A JP2011059355A JP2012195500A JP 2012195500 A JP2012195500 A JP 2012195500A JP 2011059355 A JP2011059355 A JP 2011059355A JP 2011059355 A JP2011059355 A JP 2011059355A JP 2012195500 A JP2012195500 A JP 2012195500A
Authority
JP
Japan
Prior art keywords
solder
heat spreader
semiconductor element
molten solder
holding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011059355A
Other languages
English (en)
Other versions
JP5325917B2 (ja
Inventor
Masayuki Uchida
雅之 内田
Takashi Togasaki
隆 栂嵜
Satoru Hara
悟 原
Kentaro Suga
謙太郎 菅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011059355A priority Critical patent/JP5325917B2/ja
Priority to US13/405,665 priority patent/US8653651B2/en
Priority to DE102012204085.4A priority patent/DE102012204085B4/de
Publication of JP2012195500A publication Critical patent/JP2012195500A/ja
Application granted granted Critical
Publication of JP5325917B2 publication Critical patent/JP5325917B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26165Alignment aids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314Guiding structures outside the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/83815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

【課題】信頼性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体素子2,3と、はんだ層9a〜9dを介して、前記半導体素子2,3と接合されたヒートスプレッダ5,15と、前記半導体素子2,3と、前記ヒートスプレッダ5,15と、の間の寸法を規定する規定部と、前記ヒートスプレッダ5,15の前記半導体素子2,3が接合される領域の外側に設けられ、内部に溶融したはんだを収納する収納部10と、内部に保持した溶融したはんだを前記収納部10との間において流通させる保持部11と、を備えている。そして、前記保持部11は、前記溶融したはんだを冷却する際に、前記収納部10に収納された前記溶融したはんだの量が不足する場合には前記溶融したはんだを補充し、前記溶融したはんだの量が過剰である場合には前記溶融したはんだを回収する。
【選択図】図1

Description

後述する実施形態は、概ね、半導体装置及びその製造方法に関する。
IGBT(Insulated gate bipolar transistor)、IEGT(Injection Enhanced Gate Transistor)、MOS−FET(Metal-Oxide-Semiconductor Field-Effect Transistor)、ダイオードなどの電力用の半導体素子の放熱性を向上させるために、半導体素子にヒートスプレッダをはんだ接合してモジュール化した半導体装置が知られている。
この様な半導体装置においては、半導体素子とヒートスプレッダとの間にスペーサや突起部を設けたり、半導体素子の4隅の位置に同一形状のはんだ溜り部を設けたりすることで、半導体素子の傾きを制御する技術が提案されている。
しかしながら、半導体素子とヒートスプレッダとの間の離隔寸法の精度を高くすることが難しいため、予め定められた所定の量のはんだを用いて半導体素子とヒートスプレッダとを接合するようにすれば、余剰のはんだが流出したり、はんだ量が不足して引け部が生じたりするおそれがある。
そのため、半導体装置の信頼性が低下するおそれがあった。
特開2010−10574号公報
本発明が解決しようとする課題は、信頼性を向上させることができる半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、半導体素子と、はんだ層を介して、前記半導体素子と接合されたヒートスプレッダと、前記半導体素子と、前記ヒートスプレッダと、の間に設けられ、前記半導体素子と前記ヒートスプレッダとの間の寸法を規定する規定部と、前記ヒートスプレッダの前記半導体素子が接合される領域の外側に設けられ、内部に溶融したはんだを収納する収納部と、内部に保持した溶融したはんだを前記収納部との間において流通させる保持部と、を備えている。
そして、前記保持部は、前記溶融したはんだを冷却する際に、前記収納部に収納された前記溶融したはんだの量が不足する場合には前記溶融したはんだを補充し、前記溶融したはんだの量が過剰である場合には前記溶融したはんだを回収する。
第1の実施形態に係る半導体装置を例示するための模式断面図である。(a)はスペーサを備えた半導体装置、(b)は突起部を備えた半導体装置を例示するための模式断面図である。 保持部について例示をするための模式図である。(a)は図1(a)におけるA−A矢視図であり、(b)は(a)におけるB−B矢視図である。 比較例に係る半導体装置を例示するための模式断面図である。 保持部を設けた場合の効果を例示するための模式グラフ図である。なお、(a)は、はんだ接合に用いるはんだの量と流出部の発生率との関係を例示するための模式グラフ図、(b)は、はんだ接合に用いるはんだの量と引け部の面積が半導体素子の面積に占める割合との関係を例示するための模式グラフ図である。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第1の実施形態]
図1は、第1の実施形態に係る半導体装置を例示するための模式断面図である。
なお、図1(a)はスペーサを備えた半導体装置、図1(b)は突起部を備えた半導体装置を例示するための模式断面図である。
図2は、保持部について例示をするための模式図である。
なお、図2(a)は図1(a)におけるA−A矢視図であり、図2(b)は図2(a)におけるB−B矢視図である。
図3は、比較例に係る半導体装置を例示するための模式断面図である。
なお、図3は、保持部11を設けずに収納部10のみを設けた場合である。
図1(a)に示すように、半導体装置1aには、半導体素子2、3、ヒートスプレッダ4、5、バスバー6、7、スペーサ8a〜8d、はんだ層9a〜9d、収納部10が設けられている。
また、図1(b)に示すように、半導体装置1bには、半導体素子2、3、ヒートスプレッダ14、15、バスバー6、7、はんだ層9a〜9d、収納部10が設けられている。
なお、スペーサ8a〜8dと、後述する突起部14a、14b、15a、15bとが、各要素間の寸法を規定する規定部となる。
例えば、スペーサ8dと突起部15bとが、半導体素子2、3とヒートスプレッダ5、15との間に設けられ、半導体素子2、3とヒートスプレッダ5、15との間の寸法を規定する規定部となる。
半導体素子2、3は、例えば、IGBT、IEGT、MOS−FET、ダイオードなどの電力用の半導体素子などとすることができる。
この場合、半導体素子2、3は、同じ種類の半導体素子とすることもできるし、異なる種類の半導体素子とすることもできる。
例えば、インバータ制御回路を構成する場合には、半導体素子2、3の一方をスイッチング素子としてのIGBT、他方をフリーホイールダイオードとしてのダイオードなどとすることができる。
ヒートスプレッダ4、5、14、15は、導電性材料を用いて形成されたものとすることができる。
ヒートスプレッダ4、5、14、15は、例えば、銅、アルミニウム、銅合金、アルミニウム合金などを用いて形成されたものとすることができる。なお、後述するはんだ接合の際のはんだ付け性を向上させるために、ヒートスプレッダ4、5、14、15の表面にニッケルや金などからなる層を設けるようにすることもできる。
ここで、例えば、半導体素子2及び半導体素子3の少なくともいずれかがIGBTなどである場合には、ヒートスプレッダ4、14はいわゆるエミッタ板とすることができ、ヒートスプレッダ5、15はいわゆるコレクタ板とすることができる。
図1(a)、(b)に例示をしたものの場合には、ヒートスプレッダ4、14は半導体素子2、3毎に1つずつ設けられ、ヒートスプレッダ5、15は半導体素子2、3に対して1つ設けられている。
ヒートスプレッダ4、14の一方の主面ははんだ層9aを介してバスバー6の一方の主面にはんだ接合され、ヒートスプレッダ4、14の他方の主面ははんだ層9bを介して半導体素子2、3の一方の主面にはんだ接合されている。
ヒートスプレッダ5、15の一方の主面ははんだ層9cを介してバスバー7の一方の主面にはんだ接合され、ヒートスプレッダ5、15の他方の主面ははんだ層9dを介して半導体素子2、3の他方の主面にはんだ接合されている。
バスバー6、7は、導電性材料を用いて形成されるものとすることができる。
バスバー6、7は、例えば、銅、アルミニウム、銅合金、アルミニウム合金などを用いて形成されるものとすることができる。なお、はんだ付け性を向上させるために、バスバー6、7の表面にニッケルや金などからなる層を設けるようにすることもできる。
ここで、半導体素子2、3とヒートスプレッダ4、5、14、15との間の離隔寸法、ヒートスプレッダ4、14とバスバー6との間の離隔寸法、ヒートスプレッダ5、15とバスバー7との間の離隔寸法の管理を行わないと、はんだ層9a〜9dに部分的に厚みの薄いところや厚いところが生じて、熱応力に対する脆弱部が生じたり、放熱性が低下したりするおそれがある。
そのため、半導体装置1aにおいては、前述した規定部としてのスペーサ8a〜8dを設けることでこれらの離隔寸法の管理が行えるようになっている。
スペーサ8a〜8dは、例えば、球状を呈したものとすることができる。
スペーサ8aは、ヒートスプレッダ4とバスバー6との間に設けられている。
スペーサ8bは、ヒートスプレッダ4と半導体素子2、3との間に設けられている。
スペーサ8cは、ヒートスプレッダ5とバスバー7との間に設けられている。
スペーサ8dは、ヒートスプレッダ5と半導体素子2、3との間に設けられている。
スペーサ8a〜8dの大きさや材質には特に限定がなく、適宜設定することができる。 この場合、球状を呈したスペーサ8a〜8dの直径寸法を25μm以上、85μm以下とすれば、放熱性や耐熱疲労性を向上させることができる。
また、スペーサ8a〜8dをニッケル、銅などを用いて形成するようにすれば、はんだに対する濡れ性を向上させることができる。
そして、はんだ接合時に、バスバー7、スペーサ8c、ヒートスプレッダ5、スペーサ8d、半導体素子2、3、スペーサ8b、ヒートスプレッダ4、スペーサ8a、バスバー6を積層させた積層体を加圧するようにすれば、離隔寸法の管理を行うことができる。すなわち、スペーサ8a〜8dを介することで離隔寸法の管理を行うことができる。
また、半導体装置1bにおいては、ヒートスプレッダ14に突起部14a、14bを設け、ヒートスプレッダ15に突起部15a、15bを設けて前述した離隔寸法の管理が行えるようになっている。
すなわち、半導体装置1bにおいては、前述した規定部としての突起部14a、14b、15a、15bを設けることでこれらの離隔寸法の管理が行えるようになっている。
突起部14aは、ヒートスプレッダ14とバスバー6との間に設けられている。
突起部14bは、ヒートスプレッダ14と半導体素子2、3との間に設けられている。 突起部15aは、ヒートスプレッダ15とバスバー7との間に設けられている。
突起部15bは、ヒートスプレッダ15と半導体素子2、3との間に設けられている。
突起部14a、14b、15a、15bは、例えば、柱状を呈したものとすることができる。
突起部14a、14b、15a、15bの大きさには特に限定がなく、適宜設定することができる。
なお、ヒートスプレッダに突起部を設ける場合を例示したが、半導体素子2、3やバスバー6、7に突起部14a、14b、15a、15bを設けるようにすることもできる。
この場合、柱状を呈した突起部14a、14b、15a、15bの高さ寸法を25μm以上、85μm以下とすれば、放熱性や耐熱疲労性を向上させることができる。
また、突起部14a、14b、15a、15bの表面にニッケルや金などからなる層を形成するようにすれば、はんだに対する濡れ性を向上させることができる。
そして、はんだ接合時に、バスバー7、突起部15a、15bが設けられたヒートスプレッダ15、半導体素子2、3、突起部14a、14bが設けられたヒートスプレッダ14、バスバー6を積層させた積層体を加圧するようにすれば、離隔寸法の管理を行うことができる。すなわち、突起部14a、14b、15a、15bを介することで離隔寸法の管理を行うことができる。
はんだ層9a〜9dは、例えば、錫を主成分とする鉛フリーはんだ(無鉛はんだ)を用いたはんだ接合により形成されたものとすることができる。
はんだ層9a〜9dは、半導体素子2、3と、ヒートスプレッダ14、15、バスバー6、7とを電気的に接続する。
また、はんだ層9a〜9dは、半導体素子2、3において発生した熱をヒートスプレッダ14、15、バスバー6、7に放出させる際に熱経路の一部となる。
また、はんだ層9a〜9dは、半導体素子2、3とヒートスプレッダ14、15との間に発生する熱応力を緩和させる。
次に、収納部10、保持部11について例示をする。
ここでは、一例として、半導体素子2に対して設けられた収納部10、保持部11について例示をするが、半導体素子3に対して設けられた収納部10、保持部11も同様とすることができる。
また、図2(a)は図1(a)におけるA−A矢視図であるが、図1(b)における対応部分も同様とすることができる。
収納部10は、ヒートスプレッダ5の半導体素子2が接合される領域の外側に設けられ、内部に溶融したはんだを収納する。
例えば、図2(a)に示すように、半導体素子2の平面形状が矩形の場合には、収納部10は矩形の各辺に略平行となる部分を有したものとすることができる。そして、矩形の各辺に略平行となる部分により画された領域が溶融したはんだを収納する収納部10の内部となる。
この場合、図2(a)に示すように、枠状の収納部10とすることができ、枠状の収納部10の線幅寸法は0.5mm以上とすることができる。
また、収納部10は、半導体素子2の外縁よりは外側に設けられている。
そして、収納部10は、ヒートスプレッダ5の半導体素子2が接合される側の主面から突出して設けられ、その内部には溶融したはんだが収納できるようになっている。
また、収納部10を設けることで半導体素子2の位置がずれることを抑制することもできる。
この場合、平面視において、半導体素子2の外縁と収納部10の内縁との間の寸法を小さくすれば、半導体素子の位置ずれをさらに小さくすることができる。
例えば、半導体素子2の外縁と収納部10の内縁との間の寸法を0mm〜0.2mm程度とすることができる。
収納部10の厚み寸法は、例えば、スペーサ8dの直径寸法、突起部15bの高さ寸法と同程度とすることができる。
例えば、収納部10の厚み寸法は、25μm以上、85μm以下とすることができる。 収納部10の材料は特に限定されるわけではなく、溶融したはんだに対する耐熱性を有するものを適宜選択することができる。
例えば、スクリーン印刷法、インクジェット法などを用いて所定の形状に熱硬化性樹脂を塗布し、これを加熱硬化させることで収納部10を形成するようにすることができる。
ここで、スペーサ8a〜8d、突起部14a、14b、15a、15bを設けて前述した離隔寸法の管理を行うようにすれば、はんだ接合に用いるはんだの量を一定とすることができる。
ところが、スペーサ8a〜8d、突起部14a、14b、15a、15bの寸法にはばらつきがあるので、前述した離隔寸法がばらつくことになる。
そのため、はんだ接合に用いるはんだの量を一定とすると、図3に例示をするように、はんだ量が不足して引け部19aが生じたり、はんだ量が過剰となり流出部19bが生じたりするおそれがある。
この様な引け部19aが生じると、熱応力に対する脆弱部が生じたり、放熱性が低下したりするおそれがある。
また、流出部19bが生じると、半導体素子2の主面と他方の主面との間、あるいは隣接する半導体素子3との間、とにおいて短絡が生じるおそれがある。
そのため、本実施の形態においては、保持部11を設けることで引け部19aや流出部19bが発生することを抑制するようにしている。
保持部11は、内部に保持した溶融したはんだを収納部10との間において流通させる。
例えば、保持部11は、溶融したはんだを冷却する際に、収納部10に収納された溶融したはんだの量が不足する場合には溶融したはんだを補充し、溶融したはんだの量が過剰である場合には溶融したはんだを回収、保持する。
保持部11は、収納部10から外方に向けて突出するようにして設けられ、内部に溶融したはんだを収納することができるようになっている。また、保持部11は、収納部10の内部に開口する開口部11aを有し、開口部11aは、平面視において半導体素子2の外縁に面して設けられている。この様な開口部11aを設けることで収納部10との間における溶融したはんだの流通を容易とすることができる。
保持部11を設けるようにすれば、半導体素子2とヒートスプレッダ5との間に供給されたはんだ量の過不足に応じて、はんだの補充または回収、保持を容易に行うことができる。そのため、図3に例示をした引け部19aや流出部19bの発生を抑制することができるので、半導体装置の信頼性を向上させることができる。
この場合、保持部11は、平面視において互いに対向させるようにして少なくとも一対設けられるようにすることができる。その様にすれば、半導体素子2の少なくとも両側からはんだの補充または回収を行うようにすることができるので、引け部19aや流出部19bの発生をさらに抑制することができる。
なお、保持部11を互いに対向させるようにして複数対(図2(a)に例示をしたものは2対)設けるようにすることができる。
また、保持部11の厚み寸法は、収納部10の厚み寸法と同程度とすることができる。保持部11が平面視において収納部10に連設する線状部から形成される場合には、その線幅寸法は収納部10の線幅寸法と同程度とすることができる。また、保持部11の材料は、収納部10の材料と同じとすることができ、収納部10と保持部11とを同時に形成するようにすることができる。
本発明者の得た知見によれば、平面視における保持部11の総面積Sが以下の(1)式を満足するようにすれば、引け部19aや流出部19bの発生をより確実に抑制することができる。
Figure 2012195500
ここで、図2(a)、(b)に示すように、Sは平面視における保持部11の総面積、Scは平面視における半導体素子の面積、Hは半導体素子とヒートスプレッダとの間の寸法、Hsは保持部11の内部に保持された溶融したはんだの最大高さ寸法である。
例えば、図2(a)に例示をしたもののように、4つの保持部11が設けられている場合には、総面積Sは4つの保持部11の面積を加えたものとなる。この場合、各保持部11の面積が等しければ、1つの保持部11の面積はS/4となる。
保持部11の内部に保持された溶融したはんだの最大高さ寸法Hは、保持部11の厚み寸法、溶融したはんだの表面張力、溶融したはんだの粘度などを考慮して適宜設定することができる。例えば、予め実験やシミュレーションを行うことで最大高さ寸法Hを求めるようにすることができる。
また、保持部11の総面積Sの上限値は、スペース効率などを考慮して適宜決定するようにすることができる。
図4は、保持部を設けた場合の効果を例示するための模式グラフ図である。なお、図4(a)は、はんだ接合に用いるはんだの量と流出部19bの発生率との関係を例示するための模式グラフ図、図4(b)は、はんだ接合に用いるはんだの量と引け部19aの面積が半導体素子の面積に占める割合との関係を例示するための模式グラフ図である。
また、図4(a)中のCaは保持部11を設けた場合、Daは保持部11を設けていない場合である。図4(b)中のCbは保持部11を設けた場合、Dbは保持部11を設けていない場合である。
図4(a)、(b)から分かるように、保持部11を設けるようにすれば、引け部19aや流出部19bの発生を大幅に低減させることができる。
また、はんだ接合に用いるはんだの量にかかわらず引け部19aや流出部19bの発生を大幅に低減させることができる。
そのため、半導体装置の信頼性を向上させることができる。
[第2の実施形態]
次に、第2の実施形態に係る半導体装置の製造方法について例示をする。
まず、半導体素子2、3、ヒートスプレッダ4、5、バスバー6、7、スペーサ8a〜8dなどを形成する。
また、ヒートスプレッダ14、15を用いる場合には、ヒートスプレッダ14に突起部14a、14bを形成し、ヒートスプレッダ15に突起部15a、15bを形成する。
なお、半導体素子2、3やバスバー6、7に突起部14a、14b、15a、15bを形成するようにしてもよい。例えば、半導体素子2、3を個片化する前のウェーハ状態において、熱硬化性レジストなどの熱硬化性樹脂をインクジェット法などを用いて所定の形状に塗布し、これを加熱硬化させることで突起部14a、14b、15a、15bを形成するようにすることができる。
その他の各要素の形成に関しては既知の技術を適用することができるので、それらの説明は省略する。
次に、ヒートスプレッダ5、または、ヒートスプレッダ15に所定の形状を有する収納部10、保持部11を形成する。
すなわち、ヒートスプレッダ5、または、ヒートスプレッダ15の半導体素子2、3が接合される領域の外側に、内部に溶融したはんだを収納する収納部10と、内部に保持した溶融したはんだを収納部10との間において流通させる保持部11と、を設ける。
例えば、熱硬化性レジストなどの熱硬化性樹脂をスクリーン印刷法、インクジェット法などを用いて所定の形状に塗布し、これを加熱硬化させることで収納部10、保持部11を形成するようにすることができる。
この場合、例えば、収納部10、保持部11の厚み寸法を25μm以上、85μm以下、線幅寸法を0.5mm以上、半導体素子の外縁と収納部10の内縁との間の寸法を0mm〜0.2mm程度とすることができる。
また、平面視における保持部11の総面積Sが前述した(1)式を満足するようにすることができる。
そして、加熱温度を150℃程度、加熱時間を1時間程度とすることができる。
次に、各要素間に各要素間の寸法を規定する規定部を設ける。
例えば、半導体素子2、3とヒートスプレッダ5との間に、半導体素子2、3とヒートスプレッダ5との間の寸法を規定する規定部としてのスペーサ8dを設ける。または、半導体素子2、3とヒートスプレッダ15との間に、半導体素子2、3とヒートスプレッダ15との間の寸法を規定する規定部としての突起部15aを設ける。
次に、各要素のはんだ接合面にはんだ層9a〜9dとなるはんだペレットを供給し、各要素を積層させて積層体を形成する。
この際、収納部10の内部と保持部11の内部とに所定の量のはんだペレットを供給する。
例えば、各はんだ接合面に所定量のはんだペレットを供給し、バスバー7、スペーサ8c、ヒートスプレッダ5、スペーサ8d、半導体素子2、3、スペーサ8b、ヒートスプレッダ4、スペーサ8a、バスバー6を積層させて積層体を形成する。
なお、スペーサ8a〜8dを含んだ所定量のはんだペレットを供給し、バスバー7、ヒートスプレッダ5、半導体素子2、3、ヒートスプレッダ4、バスバー6を積層させて積層体を形成するようにしてもよい。
すなわち、規定部の設定とはんだの供給とが同時に行われるようにしてもよい。また、はんだの供給の後に規定部の設定が行われるようにしてもよい。
例えば、各はんだ接合面に所定量のはんだペレットを供給し、バスバー7、ヒートスプレッダ15、半導体素子2、3、ヒートスプレッダ14、バスバー6を積層させて積層体を形成するようにしてもよい。
そして、形成された積層体を加圧することで、各要素が所定の離隔寸法だけ離隔するようにする。
例えば、規定部を介在させて、半導体素子2、3とヒートスプレッダ5、15とが互いに近接する方向に加圧されるようにすることができる。
次に、この加圧状態を保持した状態で、積層体を加熱してはんだペレットを溶融させる。
積層体の加熱は、例えば、加熱炉などを用いて行うようにすることができる。
この場合、酸化膜の形成が抑制されるように、はんだペレットに適したフラックスをはんだペレットに滴下させたり、加熱炉内を還元ガス雰囲気としたりして加熱するようにすることができる。
また、加熱炉内を減圧するようにすれば、溶融したはんだ中の気泡を除去することができるので、はんだ層にボイドが発生することを抑制することができる。
次に、溶融したはんだを冷却して、各要素のはんだ接合面にはんだ層9a〜9dを形成する。すなわち、各要素をはんだ接合する。
この際、半導体素子2、3とヒートスプレッダ5(または、ヒートスプレッダ15)との間に供給されたはんだ量の過不足に応じて、保持部11からはんだの補充、または保持部11への余剰はんだの回収、保持が行われる。
すなわち、溶融したはんだを冷却する工程において、収納部10に収納された溶融したはんだの量が不足する場合には保持部11から溶融したはんだを補充し、溶融したはんだの量が過剰である場合には保持部11に溶融したはんだを回収、保持する。
そのため、引け部19aや流出部19bの発生を抑制することができるので、半導体装置の信頼性を向上させることができる。
以上のようにして、半導体装置1a、1bが製造されることとなる。
なお、以上に例示をした半導体装置1a、1bにおいては、収納部10、保持部11をヒートスプレッダ5、15に設ける場合を例示したが、ヒートスプレッダ4、14にも収納部10、保持部11を設けるようにすることができる。
また、半導体素子2、3の両側の主面をはんだ接合する場合を例示したが、半導体素子の片側の主面のみにはんだ接合する場合にも適用させることができる。なお、その場合には、はんだ接合する側とは反対側のヒートスプレッダ、バスバー、スペーサ、はんだ層、突起部などは不要となる。
また、ヒートスプレッダとバスバーとが一体化されていてもよい。
以上に例示をした実施形態によれば、信頼性を向上させることができる半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、半導体装置1a、1bなどが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
1a 半導体装置、1b 半導体装置、2 半導体素子、3 半導体素子、4 ヒートスプレッダ、5 ヒートスプレッダ、6 バスバー、7 バスバー、8a〜8d スペーサ、9a〜9d はんだ層、10 収納部、11 保持部、11a 開口部、14 ヒートスプレッダ、14a 突起部、14b 突起部、15 ヒートスプレッダ、15a 突起部、15b 突起部

Claims (5)

  1. 半導体素子と、
    はんだ層を介して、前記半導体素子と接合されたヒートスプレッダと、
    前記半導体素子と、前記ヒートスプレッダと、の間に設けられ、前記半導体素子と前記ヒートスプレッダとの間の寸法を規定する規定部と、
    前記ヒートスプレッダの前記半導体素子が接合される領域の外側に設けられ、内部に溶融したはんだを収納する収納部と、
    内部に保持した溶融したはんだを前記収納部との間において流通させる保持部と、
    を備え、
    前記保持部は、前記溶融したはんだを冷却する際に、前記収納部に収納された前記溶融したはんだの量が不足する場合には前記溶融したはんだを補充し、前記溶融したはんだの量が過剰である場合には前記溶融したはんだを回収すること、を特徴とする半導体装置。
  2. 前記保持部は、以下の式を満足するように設けられたことを特徴とする請求項1記載の半導体装置。
    Figure 2012195500
    ここで、Sは平面視における保持部の総面積、Scは平面視における半導体素子の面積、Hは半導体素子とヒートスプレッダとの間の寸法、Hsは保持部の内部に保持された溶融したはんだの最大高さ寸法である。
  3. 前記保持部は、平面視において互いに対向するように設けられたことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記保持部は、前記収納部の内部に開口する開口部を有し、
    前記開口部は、平面視において前記半導体素子の外縁に面して設けられたこと、を特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
  5. 半導体素子と、ヒートスプレッダと、を有する半導体装置の製造方法であって、
    前記ヒートスプレッダの前記半導体素子が接合される領域の外側に、内部に溶融したはんだを収納する収納部と、内部に保持した溶融したはんだを前記収納部との間において流通させる保持部と、を設ける工程と、
    前記半導体素子と前記ヒートスプレッダとの間に、前記半導体素子と前記ヒートスプレッダとの間の寸法を規定する規定部を設ける工程と、
    前記収納部の内部と前記保持部の内部とに所定の量のはんだを供給する工程と、
    前記規定部を介在させて、前記半導体素子と前記ヒートスプレッダとが互いに近接する方向に加圧する工程と、
    前記加圧した状態で加熱して、前記はんだを溶融させる工程と、
    前記溶融したはんだを冷却する工程と、
    を備え、
    前記溶融したはんだを冷却する工程において、前記収納部に収納された前記溶融したはんだの量が不足する場合には前記保持部から前記溶融したはんだを補充し、前記溶融したはんだの量が過剰である場合には前記保持部に前記溶融したはんだを回収すること、を特徴とする半導体装置の製造方法。
JP2011059355A 2011-03-17 2011-03-17 半導体装置及びその製造方法 Expired - Fee Related JP5325917B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011059355A JP5325917B2 (ja) 2011-03-17 2011-03-17 半導体装置及びその製造方法
US13/405,665 US8653651B2 (en) 2011-03-17 2012-02-27 Semiconductor apparatus and method for manufacturing the same
DE102012204085.4A DE102012204085B4 (de) 2011-03-17 2012-03-15 Halbleitervorrichtung mit Wärmeverteiler und Lotlage und Verfahren zum Herstellen einer solchen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011059355A JP5325917B2 (ja) 2011-03-17 2011-03-17 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012195500A true JP2012195500A (ja) 2012-10-11
JP5325917B2 JP5325917B2 (ja) 2013-10-23

Family

ID=46757086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011059355A Expired - Fee Related JP5325917B2 (ja) 2011-03-17 2011-03-17 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8653651B2 (ja)
JP (1) JP5325917B2 (ja)
DE (1) DE102012204085B4 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116473A (ja) * 2012-12-10 2014-06-26 Toyota Motor Corp 半導体装置
JP2014146644A (ja) * 2013-01-28 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2015095561A (ja) * 2013-11-12 2015-05-18 株式会社デンソー 半導体装置及びその製造方法
WO2016006318A1 (ja) * 2014-07-09 2016-01-14 矢崎総業株式会社 半導体リレーの放熱構造
JP2019087669A (ja) * 2017-11-08 2019-06-06 トヨタ自動車株式会社 半導体装置
JP7496796B2 (ja) 2021-03-29 2024-06-07 三菱電機株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588956B2 (ja) * 2011-11-30 2014-09-10 株式会社 日立パワーデバイス パワー半導体装置
JP6777148B2 (ja) * 2016-07-28 2020-10-28 三菱電機株式会社 半導体装置
US10319666B2 (en) 2017-04-19 2019-06-11 International Business Machines Corporation Thermal interface material structures including protruding surface features to reduce thermal interface material migration
US10903186B2 (en) * 2018-10-19 2021-01-26 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronic assemblies with solder layer and exterior coating, and methods of forming the same
DE102019215503A1 (de) * 2019-10-10 2021-04-15 Vitesco Technologies GmbH Leistungshalbleiterbauteil sowie Verfahren zur Herstellung eines Leistungshalbleiterbauteils
KR20210135845A (ko) * 2020-05-06 2021-11-16 엘지전자 주식회사 앙면 냉각형 파워 모듈 및 그 제조 방법
JP2022143295A (ja) * 2021-03-17 2022-10-03 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009125753A (ja) * 2007-11-20 2009-06-11 Toyota Central R&D Labs Inc はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP2010010574A (ja) * 2008-06-30 2010-01-14 Nichicon Corp 半導体装置およびその製造方法
JP2010040651A (ja) * 2008-08-01 2010-02-18 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP2002353255A (ja) 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン
JP2005136018A (ja) * 2003-10-29 2005-05-26 Denso Corp 半導体装置
JP2006049777A (ja) 2004-08-09 2006-02-16 Mitsubishi Electric Corp 半導体集積装置
TWI355048B (en) * 2006-12-13 2011-12-21 Siliconware Precision Industries Co Ltd Heat-dissipation semiconductor package and heat-di
JP4924411B2 (ja) 2007-12-27 2012-04-25 三菱電機株式会社 電力半導体装置
JP2011059355A (ja) 2009-09-09 2011-03-24 Sharp Corp トナーの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009125753A (ja) * 2007-11-20 2009-06-11 Toyota Central R&D Labs Inc はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP2010010574A (ja) * 2008-06-30 2010-01-14 Nichicon Corp 半導体装置およびその製造方法
JP2010040651A (ja) * 2008-08-01 2010-02-18 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116473A (ja) * 2012-12-10 2014-06-26 Toyota Motor Corp 半導体装置
US9224663B2 (en) 2012-12-10 2015-12-29 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2014146644A (ja) * 2013-01-28 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2015095561A (ja) * 2013-11-12 2015-05-18 株式会社デンソー 半導体装置及びその製造方法
WO2016006318A1 (ja) * 2014-07-09 2016-01-14 矢崎総業株式会社 半導体リレーの放熱構造
JP2019087669A (ja) * 2017-11-08 2019-06-06 トヨタ自動車株式会社 半導体装置
JP7496796B2 (ja) 2021-03-29 2024-06-07 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP5325917B2 (ja) 2013-10-23
DE102012204085A1 (de) 2012-09-20
US8653651B2 (en) 2014-02-18
US20120235291A1 (en) 2012-09-20
DE102012204085B4 (de) 2014-01-23

Similar Documents

Publication Publication Date Title
JP5325917B2 (ja) 半導体装置及びその製造方法
US6448645B1 (en) Semiconductor device
JP4302607B2 (ja) 半導体装置
US9847311B2 (en) Semiconductor device and manufacturing method for the semiconductor device
JP4973059B2 (ja) 半導体装置及び電力変換装置
KR101928681B1 (ko) 전력용 반도체 장치 및 그 제조 방법
JP4893303B2 (ja) 半導体装置
JP6398405B2 (ja) 半導体装置及び半導体装置の製造方法
US20160225690A1 (en) Semiconductor device
CN109698179B (zh) 半导体装置及半导体装置的制造方法
JP6001472B2 (ja) 半導体装置の製造方法
JP2016195222A (ja) 接続構造体
JP2015095561A (ja) 半導体装置及びその製造方法
JP2014192518A (ja) 半導体装置およびその製造方法
JP2012069703A (ja) 半導体モジュール及び半導体モジュールの製造方法
JP2012191021A (ja) 半導体モジュール
JP6276721B2 (ja) パワーモジュール
KR20180087330A (ko) 파워 모듈의 양면 냉각을 위한 금속 슬러그
US11637052B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2016054175A (ja) 半導体装置
JP5840933B2 (ja) 半導体装置
JP2011243872A (ja) 半導体装置
JP7392632B2 (ja) 半導体装置、ダイパッドおよび半導体装置の製造方法
JP2014082275A (ja) 半導体装置
JP2016213245A (ja) 配線基板、半導体装置、半導体パッケージ、及び配線基板の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130628

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130722

R151 Written notification of patent or utility model registration

Ref document number: 5325917

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees