JP2019087669A - 半導体装置 - Google Patents
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Abstract
Description
本実施例では、導電ブロック26からみて溝22aの中心よりも遠位側の少なくとも一部に酸化層23が形成されている。酸化層23は液状はんだに濡れにくいために、導電ブロック26に上面側導体板22をはんだ接合する工程で導電ブロック26と上面側導体板22との間から漏れ出たはんだは、酸化層23によってせき止められ、遠位側に膨出する凸形状を形成し、その形状下で硬化する。この場合、溝22a内に流入したはんだの表面形状の再現性が高く、導電ブロック26を一巡する溝22aの長さに沿って観察したときに、液状はんだの断面の一様化が高い。そのために、溝22a内に漏れ出たはんだが硬化する際に導電ブロック26と上面側導体板22の間で硬化するはんだ層24の厚みに与える影響の大きさも一様化される。はんだ接合することで導電ブロック26と上面側導体板22の間の平行度が損なわれることを抑制することができる。
続いて、図6を参照して、参考例を説明する。図6は、図3(c)に対応する。参考例では、溝22aに代えて、溝22cが上面側導体板22に設けられている点が、上記の実施例とは異なる。以下では、上記の実施例と異なる点のみを説明し、上記の実施例と同様の点の説明は省略する。図6は、上面側導体板22に設けられている溝22cの拡大図を示す。溝22cでは、実施例の溝22aにおいて酸化層23が形成されていた部分において、溝が形成されていない。換言すれば、溝22cには、導電ブロック26からみて溝22cの中心よりも遠位側に壁が形成されている。参考例の構成によっても、導電ブロック26に上面側導体板22を接合する工程において、導電ブロック26と上面側導体板22との間から漏れ出たはんだが、壁によってせき止められるので、溝22c内のはんだが遠位側に膨出する凸形状を有する。従って、溝内に流入したはんだの表面形状の再現性が高く、溝22cの長さに沿って観察したときに、液状はんだの断面の一様化が高い。また、溝22c内に漏れ出たはんだが硬化する際に導電ブロック26と上面側導体板22の間で硬化するはんだ層24の厚みに与える影響の大きさも一様化される。はんだ接合することで導電ブロック26と上面側導体板22の間の平行度が損なわれることを抑制することができる。
20:第1積層体
40:第2積層体
22,42:上面側導体板
22a,22c,42a:溝
23,43:酸化層
22b,54a:接合部
24,28,32,44,48,52:はんだ層
26,46:導電ブロック
30,50:半導体素子
34,54:下面側導体板
36:モールド樹脂
Claims (1)
- 平面状に延びている電極が形成されている半導体素子と、
前記半導体素子の前記電極に接合されている導電ブロックと、
前記導電ブロックの前記半導体素子が接合されている側と反対側の面に、はんだ層を介して接合されている導体板を備えており、
前記導体板には、前記導電ブロックが接合されている面において、前記導電ブロックを一巡する溝が設けられており、
前記溝には、前記導電ブロックからみて前記溝の中心よりも遠位側の少なくとも一部に酸化層が形成されており、
前記溝内のはんだが、前記遠位側に膨出する凸形状を有する、半導体装置。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303216A (ja) * | 2005-04-21 | 2006-11-02 | Denso Corp | 樹脂封止型半導体装置 |
JP2012142521A (ja) * | 2011-01-06 | 2012-07-26 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2012195500A (ja) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2013236037A (ja) * | 2012-05-11 | 2013-11-21 | Mitsubishi Electric Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
JP2015053343A (ja) * | 2013-09-05 | 2015-03-19 | トヨタ自動車株式会社 | 半導体装置 |
WO2016092791A1 (ja) * | 2014-12-10 | 2016-06-16 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2016178261A (ja) * | 2015-03-23 | 2016-10-06 | カルソニックカンセイ株式会社 | ハンダ付け構造 |
JP2017005149A (ja) * | 2015-06-11 | 2017-01-05 | 株式会社デンソー | 基板、および、その製造方法 |
-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303216A (ja) * | 2005-04-21 | 2006-11-02 | Denso Corp | 樹脂封止型半導体装置 |
JP2012142521A (ja) * | 2011-01-06 | 2012-07-26 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2012195500A (ja) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2013236037A (ja) * | 2012-05-11 | 2013-11-21 | Mitsubishi Electric Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
JP2015053343A (ja) * | 2013-09-05 | 2015-03-19 | トヨタ自動車株式会社 | 半導体装置 |
WO2016092791A1 (ja) * | 2014-12-10 | 2016-06-16 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2016178261A (ja) * | 2015-03-23 | 2016-10-06 | カルソニックカンセイ株式会社 | ハンダ付け構造 |
JP2017005149A (ja) * | 2015-06-11 | 2017-01-05 | 株式会社デンソー | 基板、および、その製造方法 |
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