JP2014146644A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】本発明は、はんだの引け巣の抑制し、少なくとも引け巣の深さを実質的に軽減することにより、はんだ付け工程後の半導体装置の手直しおよび廃棄のロスを軽減し、生産性の高い半導体装置を得ることを目的とする。
【解決手段】本発明に係る半導体装置は、表面側導電パターンおよび裏面側導電パターンを有する絶縁基板と、前記絶縁基板の前記表面側導電パターン上に接合された電力半導体素子と、前記絶縁基板が対向する対向領域、および前記対向領域の少なくとも一部の周囲に引け巣領域を含み、前記絶縁基板がはんだで接合されるヒートスプレッダとを備え、はんだ付け後の冷却時に、はんだの引け巣が前記ヒートスプレッダの前記引け巣領域において発生するように構成されたことを特徴とするものである。
【選択図】図１

Description

本発明は、電力半導体装置およびその製造方法に関するものである。
これまで提案された一般的な電力半導体装置は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）および回生動作ダイオード（Free Wheeling Diode：ＦＷＤ）などの電力半導体素子を、はんだ付けで絶縁基板へ接合し、さらに絶縁基板を放熱性の高いヒートスプレッダにはんだ付けで接合したものを樹脂ケース内に収容してパッケージ化したものである。このような電力半導体装置の製造工程においては、通常、電力半導体素子、絶縁基板、およびヒートスプレッダのはんだ付けは一括で行われている（リフローはんだ付け工程）。
また近年のリフローはんだ付け工程においては、鉛フリーはんだの使用が主流となっている。鉛フリーはんだのような非共晶系はんだは、共晶系はんだに比べて、液相から固相に変化する際の体積収縮率が大きいという特徴を有し、はんだが経時的に最後に凝固する領域においてその体積が大きく収縮するため、はんだが引ける「引け巣」が生じやすい。引け巣は、特に絶縁基板のように面積が比較的大きい（はんだ全体の体積が比較的大きい）場合に、その周縁部領域において発生しやすくなる。そして引け巣が発生すると、半導体装置が作動時に半導体素子から生じる熱の放熱が妨げられるため、リフローはんだ付け工程後、不良品として判定され、または手作業による修正または廃棄を余儀なくされ、ロスコストとなっていた。
これに対して、はんだメーカでは特許文献１のように、はんだ合金組成の改善により、引け巣の低減を試みている。すなわち特許文献１は、とりわけＳｎ−Ｂｉ−Ａｇ−Ｃｕ系はんだ合金において、各元素の含有率を変化させて作製したはんだ合金について各種試験を行い、固相線と液相線との温度差を低減し、引け巣の発生を抑制することができるはんだ合金を提案している。
ＷＯ２００９/１３１１７８パンフレット
しかしながら鉛フリーはんだは、一般に、温度変化に伴う体積収縮率が大きく、接合部に「引け巣」と呼ばれる空隙が発生しやすい。特に、はんだ付け面積の大きい基板間のはんだ付けに際しては、体積収縮量が大きくなるために、特許文献１のようにはんだ合金組成の改善を行っても、引け巣を十分に解消することはできない。たとえば絶縁基板をヒートスプレッダにはんだ付けする場合には、絶縁基板のはんだ付け面積が大きいので、絶縁基板の周縁部において、はんだの引け巣の発生を完全に避けることはできない。引け巣は、はんだが凝固する温度に到達するのが最も遅く、最後に凝固する位置、すなわち絶縁基板の周縁部で発生しやすい。特に、半導体素子またはワイヤ接合部の直下において引け巣が発生すると、半導体装置自体を手直しするか、廃棄するといったロスが発生してしまう。
そこで本発明は、上記のような課題を解決するためになされたもので、ヒートスプレッダの特定の領域で意図的に発生させることにより、絶縁基板の直下にあるはんだの引け巣を抑制し、少なくとも引け巣の深さを実質的に軽減することにより、はんだ付け工程後の半導体装置の手直しおよび廃棄のロスを軽減し、生産性の高い半導体装置を得ることを目的とする。
本発明に係る半導体装置は、表面側導電パターンおよび裏面側導電パターンを有する絶縁基板と、前記絶縁基板の前記表面側導電パターン上に接合された電力半導体素子と、前記絶縁基板が対向する対向領域、および前記対向領域の少なくとも一部の周囲に引け巣領域を含み、前記絶縁基板がはんだで接合されるヒートスプレッダとを備え、はんだ付け後の冷却時に、はんだの引け巣が前記ヒートスプレッダの前記引け巣領域において発生するように構成されたことを特徴とするものである。
本発明によれば、はんだの引け巣がヒートスプレッダの引け巣領域で意図的に発生させることにより、絶縁基板の直下にあるはんだの引け巣を抑制し、少なくとも引け巣の深さを実質的に軽減することにより、はんだ付け工程後の半導体装置の手直しおよび廃棄のロスを軽減し、生産性の高い半導体装置を実現することができる。
本発明の実施の形態１に係る半導体装置の平面図であって、樹脂パッケージを省略して示すものである。 （ａ）は図１のII−II線から見た断面図で、（ｂ）はその一部の拡大断面図である。 絶縁基板等がはんだ接合される前の実施の形態１に係るヒートスプレッダの平面図である。 実施の形態１に係る半導体装置および冷却プレートの図２（ａ）と同様の断面図である。 従来技術に係る半導体装置の図２（ａ）と同様の断面図である。 本発明の実施の形態２に係る半導体装置の平面図であって、樹脂パッケージを省略して示すものである。 （ａ）は図６のVII−VII線から見た断面図で、（ｂ）はその一部の拡大断面図である。 実施の形態２に係るヒートスプレッダの平面図である。 変形例１に係るヒートスプレッダの平面図である。 変形例２に係るヒートスプレッダの平面図である。 変形例３に係るヒートスプレッダの平面図である。
実施の形態１．
図１〜図５を参照しながら、本発明に係る半導体装置の実施の形態１について以下説明する。図１は、実施の形態１に係る半導体装置１の平面図であって、樹脂パッケージを省略して図示したものである。また図２（ａ）は、図１のII−II線から見た断面図であり、図２（ｂ）は、その一部拡大図である。この半導体装置１は、概略、ヒートスプレッダ１０、絶縁基板２０、半導体素子３０、および樹脂パッケージ（図示せず）を有する。
ヒートスプレッダ１０は、たとえば銅（Ｃｕ）からなり、１００ｍｍ×６０ｍｍの平面寸法および数ｍｍの厚さを有する。絶縁基板２０は、たとえば窒化アルミニウム（ＡｌＮ）などの絶縁材料からなり、４０ｍｍ×４０ｍｍの平面寸法および約０．３ｍｍの厚みを有する。なお、現在生産されている電力半導体装置として一般に用いられる最も小さい絶縁基板２０の平面寸法は３０ｍｍ×３０ｍｍである。また絶縁基板２０は、その表面および裏面には活性金属のろう材（図示せず）を用いて接合された銅板からなる厚さが０．２５ｍｍの回路パターン２２ａ，２２ｂを有し、厚さが０．３ｍｍの鉛フリーはんだ４０で絶縁基板２０（裏面側の回路パターン２２ｂ）に接合されている。図３は、絶縁基板２０等がはんだ接合される前のヒートスプレッダ１０の平面図であって、概略、ソルダレジスト１４が塗布される領域（ソルダレジスト塗布領域）２４、およびソルダレジスト１４が塗布されない領域（非ソルダレジスト塗布領域）２５を示すものである。なお、ソルダレジスト塗布領域２４は、当業者に知られた任意の手法を用いて形成することができる。たとえばソルダレジスト液をヒートスプレッダ１０の全体に塗布した後、非ソルダレジスト塗布領域２５に相当する領域をマスクして露光現像して、未硬化のソルダレジスト液を除去することにより形成することができる。
半導体素子３０は、たとえば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）３０ａおよび回生動作ダイオード（Free Wheeling Diode：ＦＷＤ）３０ｂとなどの電力半導体素子３０を含み、同様に、厚さが０．３ｍｍの鉛フリーはんだ４０で絶縁基板２０（表面側の回路パターン２２ｂ）に接合されている。またＩＧＢＴ３０ａおよびＦＷＤ３０ｂの表面電極（図示せず）と、絶縁基板２０の表面側の回路パターン２２ａとが、アルミニウム等の導電性ワイヤ３２を介して接続され、インバータ回路を構成している。
ヒートスプレッダ１０と絶縁基板２０とのはんだ４０による接合、および絶縁基板２０と半導体素子３０とのはんだによる接合は、はんだリフロー工程により行われる。ヒートスプレッダ１０は、上述のように銅からなり、その熱膨張係数が絶縁基板２０より大きいので、リフロー工程の冷却過程で平坦な冷却プレート１２に載置されるとき、図４に示すように、冷却プレート１２に対して裏面側に凸反りとなる（下に凸となるように湾曲する）。なおヒートスプレッダ１０が短辺および長辺を含む矩形の平面形状を有する場合、とりわけ長辺に沿ってより大きく湾曲する。
このときヒートスプレッダ１０と絶縁基板２０との間のはんだ４０は、絶縁基板２０の中央部分から冷却される。したがって、従来技術に係る半導体装置においては、はんだ４０が液相から固相へ相転移する際の体積収縮により、図５に示すように、はんだ４０が最後に凝固する絶縁基板２０の周縁部に沿っていわゆる「引け巣」４６が生じてしまう。特に、絶縁基板２０の平面寸法（はんだ付け面積）が大きい場合には、はんだ４０が凝固する際の全体的な収縮量も大きくなるため、最後に凝固する領域でより大きな引け巣４６が生じやすくなる。
本発明の実施の形態１に係るヒートスプレッダ１０は、とりわけ図３に示すように、ソルダレジスト１４が塗布されない非ソルダレジスト塗布領域２５を絶縁基板２０より大きい面積を有するように、その周囲に沿って拡張してパターン形成されている。すなわち、実施の形態１の非ソルダレジスト塗布領域２５は、絶縁基板２０が対向する対向領域２６と、その周囲全体に沿って形成された引け巣領域２８を含む。より具体的には、実施の形態１に係る引け巣領域２８は、対向領域２６の周縁部全体に沿って形成され、対向領域２６との間に５ｍｍ〜１０ｍｍの幅Ｗ（図２（ｂ）および図３）を有するように設計されている。絶縁基板２０をヒートスプレッダ１０に接合するはんだ４０は、必ずしも非ソルダレジスト塗布領域２５全体に塗布しておく必要はないが、少なくとも対向領域２６に塗布しておくことが好ましい。そしてはんだリフロー工程において、はんだ４０が溶融すると、ヒートスプレッダ１０の対向領域２６のみならず、引け巣領域２８にも濡れ広がる。
本発明の実施の形態１によれば、はんだ付け後の冷却時に、はんだ４０が凝固して、絶縁基板２０の周縁部に沿って引け巣４６が生じる場合であっても、引け巣領域２８を設けたことにより、はんだ４０が引け巣領域２８にも濡れ広がるため、引け巣４６が引け巣領域２８で発生し、絶縁基板２０の直下に及ぶことを防止することができる。こうして、絶縁基板２０の下方における引け巣４６の発生を未然に防止して、リフロー工程後のはんだ手直し作業を省略し、または不良品として廃棄する必要性を低減して、より生産性の高い半導体装置を実現することができる。特に、電力半導体素子３０の直下のはんだ４０の引け巣４６の発生を回避できるので、引け巣４６による放熱性の阻害を解消でき、電力半導体素子３０の作動時における冷却性を担保することができる。
また上述のように、ヒートスプレッダ１０は、短辺および長辺を含む矩形の平面形状を有する場合、とりわけ長辺に沿ってより大きく湾曲する。つまり、はんだ４０の引け巣４６は、絶縁基板２０の中央部からより離れた領域において、すなわち絶縁基板２０の周縁部であって、ヒートスプレッダ１０の短辺に沿って発生しやすい。したがって、引け巣領域２８は、必ずしも絶縁基板２０が接合される対向領域２６の周囲全体に沿って形成する必要はなく、ヒートスプレッダ１０の短辺のみに沿って形成して（図示せず）、非ソルダレジスト塗布領域２５（ヒートスプレッダ１０）の面積を小さくするように構成してもよい。
実施の形態２．
図６〜図１０を参照しながら、本発明に係る半導体装置の実施の形態２について以下詳細に説明する。実施の形態２に係る半導体装置２は、単一のヒートスプレッダ１０上に２つまたはそれ以上の絶縁基板２０をはんだ接合し、各絶縁基板２０上に電力半導体素子３０を実装した点を除き、実施の形態１の半導体装置１と同様の構成を有するので、重複する点については説明を省略する。
図６および図７はそれぞれ実施の形態２に係る半導体装置２の平面図および断面図であって、図１および図２と同様、樹脂パッケージを省略して図示したものである。上述のとおり、実施の形態２に係る半導体装置２は、単一のヒートスプレッダ１０上に２つの絶縁基板２０をはんだ接合したものである。各絶縁基板２０上には、ＩＧＢＴ３０ａおよびＦＷＤ３０ｂなどの電力半導体素子３０が実装され、それぞれの表面電極（図示せず）と、絶縁基板２０の表面側の回路パターン２２ｂとが、アルミニウム等の導電性ワイヤ３２を介して接続され、各絶縁基板２０の表面側の回路パターン２２ｂが同様に導電性ワイヤ３２を介して接続され、インバータ回路を構成している。
図８は、絶縁基板２０等がはんだ接合される前のヒートスプレッダ１０の図３と同様の平面図であって、概略、ソルダレジスト１４が塗布される領域（ソルダレジスト塗布領域）２４、およびソルダレジスト１４が塗布されない領域（非ソルダレジスト塗布領域）２５を示すものである。また非ソルダレジスト塗布領域２５は、各絶縁基板２０が対向する対向領域２６と、その周囲全体に沿って配置された引け巣領域２８を含む。より具体的には、実施の形態２に係る引け巣領域２８は、対向領域２６の周縁部全体に沿って形成され、対向領域２６との間に５ｍｍ〜１０ｍｍの幅Ｗ（図８）を有するように設計することが好ましい。絶縁基板２０をヒートスプレッダ１０に接合するはんだ４０は、必ずしも非ソルダレジスト塗布領域２５全体に塗布しておく必要はないが、少なくとも対向領域２６に塗布しておく必要がある。そしてはんだリフロー工程において、はんだ４０が溶融すると、ヒートスプレッダ１０の対向領域２６のみならず、引け巣領域２８にも濡れ広がる。
本発明の実施の形態２によれば、実施の形態１と同様、はんだ付け後の冷却時に、はんだ４０が凝固して、絶縁基板２０の周縁部に沿って引け巣４６が生じる場合であっても、引け巣領域２８を設けたことにより、はんだ４０が引け巣領域２８にも濡れ広がるため、引け巣４６が引け巣領域２８で発生し、絶縁基板２０の直下に及ぶことを防止することができる。こうして、絶縁基板２０の下方における引け巣４６の発生を未然に防止して、リフロー工程後のはんだ手直し作業を省略し、または不良品として廃棄する必要性を低減して、より生産性の高い半導体装置２を実現することができる。特に、電力半導体素子３０の直下のはんだ４０の引け巣４６の発生を回避できるので、引け巣４６による放熱性の阻害を解消でき、電力半導体素子３０の作動時における冷却性を担保することができる。
変形例１．
上記実施の形態１および２に係るヒートスプレッダ１０の引け巣領域２８は、対向領域２６の周縁部全体に沿って形成されるものであった。上述のように、ヒートスプレッダ１０は、短辺および長辺を含む矩形の平面形状を有する場合、とりわけ長辺に沿ってより大きく湾曲する。そこで変形例１に係るヒートスプレッダ１０は、図９に示すように、短辺側に沿って設けた引け巣領域２８の面積を確保しつつ、長辺側の引け巣領域２８の面積を低減するように形成されている。これにより、絶縁基板２０の中央部から離れたヒートスプレッダ１０の短辺側に設けた引け巣領域２８において、引け巣４６を意図的に発生させ、その他の領域において引け巣４６の発生を抑制するととともに、引け巣領域２８を含む非ソルダレジスト塗布領域２５の面積を低減して、ヒートスプレッダ１０を小型化することができる。
変形例２．
変形例２に係るヒートスプレッダ１０の引け巣領域２８は、対向領域２６の周縁部全体に沿って形成されるのではなく、図１０に示すように、絶縁基板２０の中央部から離れたヒートスプレッダ１０の短辺側のみに沿って形成されている。これにより、絶縁基板２０の中央部から離れたヒートスプレッダ１０の短辺側に設けた引け巣領域２８において、引け巣４６を意図的に発生させ、その他の領域において引け巣４６の発生を抑制するととともに、非ソルダレジスト塗布領域２５の面積を低減して、ヒートスプレッダ１０を小型化することができる。また変形例２に係るヒートスプレッダ１０は、絶縁基板２０の非ソルダレジスト塗布領域２５における短辺側に沿ったクリアランスを実質的に排除することにより、絶縁基板２０が非ソルダレジスト塗布領域２５内で回転することを抑制し、組み立て作業を容易にすることができる。
変形例３．
変形例３に係るヒートスプレッダ１０の引け巣領域２８は、図１１に示すように、半導体素子３０（特にＩＧＢＴ３０ａ）に近接する領域にのみ形成されている。これにより、引け巣４６を引け巣領域２８において意図的に発生させ、電力半導体素子３０（または導電性ワイヤ３２）の直下にあるはんだ４０に引け巣４６の発生を防止することができる。その結果、引け巣４６による電力半導体素子３０の放熱性の阻害を解消でき、電力半導体素子３０の作動時における冷却性を担保することができ、信頼性の高い半導体装置を実現することができる。
変形例４．
上記実施の形態１および２（変形例１〜３を含む）に係る半導体装置は、はんだリフロー工程において、ヒートスプレッダ１０、絶縁基板２０、および電力半導体素子３０を加熱して、一括してはんだ付けすることにより製造される。そして本発明によれば、ヒートスプレッダ１０の引け巣領域２８において引け巣４６を意図的に発生させ、絶縁基板２０の直下にあるはんだ４０に引け巣４６が発生することを抑制することにより、生産性および信頼性の高い半導体装置を実現するものである。そこで本発明に係る半導体装置は、局所的な引け巣領域２８において引け巣４６を発生させることを支援するために、はんだリフロー工程の冷却時において、ヒートスプレッダ１０の引け巣領域２８を局所的に加熱して、はんだ４０が凝固する時期を遅らせる（経時的に最後に凝固させる）ことにより、はんだ４０の引け巣４６を引け巣領域において発生させるように製造してもよい。引け巣領域２８の局所的な加熱するために、ランプヒータ等を用いてもよいが、その他の任意の加熱源を用いてもよい。
上記のように、半導体装置２は、ヒートスプレッダ１０の対向領域２６に絶縁基板２０が対向するように絶縁基板２０をヒートスプレッダ１０上に設置し、電力半導体素子３０を、はんだを介して絶縁基板の表面側導電パターン２２ａ上に設置し、ヒートスプレッダ１０、絶縁基板２０、および電力半導体素子３０を加熱して、一括してはんだ付けする。このとき本発明によれば、はんだ付け後の冷却時において、ヒートスプレッダ１０の引け巣領域２８を局所的に加熱して、はんだの引け巣を引け巣領域において発生させることにより、設計された引け巣領域２８において引け巣４６を意図的に発生させる半導体装置２を製造することができる。
なお上記において、変形例１〜４に係る発明について、実施の形態２に係る半導体装置２を用いて説明したが、実施の形態１に係る半導体装置１にも同様に適応することができる。
１〜３…半導体装置、１０…ヒートスプレッダ、１２…冷却プレート、１４…ソルダレジスト、２０…絶縁基板、２２ａ，２２ｂ…回路パターン、２６…対向領域、２８…引け巣領域、３０…半導体素子、３０ａ…ＩＧＢＴ、３０ｂ…ＦＷＤ、３２…導電性ワイヤ、３４…ワイヤ接合部、４０…はんだ、４６…引け巣。

Claims (7)

  1. 表面側導電パターンおよび裏面側導電パターンを有する絶縁基板と、
    前記絶縁基板の前記表面側導電パターン上に接合された電力半導体素子と、
    前記絶縁基板が対向する対向領域、および前記対向領域の少なくとも一部の周囲に引け巣領域を含み、前記絶縁基板がはんだで接合されるヒートスプレッダとを備え、
    はんだ付け後の冷却時に、はんだの引け巣が前記ヒートスプレッダの前記引け巣領域において発生するように構成されたことを特徴とする半導体装置。
  2. 前記絶縁基板は、３０ｍｍ×３０ｍｍ以上の面積を有することを特徴とした請求項１に記載の半導体装置。
  3. 前記ヒートスプレッダの前記引け巣領域は、前記対向領域の周縁部全体に沿って形成され、前記対向領域との間に５ｍｍ〜１０ｍｍの幅を有することを特徴とする請求項１または２に記載の電力半導体装置。
  4. 前記ヒートスプレッダは、短辺および長辺を含む矩形の平面形状を有し、はんだ付け後の冷却時に長辺に沿ってより大きく湾曲し、
    前記ヒートスプレッダの前記引け巣領域は、前記ヒートスプレッダの短辺のみに沿って配置されることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記ヒートスプレッダの前記引け巣領域は、前記電力半導体素子に隣接して配置されることを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
  6. 前記対向領域および前記引け巣領域は、ソルダレジストで包囲されることにより形成されることを特徴とした請求項１〜５のいずれか１に記載の電力半導体装置。
  7. 請求項１〜６に記載の電力半導体装置の製造方法であって、
    前記ヒートスプレッダの前記対向領域に前記絶縁基板が対向するように前記絶縁基板を前記ヒートスプレッダ上に設置するステップと、
    前記電力半導体素子を、はんだを介して前記絶縁基板の前記表面側導電パターン上に設置するステップと、
    前記ヒートスプレッダ、前記絶縁基板、および前記電力半導体素子を加熱して、一括してはんだ付けするステップと、
    はんだ付け後の冷却時において、前記ヒートスプレッダの前記引け巣領域を局所的に加熱して、前記はんだの引け巣を前記引け巣領域において発生させるステップとを有することを特徴とする製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014357A (ja) * 2016-07-19 2018-01-25 三菱電機株式会社 半導体装置
CN113257768A (zh) * 2020-02-12 2021-08-13 三菱电机株式会社 电力用半导体装置及其制造方法
WO2022102253A1 (ja) * 2020-11-16 2022-05-19 富士電機株式会社 半導体装置及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265972A (ja) * 2003-02-28 2004-09-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007103909A (ja) * 2005-09-12 2007-04-19 Denso Corp 半導体装置
WO2012093509A1 (ja) * 2011-01-07 2012-07-12 富士電機株式会社 半導体装置およびその製造方法
JP2012195500A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265972A (ja) * 2003-02-28 2004-09-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007103909A (ja) * 2005-09-12 2007-04-19 Denso Corp 半導体装置
WO2012093509A1 (ja) * 2011-01-07 2012-07-12 富士電機株式会社 半導体装置およびその製造方法
JP2012195500A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014357A (ja) * 2016-07-19 2018-01-25 三菱電機株式会社 半導体装置
CN107634036A (zh) * 2016-07-19 2018-01-26 三菱电机株式会社 半导体装置
CN107634036B (zh) * 2016-07-19 2020-06-30 三菱电机株式会社 半导体装置
CN113257768A (zh) * 2020-02-12 2021-08-13 三菱电机株式会社 电力用半导体装置及其制造方法
WO2022102253A1 (ja) * 2020-11-16 2022-05-19 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7529038B2 (ja) 2020-11-16 2024-08-06 富士電機株式会社 半導体装置及び半導体装置の製造方法

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