JP6641524B1 - 半導体装置の製造方法 - Google Patents

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Abstract

本発明の半導体装置の製造方法は、電極２４と電極接続片３２との間に、電極２４の表面に配置された、フラックスを含有する第１はんだ材層４１と、電極接続片３２の表面に配置された、フラックスを含有する第２はんだ材層４２と、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３とが積層された構造を有するはんだ材４４を配置し、電極２４と電極接続片３２とがはんだ材４４を挟んで対向した状態となるように基板１０、半導体チップ２０及びリード３０を配置した組立体５０を形成する組立体形成工程と、電極２４と電極接続片３２とをはんだ４０を介して接合する接合工程とを含む。本発明の半導体装置の製造方法によれば、信頼性が低下し難い半導体装置を製造することができ、かつ、接合工程が煩雑になることを防ぐことができる。

Description

本発明は、半導体装置の製造方法に関する。
従来、半導体チップとリードとがはんだを介して接合された半導体装置を製造する半導体装置の製造方法が知られている（例えば、特許文献１参照。）。
特許文献１に記載された従来の半導体装置９００は、図９に示すように、半導体チップ搭載面９１２を有する基板９１０と、半導体チップ搭載面９１２上に搭載され、半導体チップ搭載面９１２と対向する面に形成されたコレクタ電極９２２、並びに、半導体チップ搭載面９１２と対向する面とは反対側の面に形成されたエミッタ電極９２４（電極）及びエミッタ電極９２４とは離間した位置に形成されたゲート電極９２６を有する半導体チップ９２０と、電極接続片９３２を有し、電極接続片９３２がはんだ９４０を介してエミッタ電極９２４と接合されたリード９３０とを備える
従来の半導体装置９００によれば、電極接続片９３２がはんだ９４０を介してエミッタ電極９２４と接合されている、すなわち、半導体チップ９２０とリード９３０とをはんだ９４０のみを介して（ワイヤ等の介在部材を介さずに）直接接続されているため、半導体装置９００は、電流容量が大きく、大電流を使用する電子機器（例えば、電源）に適した半導体装置となる。
従来の半導体装置９００は、以下のような製造方法（従来の半導体装置の製造方法）で製造される。すなわち、従来の半導体装置の製造方法は、エミッタ電極９２４と電極接続片９３２とがはんだ材を挟んで対向した状態となるように基板９１０、半導体チップ９２０及びリード９３０を配置した組立体を形成する組立体形成工程と、はんだ材を溶融した後ではんだ材を固化することにより、エミッタ電極９２４と電極接続片９３２とをはんだ９４０を介して接合する接合工程とを含む。
特開２０１０−１２３６８６号公報 特開２０１７−１９９８０９号公報
ところで、一般に、半導体チップとリードとの間のはんだに作用する応力（例えば熱応力）を緩和するためには、当該はんだの厚みをある一定以上の厚さに保つことが有効であることが知られている（例えば、特許文献２参照。）。
しかしながら、はんだ材９４４としてフラックスを含有するはんだ材（例えば、ペースト状のクリームはんだ）を用いる場合には、接合工程前のはんだ材９４４が厚くなりすぎるため（図１０（ａ）参照。）、リード９３０をはんだ材９４４上に配置したときにはんだ材９４４が潰れて所望しない場所にはんだ材がはみ出してしまうおそれがあり、製造された半導体装置の信頼性が低下するおそれがある、という問題がある（図１０（ｂ）参照。）。
そうかといって、はんだ材９４４としてフラックスを含有しないはんだ材（ペレットはんだ）を用いる場合には、はんだ材表面の酸化物をフラックスによって除去することができないことから、はんだと半導体チップの間の接合強度やはんだとリードの間の接合強度が低くなることを防ぐためには特殊な条件（水素雰囲気下等）で接合工程を実施しなければならず、接合工程が煩雑になる、という問題がある。
そこで、本発明は、上記した問題を解決するためになされたものであり、信頼性が低下し難い半導体装置を製造することができ、かつ、接合工程が煩雑になることを防ぐことができる半導体装置の製造方法を提供することを目的とする。
［１］本発明の半導体装置の製造方法は、半導体チップ搭載面を有する基板と、前記半導体チップ搭載面上に搭載され、前記半導体チップ搭載面と対向する面とは反対側の面に形成された電極を有する半導体チップと、電極接続片を有し、前記電極接続片がはんだを介して前記電極と接合されたリードとを備える半導体装置を製造する半導体装置の製造方法であって、前記電極と前記電極接続片との間に、前記電極の表面に配置された、フラックスを含有する第１はんだ材層と、前記電極接続片の表面に配置された、フラックスを含有する第２はんだ材層と、前記第１はんだ材層と前記第２はんだ材層との間に配置された、フラックスを含有しない第３はんだ材層とが積層された構造を有するはんだ材を配置し、前記電極と前記電極接続片とが前記はんだ材を挟んで対向した状態となるように前記基板、前記半導体チップ及び前記リードを配置した組立体を形成する組立体形成工程と、前記はんだ材を溶融した後で前記はんだ材を固化することにより、前記電極と前記電極接続片とを前記はんだを介して接合する接合工程とを含むことを特徴とする。
なお、本明細書において、「はんだ材」とは、接合工程で対象物を接合する前のはんだのことをいう。
［２］本発明の半導体装置の製造方法においては、前記第１はんだ材層及び前記第２はんだ材層はいずれもペースト状のはんだ材からなり、前記第３はんだ材層は固体状のはんだ材からなることが好ましい。
［３］本発明の半導体装置の製造方法においては、前記組立体形成工程において、前記第３はんだ材層の厚さは、前記はんだ材の厚さの６０％〜９０％の範囲内にあることが好ましい。
［４］本発明の半導体装置の製造方法においては、前記組立体形成工程において、前記第３はんだ材層の組成は、フラックス成分を除いた前記第１はんだ材層の組成又はフラックス成分を除いた前記第２はんだ材層の組成と同じ組成であることが好ましい。
［５］本発明の半導体装置の製造方法においては、前記組立体形成工程においては、前記第２電極上に前記第１はんだ材層及び前記第３はんだ材層を配置し、かつ、前記電極接続片上に第２はんだ材層を配置した後に、前記第３はんだ材層と前記第２はんだ材層とを重ね合わせて前記組立体を形成することが好ましい。
［６］本発明の半導体装置の製造方法においては、前記組立体形成工程においては、前記半導体チップ上に前記第１はんだ材層、前記第３はんだ材層及び前記第２はんだ材層をこの順序で配置した後に、前記第２はんだ材層と前記リードの前記電極接続片とを重ね合わせて前記組立体を形成することが好ましい。
［７］本発明の半導体装置の製造方法においては、前記はんだの厚さは、３００μｍ以上であることが好ましい。
［８］本発明の半導体装置の製造方法においては、前記組立体形成工程においては、ディスペンサを用いて前記第１はんだ材層及び前記第２はんだ材層を配置することが好ましい。
本発明の半導体装置の製造方法においては、組立体形成工程において、電極と電極接続片との間に、第１はんだ材層と第２はんだ材層との間に配置された、フラックスを含有しない第３はんだ材層を有するはんだ材を配置する。このような方法とすることにより、フラックスを含有しない第３はんだ材層においては、接合工程時（リフロー時）にフラックスが蒸発することがなく、フラックスが蒸発することに起因して接合工程後に第３はんだ材層の部分の厚さが薄くなることもないため、接合工程前の（第１〜第３はんだ材層全体の）はんだ材の厚さを厚くしすぎなくてもよくなる（接合工程後のはんだの厚さよりもわずかに厚くする程度の厚さでよくなる）。従って、リードをはんだ材上に配置したときでもはんだ材が潰れ難く、所望しない場所にはんだ材がはみ出してしまうことを防ぐことができる。その結果、信頼性が低下し難い半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、組立体形成工程において、電極と電極接続片との間に、第１はんだ材層と第２はんだ材層との間に配置された、フラックスを含有しない第３はんだ材層を有するはんだ材を配置するため、はんだの厚みをある一定以上の厚さに保った半導体装置を製造することができる。従って、半導体チップとリードとの間のはんだに作用する応力（例えば、熱応力）を緩和することができ、この観点においても信頼性が低下し難い半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、組立体形成工程において、電極と電極接続片との間に、電極の表面に配置された、フラックスを含有する第１はんだ材層と、リードにおける電極接続片の表面に配置された、フラックスを含有する第２はんだ材層とを有するはんだ材を配置するため、フラックスにより電極、電極接続片及び第３はんだ材層の表面の不純物を除去した状態で接合することができ、はんだと半導体チップやリードとの密着強度が高い半導体装置を製造することができる。よって、はんだと半導体チップの間の接合強度やはんだとリードとの間の接合強度が低くなることを防ぐために特殊な条件（水素雰囲気下等）で接合工程を実施する、という必要がなく、接合工程が煩雑になることを防ぐことができる。
実施形態１における半導体装置１を示す図である。図１（ａ）は半導体装置１の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図であり、図１（ｃ）は半導体装置１の要部拡大断面図である。なお、図１（ｃ）においては説明を簡単にするために樹脂８０の図示を省略している。 実施形態１に係る半導体装置の製造方法のフローチャートである。 実施形態１に係る半導体装置の製造方法の工程図である。図３（ａ）は基板準備工程を示す図であり、図３（ｂ）は半導体チップ搭載工程を示す図である。 実施形態１に係る半導体装置の製造方法の工程図である。図４（ａ）は第１はんだ材層配置工程を示す図であり、図４（ｂ）は第２はんだ材層配置工程及び第３はんだ材層配置工程を示す図である。 実施形態１に係る半導体装置の製造方法の工程図である。図５（ａ）はリードフレーム配置工程を示す図であり、図５（ｂ）は接合工程（リフロー工程）を示す図であり、図５（ｃ）はワイヤボンディング工程を示す図である。 実施形態２に係る半導体装置の製造方法の工程図である。図６（ａ）は第１はんだ材層配置工程を示す図であり、図６（ｂ）は第２はんだ材層配置工程及び第３はんだ材層配置工程を示す図であり、図６（ｃ）はリードフレーム配置工程を示す図である。 変形例１に係る半導体装置の製造方法の工程図である。図７（ａ）は半導体チップ配置工程を示す図であり、図７（ｂ）は第１はんだ材層配置工程、第２はんだ材層配置工程及び第３はんだ材層配置工程を示す図であり、図７（ｃ）はリードフレーム配置工程を示す図である。 変形例２における半導体装置２を示す図である。図８（ａ）は半導体装置２の斜視図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ断面図である。図８中、符号１０ａ、１０ｂは基板を示し、１２ａ、１２ｂは半導体チップ搭載面を示し、１４ａ、１４ｂは絶縁性基板を示し、１８ａ、１８ｂは放熱用の金属板を示し、４０ａ、４０ｂははんだを示す。 従来の半導体装置９００を示す断面図である。なお、図９中、符号９４６ははんだを示し、符号９６０、９６２は端子を示し、符号９７０はワイヤを示し、符号９８０は樹脂を示す。 従来の半導体装置の製造方法の問題点を示す図である。図１０（ａ）はリード配置前の組立体の様子を示す図であり、図１０（ｂ）はリード配置後の組立体の様子を示す図である。なお、符号９４４，９４５ははんだ材（ペースト状のはんだ材）を示す。
以下、本発明の半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態における半導体装置１の構成
実施形態１における半導体装置１は、半導体チップとリードとの間のはんだに作用する応力（例えば熱応力）を緩和するために、はんだの厚みをある一定以上の厚さに保った半導体装置である。実施形態に係る半導体装置１は、図１に示すように、基板１０と、半導体チップ２０と、リード３０，６２，６４と、はんだ４０，４６と、ワイヤ７０とを備え、リード３０，６２，６４の外部接続端子及び放熱性の金属板１８の一部を除いて樹脂８０で樹脂封止されている。
基板１０は、半導体チップ搭載面１２を有する基板である。基板１０としては適宜の基板（例えば、プリント基板）を用いることができるが、実施形態１においては、絶縁性基板１４と、絶縁性基板１４の一方の面に形成され、半導体チップ搭載面１２を有する回路１６と、絶縁性基板１４の他方の面に形成された放熱用の金属板１８とを有するＤＣＢ（Ｄｉｒｅｃｔ Ｃоｐｐｅｒ Ｂｏｎｄｉｎｇ）基板を用いる。なお、放熱用の金属板１８は樹脂８０から露出している。
半導体チップ２０は、一方の面（半導体チップ搭載面１２と対向する面）に形成されたコレクタ電極２２、並びに、他方の面（半導体チップ搭載面１２と対向する面とは反対側の面）に形成されたエミッタ電極２４（電極）及びエミッタ電極２４とは離間した位置に形成されたゲート電極２６を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
コレクタ電極２２は、基板１０の半導体チップ搭載面１２とはんだ４６を介して接合されており、はんだ４６、基板１０（回路１６）及びリード６４を介して外部と接続される。
エミッタ電極２４は、リード３０の電極接続片３２とはんだ４０を介して接合されており、はんだ４０及びリード３０（外部接続端子３４）を介して外部と接続される。
リード３０，６２，６４は、平板状の金属部材であり、リードフレームを切り離して形成されたものである。リード３０，６２，６４はワイヤよりも断面積が大きく、大電流を流すことができる。
リード３０は、一方の端部にエミッタ電極２４と接続するための電極接続片３２を有し、他方の端部に外部と接続するための外部接続端子３４を有する。
リード６２は、一方の端部がワイヤ７０を介してゲート電極２６と接続されており、他方の端部が外部接続用の端子となっている。
リード６４は、一方の端部がコレクタ電極２２と接続された回路１６と接続されており、他方の端部が、他方の端部が外部接続用の端子となっている。
はんだ４０，４６は、導電性及び接着性を有する合金又は金属である。はんだ４０、４６ははんだ材を加熱することにより溶融して固化したものである。
はんだ４０は、エミッタ電極２４と電極接続片３２とを接合している。はんだ４０の厚さ（はんだ厚）は、はんだ４６（基板１０と半導体チップ２０との間のはんだ）の厚さよりも厚く、例えば、３００μｍ以上であり、例えば５００μｍである。はんだ４０の形成方法については後述する。
はんだ４６は、コレクタ電極２２と半導体チップ搭載面１２を接合している。はんだ４０は、フラックスを含有するペースト状のはんだ材（例えば、いわゆるクリームはんだ）からなり、印刷により基板１０の半導体チップ搭載面１２に配置され、リフローして加熱することにより基板１０と半導体チップ２０とを接合する。なお、基板１０と半導体チップ２０との間のはんだ４６においては、はんだに作用する応力（例えば熱応力）を緩和する、という半導体チップ２０とリード３０との間のはんだ４０の場合のような事情がなく、厚くなると導通損失が大きくなるため、基板１０と半導体チップ２０との間のはんだ４６は、半導体チップ２０とリード３０との間のはんだ４０とは異なり、比較的薄い（はんだの厚みをある一定以下の厚さとする）方が好ましい。
樹脂８０は、適宜の樹脂を用いることができる。
ところで、上記した実施形態１における半導体装置１においては、半導体チップ２０とリード３０との間のはんだ４０に作用する応力（例えば熱応力）を緩和するために半導体チップ２０とリード３０との間のはんだ４０の厚みをある一定以上の厚さに保っている。
一般的に、半導体チップとリードとの間を接合するためには、接合面上の不純物（酸化物等）を除去することができるフラックスを含有するはんだ材（例えば、いわゆるクリームはんだ）を用いるが、フラックスを含有するはんだ材は、接合工程時（リフロー時）にフラックスが蒸発することに起因してはんだの厚さが薄くなってしまうため、上記した実施形態１における半導体装置１の製造に用いるとすれば接合工程前（リフロー前）のはんだ材の厚さをかなり厚くしなければならない。
しかし、はんだ材の厚さをかなり厚くした場合には、接合工程前（リフロー前）において、リードをはんだ材上に配置したときにはんだ材が潰れて所望しない場所にはんだ材がはみ出してしまうおそれがある。
そこで、本発明においては、接合工程後（リフロー後）のはんだの厚みをある一定以上の厚さに保つことができ、かつ、接合工程前（リフロー前）のはんだ材の厚さが厚くなりすぎない下記の実施形態１に係る半導体装置の製造方法を用いることとした。
２．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置の製造方法は、図２に示すように、基板準備工程Ｓ１００と、組立体形成工程Ｓ２００と、接合工程Ｓ３００と、ワイヤボンディング工程Ｓ４００と、樹脂封止工程Ｓ５００と、リード加工工程Ｓ６００とを含む。
（１）基板準備工程Ｓ１００
基板準備工程Ｓ１００においては、基板１０を準備する（図３（ａ）参照。）。具体的には、所定の治具上に基板１０を位置決めして配置する。
（２）組立体形成工程Ｓ２００
組立体形成工程Ｓ２００においては、基板１０の半導体チップ搭載面１２と半導体チップのコレクタ電極２２とがはんだ材４５を挟んで対向した状態となり、かつ、半導体チップ２０のエミッタ電極２４とリード３０の電極接続片３２とがはんだ材４４（図５（ａ）参照。）を挟んで対向した状態となるように基板１０、半導体チップ２０及びリード３０を配置した組立体５０（図５（ａ）参照。）を形成する。組立体形成工程Ｓ２００は、半導体チップ搭載工程Ｓ２１０と、第１はんだ材層配置工程Ｓ２２０と、第３はんだ材層配置工程Ｓ２３０と、第２はんだ材層配置工程Ｓ２４０と、リードフレーム配置工程Ｓ２５０とを含む。
（２−１）半導体チップ搭載工程Ｓ２１０
半導体チップ搭載工程Ｓ２１０においては、基板１０の半導体チップ搭載面１２上にはんだ材４５を介して半導体チップ２０を搭載する（図３（ｂ）参照。）。具体的には、まず、基板１０の半導体チップ搭載面１２上にペースト状のはんだ材４５（例えば、いわゆるクリームはんだ）を印刷する。次に、半導体チップ搭載面１２と半導体チップ２０のコレクタ電極２２とがはんだ材４５を挟んで対向した状態となるように半導体チップ搭載面１２上に半導体チップ２０を搭載する。
なお、実施形態１においては、はんだ材４５を印刷するが、ディスペンサによってはんだ材を供給する、はんだフィーダ等で送り出した糸はんだによってはんだ材を供給する、溶融したはんだ材を流し込むことによってはんだ材を供給する等、適宜の方法ではんだ材を供給してもよい。
なお、クリームはんだは、はんだ粉末にフラックスを添加して、適当な粘度のペースト状にしたものである。フラックスは、高温で揮発する成分である。フラックスとしては、ロジン、変性ロジン、合成樹脂などを主成分として用いた樹脂系フラックスが用いられ、さらに、チクソトロピック剤や、活性剤および活性剤用の溶剤、分散安定剤などが添加される場合もある。
（２−２）第１はんだ材層配置工程Ｓ２２０
第１はんだ材層配置工程Ｓ２２０においては、半導体チップ２０のエミッタ電極２４上にフラックスを含有するペースト状のはんだ材からなる第１はんだ材層４１を配置する（図４（ａ）参照。）。第１はんだ材層配置工程Ｓ２２０は、例えばディスペンサＤによってフラックスを含有するペースト状のはんだ材（例えば、いわゆるクリームはんだ）をエミッタ電極２４上に供給することによって第１はんだ材層４１を配置する。第１はんだ材層４１の厚さは第３はんだ材層４３とエミッタ電極２４が接合できるのに十分な厚さがあればよい。
なお、ペースト状のはんだ材を供給する方法としては様々な方法が考えられるが、エミッタ電極２４上にペースト状のはんだ材を供給するには、はんだ量の細かい調整や供給箇所の正確さが必要であるため、ディスペンサによってペースト状のはんだ材を供給することが好ましい。
（２−３）第３はんだ材層配置工程Ｓ２３０
第３はんだ材層配置工程Ｓ２３０においては、第１はんだ材層４１上に第３はんだ材層４３を配置する（図４（ｂ）下側参照。）。
第３はんだ材層４３は、フラックスを含有しない固体状のはんだ材からなる、板状又は膜状のはんだ材（いわゆる板はんだ）である。第３はんだ材層４３の厚さは、はんだ材４４（図５（ａ）参照。）の厚さのうちのおよそ６０％〜９０％の範囲内の厚さである。また、第３はんだ材層４３の厚さは、はんだ４０（リフロー後のはんだ厚）のおよそ７５％〜９５％の範囲内の厚さである。第３はんだ材層４３の厚さは、第１はんだ材層４１の少なくとも数倍の厚さを有している。実施形態１において、第３はんだ材層４３の組成（主成分）は、フラックス成分を除いた第１はんだ材層４１の組成及びフラックス成分を除いた第２はんだ材層４２の組成（主成分）の両方と同じ組成であるが、どちらか一方とだけ同じ組成でもよいし、異なる組成でもよい。
（２−４）第２はんだ材層配置工程Ｓ２４０
第２はんだ材層配置工程Ｓ２４０においては、リード３０の電極接続片３２上にフラックスを含有するペースト状のはんだ材からなる第２はんだ材層４２を配置する（図４（ｂ）上側参照。）。具体的には、リード３０，６２，６４を構成するリードフレームのうちの、リード３０となる部分の電極接続片３２の表面上に、例えばディスペンサによってフラックスを含有するペースト状のはんだ材（いわゆるクリームはんだ）を供給して第２はんだ材層４２を配置する。第２はんだ材層４２の厚さは、第１はんだ材層４１と同じ厚さであり、第３はんだ材層４３と電極接続片３２が接合できるのに十分な厚さがあればよい。なお、第２はんだ材層配置工程Ｓ２４０は、リードフレーム配置工程Ｓ２５０の前であればどの段階で実施してもよい。
（２−５）リードフレーム配置工程Ｓ２５０
リードフレーム配置工程Ｓ２５０においては、半導体チップ２０上に配置されている第３はんだ材層４３の上にリード３０（リードフレーム）を、リード３０上の第２はんだ材層４２を第３はんだ材層と重ね合わせるようにして配置する（図５（ａ）参照。）。このとき、リードフレーム内のリード６２，６４も所定の位置に配置される。こうして、エミッタ電極２４と電極接続片３２との間に、コレクタ電極２２の表面に配置された、フラックスを含有する第１はんだ材層４１と、リード３０における電極接続片３２の表面に配置された、フラックスを含有する第２はんだ材層４２と、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３とが積層された構造を有するはんだ材４４を配置する。
これにより、基板１０の半導体チップ搭載面１２と半導体チップのエミッタ電極２４とがはんだ材４５を挟んで対向した状態、かつ、半導体チップ２０のコレクタ電極とリード３０の電極接続片３２とがはんだ材４４を挟んで対向した状態で基板１０、半導体チップ２０及びリード３０を配置した組立体５０を形成することができる。
（３）接合工程（リフロー工程）Ｓ３００
接合工程（リフロー工程）Ｓ３００においては、組立体５０をリフロー炉（図示せず。）に入れて加熱し、はんだ材４４、４５を溶融した後で、はんだ材４４、４５を固化してはんだ４０、４６とする（図５（ｂ）参照。）。これにより、基板１０の半導体チップ搭載面１２と半導体チップ２０のコレクタ電極２２とをはんだ４６を介して接合するとともに、半導体チップ２０のエミッタ電極２４とリード３０の電極接続片３２とをはんだ４０を介して接合する。このとき、フラックスを含有している第１はんだ材層４１及び第２はんだ材層４２からはフラックスが蒸発するため、第１はんだ材層４１及び第２はんだ材層４２の厚さが薄くなる。
（４）ワイヤボンディング工程Ｓ４００
次に、ゲート電極２６と、リード（図１のリード６２）とをワイヤ７０を用いて接続する（図５（ｃ）参照。）。ワイヤ７０は適宜のものを用いることができる。
（５）樹脂封止工程Ｓ５００及びリード加工工程Ｓ６００
次に、リード３０，６２，６４の外部端子及び放熱用の金属板１８を除いて樹脂８０で樹脂封止する（樹脂封止工程Ｓ５００、図示せず。）、次に、リード３０，６２，６４をリードフレームから切り離すとともに、所定の箇所の折り曲げ等の加工を行う（リード加工工程Ｓ６００、図示せず。）。
このようにして実施形態１における半導体装置１を製造することができる。
３．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法においては、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、はんだ材４４は、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３を有するはんだ材４４を配置する。このような方法とすることにより、フラックスを含有しない第３はんだ材層４３においては、接合工程時（リフロー時）にフラックスが蒸発することがなく、フラックスが蒸発することに起因して接合工程後に第３はんだ材層４３の部分の厚さが薄くなることもないため、接合工程前の（第１〜第３はんだ材層全体の）はんだ材４４の厚さを厚くしすぎなくてもよくなる（接合工程後のはんだの厚さよりもわずかに厚くする程度の厚さでよくなる）。従って、リード３０（リードフレーム）をはんだ材４４上に配置したときでもはんだ材４４が潰れ難く、所望しない場所にはんだ材４４がはみ出してしまうことを防ぐことができる。その結果、信頼性が低下し難い半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３を有するはんだ材４４を配置するため、はんだ４０の厚みをある一定以上の厚さに保った半導体装置を製造することができる。従って、半導体チップ２０とリード３０との間のはんだ４０に作用する応力（例えば、熱応力）を緩和することができ、この観点においても信頼性が低下し難い半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、エミッタ電極２４の表面に配置された、フラックスを含有する第１はんだ材層４１と、リード３０における電極接続片３２の表面に配置された、フラックスを含有する第２はんだ材層４２とを有するはんだ材４４を配置するため、フラックスによりエミッタ電極２４、電極接続片３２及び第３はんだ材層４３の表面の不純物を除去した状態で接合することができ、はんだ４０と半導体チップ２０やリード３０との接合強度が高い半導体装置を製造することができる。よって、はんだ４０と半導体チップ２０の間の接合強度やはんだ４０とリード３０との間の接合強度が低くなることを防ぐために特殊な条件（水素雰囲気下等）で接合工程を実施する、という必要がなく、接合工程が煩雑になることを防ぐことができる。
また、実施形態１に係る半導体装置の製造方法によれば、第１はんだ材層４１及び第２はんだ材層４２はいずれも適当な粘度を有するペースト状のはんだ材からなるため、エミッタ電極２４上や電極接続片３２上に第１はんだ材層４１や第２はんだ材層４２をとどめることができる（粘性が小さすぎてはんだやフラックスが電極から流れ落ちてしまうことを防ぐことができる）ことから、取り扱いが容易である。また、はんだ粉末とフラックスが適度に混ぜ込まれているため、接合面にフラックスを均一に供給することができる。
また、実施形態１に係る半導体装置の製造方法によれば、第３はんだ材層４３は固体状のはんだ材からなるため、リード３０をはんだ材上に配置したときでも第３はんだ材層４３が潰れた形状となり難く、所望しない場所にはんだがはみ出してしまうことを確実に防ぐことができる。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程において、第３はんだ材層４３の厚さは、はんだ材４４の厚さの６０％〜９０％の範囲内にあるため、すなわち、はんだ材４４のうち、リードをはんだ材上に配置したときでも厚さがほとんど変化せず、かつ、はんだ材が潰れた形状となり難い第３はんだ材層４３の割合が大きいため、リード３０をはんだ材４４上に配置したときでも、所望しない場所にはんだ材がはみ出してしまうことをより確実に防ぐことができる。なお、第１はんだ材層４１及び第２はんだ材層４２の厚さは、はんだ材４４の厚さの１０％〜４０％の範囲内にあるため、はんだ材４４のうちのフラックスを含有するはんだ材が占める割合が小さく、接合工程時（リフロー時）にフラックスが蒸発しても、接合工程後のはんだの厚さに与える影響が小さくて済む。
なお、第３はんだ材層４３の厚さを６０％以上としたのは、第３はんだ材層４３の厚さが、はんだ材４４の厚さの６０％未満の場合には、接合工程においてはんだ材が潰れた形状となりやすくなってしまうおそれがあるからであり、第３はんだ材層４３の厚さを９０％未満としたのは、第３はんだ材層４３の厚さが、はんだ材４４の厚さの９０％以上の場合には、第１はんだ材層４１及び第２はんだ材層４２の割合が小さくなってしまい、第１はんだ材層４１及び第２はんだ材層４２内のフラックスによって接合強度を高くすることが難しくなってしまうからである。この観点からいえば、第３はんだ材層４３の厚さは、はんだ材４４の厚さの６５％〜８５％の範囲内にあることがより好ましい。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程において、第３はんだ材層４３の厚さは、はんだ材４４の厚さの６０％〜９０％の範囲内にあり、はんだ材４４の厚さのうち、フラックスを含有しない第３はんだ材層４３の割合が大きいため、接合工程（リフロー工程）の際に、はんだ材４４が加熱されても、フラックスがガス化されることに起因してはんだが飛散するおそれを小さくすることができる。従って、飛散したはんだによる短絡や接続不良が起き難く、より信頼性が低下し難い半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程において、第３はんだ材層４３の組成は、フラックス成分を除いた第１はんだ材層４１の組成及びフラックス成分を除いた第２はんだ材層４２の組成と同じ組成であるため、各はんだ材層が接合しやすく、接合工程後に第１はんだ材層、第３はんだ材層及び第２はんだ材層の接合強度がより一層高くなる。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程においては、半導体チップ２０上に第１はんだ材層４１及び第３はんだ材層４３を配置し、リード３０上に第２はんだ材層４２を配置した後に、第３はんだ材層４３と第２はんだ材層４２とを重ね合わせて組立体５０を形成するため、第１はんだ材層４１及び第２はんだ材層４２を形成し易く、取り扱いが容易となる。
また、実施形態１に係る半導体装置の製造方法によれば、はんだ４０の厚さは、３００μｍ以上であるため、半導体チップ２０とリード３０との間のはんだ４０に作用する応力（例えば熱応力）を緩和することができ、はんだ４０にクラックが入る等の不具合が生じ難くなる。その結果、信頼性が低下し難い半導体装置を製造することができる。この観点で言えば、上記した不具合をより生じ難くするためには、はんだ４０の厚さが４００μｍ以上であることが好ましく、はんだ４０の厚さが５００μｍ以上であることがより一層好ましい。
さらにまた、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程Ｓ２００においては、ディスペンサを用いて第１はんだ材層４１及び第２はんだ材層４２を配置するため、ペースト状のはんだを正確に、かつ、安定して供給することができ、はんだがはみ出し難く厚さバラツキの少ない第１はんだ材層４１及び第２はんだ材層４２を形成することができる。
［実施形態２］
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を有するが、第２はんだ材層を配置する位置が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態２に係る半導体装置の製造方法においては、組立体形成工程において、第１はんだ材層配置工程後（図６（ａ）参照。）、半導体チップ２０上に第１はんだ材層４１、第３はんだ材層４３及び第２はんだ材層４２を配置した後に（図６（ｂ）参照。）、第２はんだ材層４２とリード３０（リード３０，６２，６４が形成されたリードフレーム）とを重ね合わせて組立体５０を形成する（図６（ｃ）参照。）。
このように、実施形態２に係る半導体装置の製造方法は、第２はんだ材層を配置する位置が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３を有するはんだ材４４を配置する。このような方法とすることにより、フラックスを含有しない第３はんだ材層４３においては、接合工程時（リフロー時）にフラックスが蒸発することがなく、フラックスが蒸発することに起因して接合工程後に第３はんだ材層４３の部分の厚さが薄くなることもないため、接合工程前の（第１〜第３はんだ材層全体の）はんだ材４４の厚さを厚くしすぎなくてもよくなる（接合工程後のはんだの厚さよりもわずかに厚くする程度の厚さでよくなる）。従って、リード３０をはんだ材４４上に配置したときでもはんだ材４４が潰れ難く、所望しない場所にはんだ材がはみ出してしまうことを防ぐことができ、信頼性が低下し難い半導体装置を製造することができる。
また、実施形態２に係る半導体装置の製造方法によれば、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、第１はんだ材層４１と第２はんだ材層４２との間に配置された、フラックスを含有しない第３はんだ材層４３を有するはんだ材４４を配置するため、はんだ４０の厚みをある一定以上の厚さに保った半導体装置を製造することができる。従って、半導体チップ２０とリード３０との間のはんだ４０に作用する応力（例えば、熱応力）を緩和することができ、この観点においても信頼性が低下し難い半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、組立体形成工程において、エミッタ電極２４と電極接続片３２との間に、エミッタ電極２４の表面に配置された、フラックスを含有する第１はんだ材層４１と、リード３０における電極接続片３２の表面に配置された、フラックスを含有する第２はんだ材層４２とを有するはんだ材４４を配置するため、フラックスによりエミッタ電極２４、電極接続片３２及び第３はんだ材層４３の表面の不純物を除去した状態で接合することができ、はんだ４０と半導体チップ２０やリード３０との密着強度が高い半導体装置を製造することができる。よって、はんだ４０と半導体チップ２０の間の接合強度やはんだ４０とリード３０との間の接合強度が低くなることを防ぐために特殊な条件（水素雰囲気下等）で接合工程を実施する、という必要がなく、接合工程が煩雑になることを防ぐことができる。
また、実施形態２に係る半導体装置の製造方法によれば、半導体チップ２０上に第１はんだ材層４１、第３はんだ材層４３及び第２はんだ材層４２を配置した後に、第２はんだ材層４２とリード３０とを重ね合わせて組立体５０を形成するため、第２はんだ材層４２と第３はんだ材層４３との位置合わせが容易であり、簡便に半導体装置を製造することができる。なお、第３はんだ材層４３は固体状のはんだ材なので安定して表面に第２はんだ材層４２を形成することができる。
なお、実施形態２に係る半導体装置の製造方法は、第２はんだ材層を配置する位置以外の点においては実施形態１に係る半導体装置の製造方法と同様の方法を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記実施形態１においては、半導体チップ２０上に第１はんだ材層４１及び第３はんだ材層４３を配置した後、リード３０表面に配置された第２はんだ材層４２とを重ね合わせて組立体５０を形成し、実施形態２においては、半導体チップ２０上に第１はんだ材層４１、第３はんだ材層４３及び第２はんだ材層４２を配置した後、リード３０を重ね合わせて組立体５０を形成したが、本発明はこれに限定されるものではない。例えば、半導体チップ搭載工程（図７（ａ）参照。）を実施した後、第３はんだ材層４３の一方の面にペースト状のはんだ材を供給して第１はんだ材層４１を配置し、他方の面にペースト状のはんだ材を供給して第２はんだ材層４２を配置し、はんだ材４４を形成した後（図７（ｂ）参照。）、半導体チップ２０のエミッタ電極２４の上に配置し、その後、はんだ材４４上にリード３０（リードフレーム）を配置することによって組立体５０を形成してもよい（図７（ｃ）参照。）。また、リード３０の電極接続片３２上に、第２はんだ材層４２、第３はんだ材層４３及び第１はんだ材層４１を積層した後（はんだ材４４を形成した後）、半導体チップ２０のエミッタ電極２４上にはんだ材４４及びリード３０（リードフレーム）を配置してもよい。
（３）上記各実施形態においては、半導体チップ２０をＩＧＢＴとしたが、本発明はこれに限定されるものではない。半導体チップ２０を他の３端子の半導体素子（例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））としてよいし、半導体チップ２０を２端子の半導体素子（例えば、ダイオード）としてよいし、半導体チップ２０を４端子以上の半導体素子（４端子の半導体素子としては、例えばサイリスタ）としてもよい。
（４）上記各実施形態においては、半導体装置を、半導体チップを１つ備える半導体装置としたが、本発明はこれに限定されるものではない。例えば、半導体装置を、半導体チップを２つ備える半導体装置（図８参照。）としてもよいし、半導体チップを３以上備える半導体装置としてもよい。
半導体チップを２つ備える半導体装置としては、例えば、以下のような、２つの半導体チップをカスコード接続した半導体装置（変形例２における半導体装置２、図８参照。）が考えられる。変形例２における半導体装置２は、第１の半導体チップ２０ａのエミッタ電極２４ａは第１のリード３０ａと電気的に接続され、第１の半導体チップ２０ａのコレクタ電極２２ａは、第１の基板１０ａの回路１６ａを介して第２のリード３０ｂと接続されるとともに、第２の半導体チップ２０ｂのエミッタ電極２４ｂと第２のリード３０ｂを介して電気的に接続され、図示されていないが第２の半導体チップ２０ｂのコレクタ電極２２ｂは回路１６ｂを介してリード６６と接続されている。このような構成の半導体装置においても、第１の半導体チップ２０ａのエミッタ電極２４ａと第１のリード３０ａとの間のはんだ、及び、第２の半導体チップ２０ｂのエミッタ電極２４ｂと第２のリード３０ｂとの間のはんだを第１はんだ材層、第３はんだ材層及び第２はんだ材層を積層したはんだ材から形成してもよい。
（５）上記各実施形態において、半導体装置を、半導体チップの一方の面にコレクタ電極を有し、他方の面にエミッタ電極及びゲート電極を有する、いわゆる縦型の半導体装置としたが、本発明はこれに限定されるものではない。例えば、半導体装置を、基板側とは反対側の面に全ての電極を有する、いわゆる横型の半導体装置としてもよい。
（６）上記各実施形態においては、第１はんだ材層及び第２はんだ材層を配置する際に、ディスペンサを用いてはんだ材を供給したが、本発明はこれに限定されるものではない。例えば、可能であれば印刷によってはんだ材を供給してもよいし（例えば、実施形態１においてリード３０上に第２はんだ材層４２を配置する場合等に有効）、はんだフィーダ等で送り出した糸はんだによってはんだ材を供給してもよいし、その他適宜の方法ではんだ材を供給してもよい。
１…半導体装置、１０，１０ａ，１０ｂ…基板、１２，１２ａ，１２ｂ…チップ搭載面、１４，１４ａ，１４ｂ…絶縁性基板、１６，１６ａ，１６ｂ…回路、１８、１８ａ，１８ｂ…放熱用の金属板、２０，２０ａ，２０ｂ…チップ、２２，２２ａ，２２ｂ…コレクタ電極（第１電極）、２４，２４ａ，２４ｂ…エミッタ電極(第２電極)、２６…ゲート電極、３０，３０ａ，３０ｂ,６２，６４，６６…リード、３２…電極接続片、３４…外部接続端子、４０，４０ａ，４０ｂ，４６…はんだ、４１…第１はんだ材層、４２…第２はんだ材層、４３…第３はんだ材層、４４，４５…はんだ材、５０…組立体、７０…ワイヤ、８０…樹脂

Claims (8)

  1. 半導体チップ搭載面を有する基板と、前記半導体チップ搭載面上に搭載され、前記半導体チップ搭載面と対向する面とは反対側の面に形成された電極を有する半導体チップと、電極接続片を有し、前記電極接続片がはんだを介して前記電極と接合されたリードとを備える半導体装置を製造する半導体装置の製造方法であって、
    前記電極と前記電極接続片との間に、前記電極の表面に配置された、フラックスを含有する第１はんだ材層と、前記電極接続片の表面に配置された、フラックスを含有する第２はんだ材層と、前記第１はんだ材層と前記第２はんだ材層との間に配置された、フラックスを含有しない第３はんだ材層とが積層された構造を有するはんだ材を配置し、前記電極と前記電極接続片とが前記はんだ材を挟んで対向した状態となるように前記基板、前記半導体チップ及び前記リードを配置した組立体を形成する組立体形成工程と、
    前記はんだ材を溶融した後で前記はんだ材を固化することにより、前記電極と前記電極接続片とを前記はんだを介して接合する接合工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記第１はんだ材層及び前記第２はんだ材層はいずれもペースト状のはんだ材からなり、前記第３はんだ材層は固体状のはんだ材からなることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記組立体形成工程において、前記第３はんだ材層の厚さは、前記はんだ材の厚さの６０％〜９０％の範囲内にあることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記組立体形成工程において、前記第３はんだ材層の組成は、フラックス成分を除いた前記第１はんだ材層の組成及びフラックス成分を除いた前記第２はんだ材層の組成のうちの少なくともいずれかと同じ組成であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記組立体形成工程においては、前記電極上に前記第１はんだ材層及び前記第３はんだ材層を配置し、かつ、前記電極接続片上に第２はんだ材層を配置した後に、前記第３はんだ材層と前記第２はんだ材層とを重ね合わせて前記組立体を形成することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記組立体形成工程においては、前記半導体チップ上に前記第１はんだ材層、前記第３はんだ材層及び前記第２はんだ材層を配置した後に、前記第２はんだ材層と前記リードの前記電極接続片とを重ね合わせて前記組立体を形成することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  7. 前記はんだの厚さは、３００μｍ以上であることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
  8. 前記組立体形成工程においては、ディスペンサを用いて前記第１はんだ材層及び前記第２はんだ材層を配置することを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
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