JP2021009938A5 - - Google Patents
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Claims (9)
- 積層された配線層及び絶縁層を備えた配線構造体と、
前記配線構造体の表面の所定の領域の周縁に沿って形成される複数の第１のポストであって、前記配線層に電気的に接続されない第１のシード層と、前記第１のシード層上に形成される第１の金属層とをそれぞれ有する複数の第１のポストと、
前記複数の第１のポストによって囲まれた位置で前記配線層に接続される第２のシード層と、前記第２のシード層上に形成され前記第１の金属層と同じ金属材料からなる第２の金属層とを有する第２のポストと、を有し、
前記複数の第１のポストは、
前記所定の領域の周縁を構成する辺の中央部に配置されている第１のポストが、前記辺の両端部に配置されている第１のポストよりも、前記配線構造体の表面からの高さが低い
ことを特徴とする配線基板。 - 前記配線構造体の表面を被覆しているソルダーレジスト層をさらに有し、
前記複数の第１のポストは、
前記ソルダーレジスト層上に形成されている
ことを特徴とする請求項１記載の配線基板。 - 前記複数の第１のポストは、
前記配線構造体の表面に露出する前記絶縁層上に形成されている
ことを特徴とする請求項１記載の配線基板。 - 前記複数の第１のポストは、
前記所定の領域の周縁を構成する辺の両端部に配置された第１のポストが、前記第２のポストよりも前記配線構造体の表面からの高さが高く、前記辺の中央部に配置された第１のポストが、前記第２のポストよりも前記配線構造体の表面からの高さが低い
ことを特徴とする請求項１記載の配線基板。 - 前記複数の第１のポストは、
前記配線構造体の表面からの高さに応じて径の大きさが異なる
ことを特徴とする請求項１記載の配線基板。 - 前記複数の第１のポストは、
前記所定の領域の周縁を構成する辺に沿って異なる疎密で配置されている
ことを特徴とする請求項１記載の配線基板。 - 第１の配線基板と第２の配線基板とが接合され、前記第１配線基板と前記第２配線基板とに挟まれた領域がアンダーフィル材で充填されている接合型配線基板であって、
前記第１の配線基板は、
積層された配線層及び絶縁層を備えた配線構造体と、
前記配線構造体の表面の前記第２の配線基板が接合された接合領域の周縁に沿って形成される複数の第１のポストであって、前記配線層に電気的に接続されない第１のシード層と、前記第１のシード層上に形成される第１の金属層とをそれぞれ有する複数の第１のポストと、
前記複数の第１のポストによって囲まれた位置で前記配線層に接続される第２のシード層と、前記第２のシード層上に形成され前記第１の金属層と同じ金属材料からなる第２の金属層とを有する第２のポストと、を有し、
前記複数の第１のポストは、
前記接合領域の周縁を構成する辺の中央部に配置されている第１のポストが、前記辺の両端部に配置されている第１のポストよりも、前記配線構造体の表面からの高さが低く、
前記第２の配線基板は、
前記第２のポストに電気的に接続されている、
ことを特徴とする接合型配線基板。 - 前記複数の第１のポストは、
前記接合領域の周縁を構成する辺の両端部に配置された第１のポストで前記第２の配線基板を支持していること、
を特徴とする請求項７記載の接合型配線基板。 - 配線層及び絶縁層を積層して配線構造体を形成する工程と、
前記配線層に電気的に接続されない第１の部分と前記配線層に接続される第２の部分とを有するシード層を形成する工程と、
前記配線構造体の表面の所定の領域の周縁に沿った前記第１の部分上の複数の第１のポストと、前記複数の第１のポストによって囲まれる前記第２の部分上の第２のポストとを金属のめっきにより形成する工程と、を有し、
前記複数の第１のポストと前記第２のポストとを形成する工程では、
前記所定の領域の周縁を構成する辺の両端部に形成される第１のポストよりも、当該辺の中央部に形成される第１のポストの前記配線構造体の表面からの高さを低くする
ことを特徴とする配線基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019123233A JP7321009B2 (ja) | 2019-07-01 | 2019-07-01 | 配線基板、接合型配線基板及び配線基板の製造方法 |
| US16/915,107 US10959328B2 (en) | 2019-07-01 | 2020-06-29 | Wiring substrate, stacked wiring substrate, and manufacturing method of wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019123233A JP7321009B2 (ja) | 2019-07-01 | 2019-07-01 | 配線基板、接合型配線基板及び配線基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2021009938A JP2021009938A (ja) | 2021-01-28 |
| JP2021009938A5 true JP2021009938A5 (ja) | 2022-03-22 |
| JP7321009B2 JP7321009B2 (ja) | 2023-08-04 |
Family
ID=74065957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019123233A Active JP7321009B2 (ja) | 2019-07-01 | 2019-07-01 | 配線基板、接合型配線基板及び配線基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10959328B2 (ja) |
| JP (1) | JP7321009B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11158572B2 (en) | 2019-08-30 | 2021-10-26 | Advanced Semiconductor Engineering, Inc. | Package structure including a first electronic device, a second electronic device and a plurality of dummy pillars |
| US11694984B2 (en) * | 2019-08-30 | 2023-07-04 | Advanced Semiconductor Engineering, Inc. | Package structure including pillars and method for manufacturing the same |
| JP2022120629A (ja) * | 2021-02-05 | 2022-08-18 | 凸版印刷株式会社 | 複合配線基板 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100192766B1 (ko) * | 1995-07-05 | 1999-06-15 | 황인길 | 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조 |
| JPH11111771A (ja) * | 1997-10-07 | 1999-04-23 | Matsushita Electric Ind Co Ltd | 配線基板の接続方法、キャリア基板および配線基板 |
| JP2003100801A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP4752586B2 (ja) * | 2006-04-12 | 2011-08-17 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2007305814A (ja) | 2006-05-12 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置とその実装方法 |
| JP5017930B2 (ja) * | 2006-06-01 | 2012-09-05 | 富士通株式会社 | 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法 |
| JP2008091649A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5039058B2 (ja) * | 2006-12-26 | 2012-10-03 | パナソニック株式会社 | 半導体素子の実装構造体 |
| JP2009049499A (ja) * | 2007-08-14 | 2009-03-05 | Fujifilm Corp | 半導体チップの実装方法及び半導体装置 |
| US8604614B2 (en) * | 2010-03-26 | 2013-12-10 | Samsung Electronics Co., Ltd. | Semiconductor packages having warpage compensation |
| JP2011243683A (ja) * | 2010-05-17 | 2011-12-01 | Fujitsu Ltd | 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 |
| KR101695353B1 (ko) * | 2010-10-06 | 2017-01-11 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지 모듈 |
| TWI503935B (zh) * | 2011-10-17 | 2015-10-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
| US9059106B2 (en) * | 2012-10-31 | 2015-06-16 | International Business Machines Corporation | Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip |
| JP6029958B2 (ja) | 2012-12-04 | 2016-11-24 | 新光電気工業株式会社 | 配線基板の製造方法 |
| JP2015111608A (ja) * | 2013-12-06 | 2015-06-18 | イビデン株式会社 | プリント配線板 |
| KR20160004065A (ko) * | 2014-07-02 | 2016-01-12 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조방법 |
| US9099364B1 (en) * | 2014-08-15 | 2015-08-04 | Powertech Technology Inc. | MPS-C2 semiconductor device having shorter supporting posts |
| JP2016048709A (ja) * | 2014-08-27 | 2016-04-07 | マイクロン テクノロジー， インク． | 半導体装置およびその製造方法 |
| JP6515047B2 (ja) * | 2016-03-11 | 2019-05-15 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
| KR102214176B1 (ko) | 2017-03-21 | 2021-02-09 | 후지필름 가부시키가이샤 | 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법 |
-
2019
- 2019-07-01 JP JP2019123233A patent/JP7321009B2/ja active Active
-
2020
- 2020-06-29 US US16/915,107 patent/US10959328B2/en active Active
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