TWI461116B - 佈線板及電子組件裝置 - Google Patents

佈線板及電子組件裝置 Download PDF

Info

Publication number
TWI461116B
TWI461116B TW098139917A TW98139917A TWI461116B TW I461116 B TWI461116 B TW I461116B TW 098139917 A TW098139917 A TW 098139917A TW 98139917 A TW98139917 A TW 98139917A TW I461116 B TWI461116 B TW I461116B
Authority
TW
Taiwan
Prior art keywords
wiring
layer
wiring board
pattern
layers
Prior art date
Application number
TW098139917A
Other languages
English (en)
Other versions
TW201031290A (en
Inventor
Junichi Nakamura
Kotaro Kodani
Michiro Ogawa
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW201031290A publication Critical patent/TW201031290A/zh
Application granted granted Critical
Publication of TWI461116B publication Critical patent/TWI461116B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

佈線板及電子組件裝置 發明領域
本發明係有關於一種在安裝像是半導體裝置般之電子組件時使用的佈線板，及一種電子組件裝置。
 發明背景
以往，增層法是被廣泛使用作為製造具多層佈線結構之佈線板的技術。利用增層法之各種類型的佈線板因內層絕緣薄膜之材料(具代表性的是為樹脂)與介層孔形成製程的結合而能夠被製成，而其典型的製程包括絕緣層的形成、介層孔在絕緣層中的形成與在一核心板(core board)之兩表面或者一表面上之包括介層孔內部之作為支承基底材料之佈線層的形成、以及依序地重覆那些步驟來層積該等層。在如此之結構的區域中，該等佈線層與絕緣層能夠被形成薄，因為它們是以增層法堆疊，但是該核心板需要合理的厚度俾可提供佈線板硬度，而因此整個佈線板(半導體封裝體)的薄型製造是受到限制。
因此，核心板(支承元件)被移除的一種結構在近期被使用以獲得佈線板的進一步薄型製作。具有如此之結構的佈線板也被稱為”無核心板”，意即該板不具有”核心”區域。
作為如此之無核心板之製造方法的例子，在專利文件1(日本專利早期公開第2007-158174號案)中所述的基本處理將會作描述。它包括準備一個臨時板作為一支承體、在該臨時板之佈線形成區域中依序地形成所需數目的增層(包括介層孔的絕緣層、介層孔內部的佈線層)、其後以防焊薄膜(solder resist film)覆蓋該等層、及最後藉由切割來把佈線形成區域的外週緣區域移去以移除該臨時板。
然後，晶片是安裝在該無核心板上，而其後在晶片與無核心板之間的間隙內是填充底填料樹脂，或者以模鑄樹脂覆蓋整個無核心板俾可覆蓋該等晶片。
如上所述，習知的無核心板(佈線板)具有的缺點為整體佈線板的硬度因沒有核心板而是小，而因此，”翹曲(warp)”是易於發生在佈線板上。
“翹曲”被認為是由於在用於內層絕緣薄膜之樹脂或者防焊層與佈線層之間的熱膨脹係數差異、在半導體晶片(電子組件)與佈線板之間的熱膨脹係數差異、以及再者，於在安裝半導體晶片之後覆蓋整個佈線板之模鑄樹脂或者填充在半導體晶片之間之間隙內之底填料樹脂與佈線板之間的熱膨脹係數差異引起，而且是由於在安裝半導體晶片時的熱處理、在使樹脂材料硬化時的熱處理、或其類似所引致。
然後，是想到整個佈線板的硬度能夠藉由改進一個是為在該佈線形成區域四周之區域且在製作成品之時是藉由把它切割來被移去的外週緣區域，並藉由形成一個覆蓋整個外週緣區域的虛擬圖案(於此後，稱為”實心虛擬圖案(solid dummy pattern)”)來被增加，而且是設置在與佈線層相同的層。
另一方面，已知的是，僅在外週緣區域形成該實心虛擬圖案是不足以減少佈線板的翹曲，而不僅在晶片安裝之前的階段，在晶片安裝之後的階段也一樣，佈線板之翹曲的發生是相當地受到佈線層在佈線形成區域以及虛擬圖案在外週緣區域的分佈狀態所影響。
然後，後面的技術被提出。它們是一種在外週緣區域中之實心虛擬圖案之所需區域中設置狹縫的技術(專利文件2(日本專利早期公開第2005-167141號案))、一種使佈線形成區域中之佈線層的面積比率(佈線圖案對整體佈線形成區域之面積比率)實質上相等於外週緣區域中之虛擬圖案之面積比率(虛擬圖案對整體外週緣區域之面積比率)的技術、一種結合使用實心虛擬圖案與劃分虛擬圖案(divided dummy patterns)的技術(這些技術是在專利文件3(日本專利早期公開第2008-21921號案)中被描述)、及等等。
然而，即使藉由使用如此的技術，可以說的是，在晶片安裝之前和之後之佈線板之翹曲的問題未被適足地解決。
 發明概要
本發明之目的是為提供有可能減少由材料之間之熱膨脹係數差異所引起且發生於佈線板之”翹曲”並執行高度可靠安裝的一種佈線板和一種電子組件裝置。
本發明係有關於一種佈線板，該佈線板包括一個堆疊有數個夾雜有絕緣層之佈線層的佈線形成區域，及一個外週緣區域，該外週緣區域是配置在該佈線形成區域四周而且在該外週緣區域中的強化圖案是形成在與佈線層相同的層，在該等層中之每一者中之該等強化圖案對該外週緣區域的面積比率與該佈線層對該佈線形成區域的面積比率是實質上相同的，而且該等強化圖案在以平面視角觀看該佈線時是在沒有間隙之下存在於外週緣區域中。
根據該佈線板，強化圖案是設置於每一層中之該外週緣區域中在佈線形成區域四周而且強化圖案對外週緣區域的面積比率與佈線層對佈線形成區域的面積比率在每個層中是實質上相同，因此整體佈線板的硬度被增加，而不平均的應力能夠由每個層消除。此外，由於該等強化圖案在以平面視角觀看該佈線時是在沒有間隙之下存在於外週緣區域中，整體佈線板的硬度在消除不平均之應力的同時是能夠進一步被增加。因此，佈線板之因在材料間之熱膨脹係數差異而發生的翹曲能夠在安裝電子組件於佈線板上之前的階段中被減少，而佈線板之因在材料間之熱膨脹係數差異而發生的翹曲在電子組件被最終安裝且以樹脂覆蓋時能夠被適足地減少。
此外，本發明係有關於一種包括具以上所述之結構之佈線板和連接到佈線板之最上層佈線層之電子組件的電子組件裝置。
根據該電子組件裝置，藉由使用以上所述的佈線板，整體佈線板的硬度在消除不平均之應力的同時能夠被進一步增加。基於這個原因，即使在樹脂是形成於整個佈線板上來覆蓋電子組件的情況中，要減少因在樹脂與佈線板之間之熱膨脹係數差異而發生的翹曲是有可能的。
圖式簡單說明
第1圖是為一個描繪本發明之第一和第二實施例之佈線板的平面圖。
第2A圖是為一個描繪一特徵的平面圖，其中，在第1圖之外週緣區域中之具三層結構的強化圖案是以平面視角觀看，第2B圖是為一個沿著第2A圖之I-I線的橫截面圖，第2C圖是為一個沿著第2A圖之II-II線的橫截面圖，而第2D圖是為一個沿著第2A圖之III-III線的橫截面圖。
第3A圖是為一個描繪從第2A圖中之頂部起之第一層之強化圖案之配置的平面圖，第3B圖是為一個描繪從第2A圖中之頂部起之第二層之強化圖案之配置的平面圖，而第3C圖是為一個描繪在第2A圖中之最下面一層之強化圖案之配置的平面圖。
第4A圖是為一個描繪一特徵的平面圖，其中，在本發明之第二實施例之佈線板之外週緣區域中之具兩層結構的強化圖案是以平面視角觀看，第4B圖是為一個描繪從第4A圖中之頂部起之第一層之強化圖案之配置的平面圖，而第4C圖是為一個描繪在第4A圖中之最下面一層之強化圖案之配置的平面圖。
第5圖是為一個描繪本發明之第一和第二實施例之佈線板之變化例子的平面圖。
第6圖是為一個描繪本發明之第一和第二實施例之佈線板之另一變化例子的平面圖。
第7A至7K圖是為描繪本發明之第三實施例之佈線板之製造方法的橫截面圖，第7L圖是為一個描繪第四實施例之電子組件裝置之製造方法的橫截面圖，而第7M和7N圖是為描繪一個在它上面安裝有一電子組件之電子組件裝置之從第7L圖之電子組件裝置開始之製造方法的橫截面圖。
第8A和8B圖是為描繪一比較例子之佈線板的橫截面圖。
第9A和9B圖是為描繪出現在第8A和8B圖之比較例子之佈線板之翹曲之例子的立體圖。
 較佳實施例之詳細說明
在後面，本發明的較佳實施例將會配合該等附圖來作描述。
(第一實施例) (佈線板)
第1圖是為一個描繪第一實施例之佈線板101的平面圖，而第7K圖是為第1圖之佈線板101的橫截面圖。
第2A至2D圖是為描繪在一外週緣區域中之強化圖案之內層配置的圖示，在其中，第2A圖是為一個平面透視圖，第2B圖是為一個沿著第2A圖之I-I線的橫截面圖，第2C圖是為一個沿著第2A圖之II-II線的橫截面圖，而第2D圖是為一個沿著第2A圖之III-III線的橫截面圖。注意的是，強化圖案22b,24c,26c是為實際反覆的圖案，但它們是被簡化且它們的一部份在第2A至2D圖中的例子中是被除去。
第3A至3C圖是為描繪該等以從上層到下層之順序顯示之強化圖案之圖案配置的平面圖。雖然該等強化圖案22b,24c,26c在這情況中也是重覆圖案，它們是被簡化而且它們的一部份在第3A至3C圖中的例子中是被除去。
該佈線板101是如在第1圖中所示成一正方形平伏形狀，而且在中央部份具有一個佈線形成區域A和一個被配置俾可包圍該佈線形成區域A的外週緣區域B1。在該佈線形成區域A中，總共九個區域(垂直與水平各三個)的晶片安裝區域(電子組件安裝區域)51被界定，而半導體晶片能夠被安裝在每個區域上。像是半導體晶片與晶片電容器般的一個或者數個電子組件能夠被安裝在該等晶片安裝區域(電子組件安裝區域)51上。
在該佈線形成區域A中，三層增層佈線層與連接相鄰層之佈線層的介層孔是被形成。
具體而言，如在第7K圖中所示，該佈線板是從上層起依序由一第一佈線層22a、一第二佈線層24b和一第三佈線層26b構成，該等佈線層22a,24b,26b是藉由在該等層之間分別夾雜一第一絕緣層23和一第二絕緣層25來被形成，而再者，最下面的第三佈線層26b是由一第三絕緣層27覆蓋。
第一介層孔24a是埋藏在形成於第一絕緣層23的第一介層孔23a內俾可使該第一佈線層22a與該第二佈線層24b連接。此外，第二介層孔26a是埋藏於形成在第二絕緣層25的第二絕緣層25內俾可使該第二佈線層24b與該第三佈線層26b連接。此外，接觸孔27a是形成於該第三絕緣層27，而該第三佈線層26b是曝露於接觸孔27a的底部。
使用之第一和第二絕緣層23,25的材料是為環氧樹脂、聚醯亞胺樹脂、光敏性樹脂或其類似，而使用之第三絕緣層27的材料是為防焊層。此外，銅是使用作為第二和第三佈線層24b,26b以及第一和第二介層孔24a,26a的材料。該第一佈線層22a是從下層起依序由具鎳(Ni)薄膜與金(Au)薄膜的兩層結構構成，而且該金薄膜是曝露於表面。此外，在該第三佈線層26b中，該銅表面是經歷一個由具有接觸銅之鎳(Ni)薄膜與接觸鎳薄膜之金(Au)薄膜之兩個層構成之接觸層(圖中未示)的形成，而該金薄膜是曝露於該表面。在該第一佈線層22a與該第三佈線層26b中使用該兩層結構的原因是在於該第一佈線層22a與該第三佈線層26b變成內部與外部連接焊墊，該鎳(Ni)薄膜介入俾可改進在該金(Au)薄膜與銅之間的黏著度，而該金(Au)薄膜是用於確保錫或其類似的可濕性或者提升與連接導線的黏著度。
如在第7K圖中所示，該外週緣區域B1具有一個由三層結構之強化圖案22b,24c,26c形成的強化結構體。該三層結構的強化圖案22b,24c,26c是藉由把第一絕緣層23和第二絕緣層25分別夾在該等層之間來被形成，而且是形成在與第一至第三佈線層22a,24b,26b相同的層並且是分別以與第一至第三佈線層22a,24b,26b相同的材料和相同的厚度來形成。
該三層結構的強化圖案是如在第3A至3C圖中所示由該第一強化圖案22b、該第二強化圖案24c和該第三強化圖案26c構成，而且是如在第2A至2D圖中所示被配置以致於該等強化圖案22b,24c,26c在以平面視角觀看該佈線板101時是在沒有間隙之下存在於外週緣區域B1中。
在該三層結構的強化圖案22b,24c,26c當中，在上層中，如在第3A圖中所示，正方形形狀的第一強化圖案22b(島圖案)是在相等的間隔下於水平與垂直方向上以柵格形態排列。
在該中間層中，如在第3B圖中所示，該等正方形形狀的第二強化圖案24c(島圖案)是在相等的間隔下於水平與垂直方向上以柵格形態排列。而且如在第2A圖中所示，該等正方形形狀的第二強化圖案24c被排列俾可覆蓋該等第一強化圖案22b的十字形狀非形成區域，而且該等十字形狀非形成區域是為四個相鄰之第一強化圖案22b之聚集區域(assembly regions)的中央部份。
在該下層中，如在第3C圖中所示，該第三強化圖案26c(分離島圖案)是在適當的間隙下於水平和垂直方向上規則地排列。而且如在第2A圖中所示，該第三強化圖案26c被排列俾可覆蓋未由第一強化圖案22b與第二強化圖案24c覆蓋的區域。
此外，在每個層中，強化圖案22b,24c,26c的面積是被調整以致於該等強化圖案22b,24c,26c的面積比率(強化圖案對外週緣區域B之整體第一區域B1的面積比率)以及佈線層22a,24b,26b的面積比率(佈線層對整體佈線形成區域A的面積比率)在每個層中變成實質上相同的。
此外，該第三絕緣層27是形成於該佈線板101的下表面上並且保護該等佈線層和該等強化圖案。用於使另一佈線板與該第三佈線層26b連接的接觸孔27a是形成在該第三絕緣層27。
如上所述，根據第一實施例的佈線板101，該等強化圖案22b,24c,26c是設置在每個層中之佈線形成區域A的外週緣區域B1內，而且該等強化圖案22b,24c,26c的面積比率和該等佈線層22a,24b,26b的面積比率在每個層中是實質上相同的，因此整體佈線板101的硬度是增加而且不平均的應力能夠由每個層消除。
此外，由於該等強化圖案22b,24c,26c在平面視角下是在沒有間隙之下存在於該外週緣區域B1中，整體佈線板101的硬度在消除不平均的應力時能夠被進一步增加。
因此，在晶片安裝之前發生在佈線板101的翹曲能夠被減少，而因此該佈線板能夠被輕易處理。
(電子組件裝置)
接著，使用以上所述之佈線板101之電子組件裝置201的說明將會配合第7L圖來完成。
在圖式中所示的電子組件裝置201是藉著經由像是錫凸塊般之導電凸塊31把半導體晶片(電子組件)32安裝於在佈線板101之頂層的第一佈線層22a上來構成。該佈線板101和該等半導體晶片32是由一個樹鑄樹脂層33覆蓋。該模鑄樹脂層33是由像是環氧樹脂般的熱固性樹脂製成。
雖然該等半導體晶片32是作為電子組件的範例，像是晶片電容器般的各種電子組件是可以被安裝。此外，雖然該佈線板101的第一佈線層22a側被用作電子組件的安裝表面，該第三佈線層26b側是可以用作電子組件的安裝表面。
如上所述，根據第一實施例的電子組件裝置201，進一步增加硬度之以上所述的佈線板101被使用。據此，當該等半導體晶片32最後被安裝並由模鑄樹脂層33覆蓋時，發生在佈線板101的翹曲能夠被減少。因此，晶片斷裂或其類似能夠被防止且晶片安裝的可靠度能夠被進一步提升。
(第二實施例) (佈線板)
第4A圖是為一個描繪第二實施例之佈線板102的頂視圖。它描繪的是以平面視角觀看形成於第1圖之外週緣區域B1之另一種結構之強化圖案的外觀。第4B和4C圖是為分別描繪第4A圖之強化圖案之外之上層之第一強化圖案和下層之第二強化圖案之圖案配置的頂視圖。
在第4圖中之佈線板102的強化圖案中，下面是說明與在第2和3圖中之佈線板101之強化圖案的差異。即，在第2和3圖中，作為強化圖案之島圖案的聚集被使用而且它們被形成成三層結構，而在第4圖中，網狀強化圖案22c,24d是形成成兩層結構。注意，在第4B和4C圖中，標號22d和24e標示框架部份，而22e和24f標示孔洞部份。
即使在第4圖的網狀強化圖案22c,24d中，該等附化圖案22c,24d(框架部份22d,24e)被配置以致於該等強化圖案22c,24d(框架部份22d,24e)的面積比率(強化圖案(框架部份)對外週緣區域B之整體第一區域B1的面積比率)和佈線層的面積比率(佈線層對整體佈線形成區域A的面積比率)在每個層中是實質上相同的，而且該等強化圖案22c,24d在以平面視角觀看該佈線板102時是在沒有間隙之外存在於該外週緣區域B1。
因此，藉著第二實施例的佈線板102，與第一實施例的佈線板101相似，佈線板102之抵抗翹曲的硬度在消除不平均的應力的同時是被增加，而因此翹曲會被減少。因此，在晶片安裝之前發生在佈線板102的翹曲會被減少。而且當晶片最後被安裝且由樹脂覆蓋時，發生在佈線板102的翹曲會被適足地減少。因此，晶片斷裂或其類似能夠被防止而且晶片安裝的可靠度能夠被進一步提升。
(第三實施例) (佈線板的製造方法)
第7A圖至第7K圖是為描繪第三實施例之佈線板之製造方法的橫截面圖。在這裡，佈線板的製造方法是應用於製造第一實施例的佈線板101，但僅藉由改變強化圖案的配置而也可應用於製造第二實施例的佈線板102。在後面的說明中，除了必要的情況之外，元件在預浸材11之一側表面上的形成是被描述。
在佈線板101的製造方法中，如在第7B圖中所示，一臨時板21被準備。在該臨時板21中，該佈線形成區域A被界定在中央部份，而在該佈線形成區域A中是形成有三層的增層佈線層。該外週緣區域B是界定在週緣俾可包圍該佈線形成區域A。
在該佈線形成區域A中，如在第1圖中所示，垂直與水平各三個，共計九個晶片安裝區域51是在該臨時板21的兩表面上分割而成。此外，該外週緣區域B是進一步被分成該形成有強化圖案在它裡面的第一區域B1和一個在該第一區域B1之週緣部份內的第二區域B2。
要形成該臨時板21，如在第7A圖中所示，一預浸材11、兩個基礎層12、和兩個銅箔片13是被準備。該基礎層12被設定成一個與該外週緣區域B之第一區域B1和佈線形成區域A相等的尺寸，而且該銅箔片13被設定成一個與該預浸材11相同的尺寸俾可覆蓋該佈線形成區域A和該外週緣區域B。
該預浸材11是藉由把像是環氧樹脂般的熱固性樹脂浸漬於玻璃布(織布)、玻璃不織布或者芳香族聚醯胺纖維(aramid fiber)來形成。使用的該基礎層12是為像是銅箔片般之具有12至18μm之厚度的金屬箔片、脫模薄膜(mold release film)或者脫模劑。使用的該脫模薄膜是為在它上面堆疊有薄含氟樹脂(ETFE)層的聚酯或者PET(polyetyrene terephthalate)薄膜，或者是為表面施加有矽膠脫模劑(silicone mold release agent)的聚酯或PET薄膜。此外，使用的脫模劑是為含矽膠脫模劑或者含氟脫模劑。
然後，如在第7A圖中所示，該等基礎層12和該等銅箔片13是從接近該表面之一者起以這順序層疊在該預浸材11的兩表面上。該基礎層12是對應於該佈線形成區域A來配置於該預浸材11上，而該等銅箔片13是被配置以致於中央部份是重疊在該等基礎層12上而它們的週緣部份變成與該預浸材11之外週緣區域B的第二區域B2接觸。該預浸材11、該等基礎層12和該等銅箔片13是在真空大氣中於190到200℃的溫度下從兩表面加壓。因此，如在第7B圖中所示，該預浸材11被硬化來得到一個由玻璃環氧樹脂或其類似製成的基料11a，而藉著預浸材11的硬化，該等基礎層12和該等銅箔片13是黏著到該基料11a的兩表面。該整個基礎層12是黏著到該基料11a的佈線形成區域A，而該銅箔片13的週緣部份是部份地黏著到該基料11a之外週緣區域B的第二區域B2。在該外週緣區域B的第一區域B1和佈線形成區域A中，該基礎層12與該銅箔片13是重疊。該兩者是處於簡單的接觸狀態，而因此，如稍後所述，在該區域中該基礎層12與該銅箔片13會輕易分離。
另一方面，在脫模劑被用作基礎層12的情況中，該脫模劑是藉由把它塗佈或者噴塗在預浸材11之有銅箔片13之黏著表面側上的中央俾可作用如該基礎層12。該銅箔片13是經由該脫模劑來配置於該預浸材11上，而且是藉由對它加熱/加壓來被黏緊。因此，在第7B圖中所示的臨時板21被完成。
接著，如在第7C圖中所示，抗鍍薄膜14是形成於該臨時板21的兩表面上，而且該等抗鍍薄膜14在所需位置是設置有開孔部份14a,14b。藉著從臨時板21側的電解電鍍，金(Au)薄膜和鎳(Ni)薄膜是形成在該抗鍍薄膜14的開孔部份14a,14b內部。藉著這樣，兩層結構的第一佈線層22a是形成在該佈線形成區域A的開孔部份14a內部，而且該第一強化圖案22b是形成在該外週緣區域B之第一區域B1的開孔部份14b內部。這樣，該第一強化圖案22b是計劃以與第一佈線層22a相同的厚度和相同的面積比率來形成。在這情況中，一個用於形成抗鍍薄膜14之開孔部份14a,14b的光罩是在打算允許佈線形成區域A中之第一佈線層22a的面積比率與在第一區域B1中之第一強化圖案22b的面積比率相同時被製成。即使在如此的情況中，當抗鍍薄膜14的開孔部份14a,14b是利用該光罩來形成時，由於不同的光罩尺寸、在光刻法製程上的製造變數、或其類似，實際上是難以使面積比率完全一樣。當第一佈線層22a的面積比率和第一強化圖案22b的面積比率落在5至6%的變動範圍之內時，更好的是2%，面積比率能夠被視為相同。同樣的是適用到在下面作說明的第二層和第三層。
在那之後，如在第7D圖中所示，抗鍍薄膜14被移去。
接著，如在第7E圖中所示，該等第一絕緣層23是形成在臨時板21的兩表面上，而且該第一絕緣層23覆蓋該第一佈線層22a和該第一強化圖案22b。使用之第一絕緣層23的材料是為環氧樹脂、聚醯亞胺樹脂或其類似。在第一絕緣層23之形成方法的例子中，於一樹脂薄膜被層疊於該臨時板21上時，該樹脂薄膜是在被壓迫(緊壓)時於130至150℃的溫度下被熱處理和硬化。因此，該等第一絕緣層23被得到。
接著，在佈線形成區域A中，該第一絕緣層23是藉雷射或其類似來加工俾可曝露該臨時板21的第一佈線層22a，而因此到達第一佈線層22a的第一介層孔洞23a被形成。
注意，具有第一介層孔洞23a的第一絕緣層23可以藉光刻法把一光敏性樹脂薄膜定以圖案來被形成，或者可以藉網印一個具有開孔部份23a的樹脂薄膜來被形成。
接著，如在第7F圖中所示，在該佈線形成區域A中，連接到第一佈線層22a之由銅(Cu)製成的第一介層孔24a，及連接到該等第一介層孔24a的第二佈線層24b是連續地形成於該等第一介層孔洞23a內及在該第一絕緣層23上。藉著相同的製程，在外週緣區域B的第一區域B1中，第二強化圖案24c是形成於該第一絕緣層23上。該等第一介層孔24a、該第二佈線層24b和該第二強化圖案24c是藉半加成方法(semi-additive method)形成，例如。
半加成方法將會詳細地作說明。首先，一個Cu種子層(圖中未示)是藉著無電電鍍或者濺鍍法來形成於該等第一介層孔洞23a內和在該第一絕緣層23上，而然後是形成一個對應於第二佈線層24b和第二強化圖案24c具有開孔部份的抗蝕薄膜(圖中未示)。這樣，在電鍍是經由抗蝕薄膜之開孔部份來被執行的銅電鍍方法中，以與第二佈線層相同的厚度和相同的面積比率來形成第二強化圖案24c是理想的。因為，銅電鍍對該Cu種子層的施加方式不會變成不平均。
隨後，藉著一電解電鍍方法，Cu層圖案(圖中未示)是形成於該抗蝕薄膜的開孔部份上。在該電解電鍍方法中，該Cu種子層是用作一電鍍種子層。
接著，在移去該抗蝕薄膜之後，該Cu種子層是在利用該Cu層圖案作為光罩時被蝕刻俾可得到該等第一介層孔24a、該第二佈線層24b和該第二強化圖案24c。注意的是，作為它們之可採用的形成方法，除了以上所述的半加成方法之外，是有像是移去方法(subtractive method)般的各種佈線形成方法。
在這樣形成第一介層孔24a、第二佈線層24b和第二強化圖案24c之後，與第7E和7F圖相似的處理被重覆，結果，在該佈線形成區域A中，第二介層孔26a和第三佈線層26b是分別形成於該第二絕緣層25的第二介層孔洞25a內和在該第二絕緣層25上，如在第7G圖中所示。該第三佈線層26b是經由第二介層孔26a來連接到該第二佈線層24b。藉著相同的處理，在外週緣區域B的第一區域B1中，該第三強化圖案26c是以與第三佈線層26b相同的材料、相同的厚度和相同的面積比率來形成於該第二絕緣層25上。
接著，如在第7G圖中所示，由防焊劑製成的第三絕緣層27被形成。在該第三絕緣層27中，開孔部份(接觸孔洞)27a是設置於該第三佈線層26b上。因此，第三佈線層26b之曝露於第三絕緣層27之開孔部份27a內部的區域變成連接到另一佈線板或其類似的外部連接焊墊。隨後，一個像是Ni/Au電鍍層般的接觸層(圖中未示)是形成於該第三佈線層26b上在該第三絕緣層27的開孔部份27a內部。因此，三層的增層佈線層(第一至第三佈線層22a,24b,26b)是形成於該臨時板21的兩表面上。在以上所述的例子中，該等三層增層佈線層被形成，然而n層(n是為2或4或以上的整數)增層佈線是可以被形成。
接著，如在第7H圖中所示，一個對應於外週緣區域B之第二區域B2的區域是藉著切割(切割1)來被移除。因此，如在第7I圖中所示，在那裡之基礎層12與銅箔片13是接觸的該佈線形成區域A和該外週緣區域B的第一區域B1被得到，而且如在第7J圖中所示，該等基礎層12和該等銅箔片13能夠被輕易分離。因此，兩個分別有銅箔片13連接到其之一側的佈線板101被得到。
接著，該等銅箔片13被選擇地蝕刻和移除。在這情況中，曝露在增層佈線層之第一佈線層22a和第三佈線層26b外部的材料是為金(Au)，而因此，要選擇地蝕刻由銅(Cu)製成的銅箔片13到金(Au)是有可能的。
接著，如在第7K圖中所示，例如，製作於臨時板21之上側上的佈線板101是垂直地反轉俾允許第一佈線層22a面向上。因此，從第一絕緣層23露出的第一佈線層22a變成連接到電子組件的內部連接焊墊。另一方面，該佈線板101是垂直地反轉俾允許第一佈線層22a側成為電子組件的安裝表面，然而該第三佈線層26b在沒有垂直反轉之下可以被用作電子組件的安裝表面。
該無核心佈線板101是這樣被完成。
如上所述，根據第三實施例之佈線板的製造方法，當第一至第三佈線層22a,24b,26b是形成於佈線形成區域A時，第一至第三強化圖案22b,24c,26c能夠以相同的製程在與第一至第三佈線層22a,24b,26b相同的材料、相同的厚度和相同的面積比率下形成於與在佈線形成區域A之外週緣區域B之第一區域B1中之第一至第三佈線層相同的層。據此，能夠減少因在材料間之熱膨脹係數差異而發生之翹曲的佈線板101能夠在沒有大大地改變處理或製造條件之下被輕易地製造。
(第四實施例) (電子組件裝置的製造方法)
接著，請參閱第7L圖中所示，第四實施例之電子組件裝置的製造方法將會作說明。
第7L圖是為一個描繪電子組件裝置201利用以上所述之佈線板101之製造方法的橫截面圖。注意的是，第7M和7N圖是為藉由在電子組件裝置201被完成之後分開數個安裝電子組件的電子組件裝置201來描繪製造安裝有電子組件之電子組件裝置之方法的橫截面圖。
在電子組件裝置的製造方法中，第7K圖的佈線板101和設有凸塊31的半導體晶片(電子組件)32是首先被準備。
接著，如在第7L圖中所示，半導體晶片32的凸塊31是以覆晶方式連接到在佈線板101之頂層的第一佈線層22a。
接著，由液態環氧樹脂或其類似製成的熱固性樹脂是形成於整個佈線板101上俾可覆蓋該等半導體晶片32。例如，該佈線板101是置於一模具內，而熱固性樹脂是噴注至該模具內俾可使它成型。
一旦該熱固性樹脂是適足地填充到在佈線板101與半導體晶片32之間的間隙內，該熱固性樹脂是藉由加熱來被硬化，而然後被冷卻下來。因此，一模鑄樹脂層33是形成於該整個佈線板101上俾可覆蓋該等半導體晶片32，而且安裝有九個半導體晶片32的電子組件裝置201被完成。另一方面，在執行半導體晶片32到佈線板101的覆晶方式連接之後，在由熱固性樹脂覆蓋作為模鑄樹脂層33之前，封膠樹脂(underfill resin)會被填充在半導體晶片32與佈線板101之間。
在該電子組件裝置201中，如在第7M圖中所示，形成有強化圖案之外週緣區域B的第一區域B1是稍後被切割並被移除(切除2)，而然後佈線板是對應於每個半導體晶片32來被切除(切除3)與分離。結果，共計九個各有一半導體晶片32安裝於一佈線板上的電子組件裝置201a被製成，如在第7N圖中所示。
另一方面，除了覆晶方式安裝之外，電子組件之可採用安裝方法是為像是打線方法般的各種安裝方法。
如上所述，根據第四實施例之電子組件裝置的製造方法，以上所述之硬度增加的佈線板101被使用。因此，當熱處理在半導體晶片32被安裝於佈線板101上且半導體晶片32由熱固性樹脂覆蓋之後被執行時，要減少因在材料間之熱膨脹係數差異而發生在佈線板101的翹曲是有可能的。因此，晶片斷裂或其類似能夠被防止，而晶片安裝的可靠度能夠被進一步提升。
(例子)
表1是為本發明的例子，而且它是為一個具有比第2圖和第3圖之那些多一層之四個佈線層且是設有由對應於佈線層之數目之四層結構之島圖案製成之強化圖案之佈線板的例子。第7G圖的佈線板可以藉由重覆與第7E至7F圖相似的處理來被製成。在這情況中，於框架區域(外週緣區域B1)中之強化圖案的面積比率和在產品區域(佈線形成區域A)中之佈線層的面積比率在每個層中是實質上相同的，該圖案配置是與第2圖的那個相似，而該等強化圖案被配置俾可在以平面視角觀看佈線板時是在沒有間隙之下存在於外週緣區域B1。
[表1]
在四層產品中(本發明之島圖案的例子)佈線層的面積比率和強化圖案的面積比率
另一方面，表2和表3是為以與表1之情況同樣的方式設有四層結構之強化圖案之佈線板103,104的比較例子。它們是在框架區域(外週緣區域B1)之強化圖案之面積比率與在產品區域(佈線形成區域A)之佈線層之面積比率在每個層中未被設定成相同比率的例子。此外，與表1的情況不同，於第8A圖中所示的實心強化圖案1是用在表2中，而在第8B圖中所示的網狀強化圖案2是用在表3中。注意的是，第8B圖是為佈線板104的放大平面圖，而在該網狀強化圖案2中，標號2a表示框架部份而2b表示孔洞部份。
[表2]
在四層產品中(比較例子之實心圖案的例子)強化圖案的面積比率和佈線層的面積比率
[表3]
在四層產品中(比較例子之網狀圖案的例子)強化圖案的面積比率和佈線層的面積比率
當翹曲強度被比較時，在表2和表3之佈線板103,104的情況中，即使強化圖案被配置俾可在以平面視角觀看佈線板時是在沒有間隙之外存在於外週緣區域B1，或者即使不是，對抗翹曲的強度與表1之佈線板的情況比較起來是降低，而且發現到的是如在第9A圖或第9B圖中所示的翹曲是由於在佈線板103,104之製造過程中或者在利用佈線板103,104之電子組件裝置之製造過程中的熱處理而發生在佈線板103,104。更具體而言，可以確認的是具有本發明之構造的強化圖案具有最佳的抗翹曲強度。
(實施例的變化例子)
雖然本發明業已根據該等實施例來詳細地作描述，本發明的範圍是不受限制為具體地在以上所述之實施例中所示的例子，以上所述之實施例之在一個沒有離開本發明之要旨之下之範圍內的變化是被包括在本發明的範圍內。
例如，在以上所述的實施例中，三層結構或者兩層結構的強化圖案是對應於第2圖之佈線板101或第4圖之佈線板102中之佈線層的數目來形成在外週緣區域B1。在表1的例子中，四層結構的強化圖案被形成。然而，如果佈線層數目增加到五層或者更多的話，具有五層或者以上之結構的強化圖案是可以對應於增加的數目來被形成。同樣地，在這情況中，強化圖案能夠被配置以致於強化圖案的面積比率和佈線層的面積比率在每個層中變成實質上相同，而且再者，強化層在平面視角上是在沒有間隙之下存在於外週緣區域。
此外，如在第1圖和第7C圖至第7J圖中所示，在臨時板21的兩表面上，佈線形成區域A被分成九個晶片安裝區域51，但在該臨時板21的兩表面上它可以是各為單獨一個或者可以是被分成9個以外的數個晶片安裝區域51，或者在該臨時板21的一側上可以是為單獨一個或被分成數個晶片安裝區域51。
此外，如在第7A和7B圖中所示，雖然該等基礎層12和該等銅箔片13是形成於該預浸材11上，而且它們是被熱處理來製造該臨時板21，一個銅板本身是可以被使用作為該臨時板21。在這情況中，為了使該佈線板從該臨時板21分離，該外週緣區域B的第二區域B2不會被設置。該銅板僅可以藉著直接蝕刻來被移去。
此外，在以上所述的實施例中，本發明是應用到一種電子組件裝置，在該電子組件裝置中，佈線板101和半導體晶片32是以該由熱固性樹脂製成的模鑄樹脂層33覆蓋。然而，除了該模鑄樹脂層33之外，把本發明應用到封膠樹脂是填充於在佈線板101與半導體晶片32之間之間隙內的電子組件裝置也是有效的，而且再者，把本發明應用到沒有設置模鑄樹脂層33僅填充有封膠樹脂的電子組件裝置也是有效的。
此外，在以上所述的實施例中，如在第1圖中所示，由週緣第一區域B1所包圍的佈線形成區域A具有該聚集有九個晶片安裝區域(電子組件安裝區域) 51的佈線形成區域。但是，該佈線形成區域A可以具有數個聚集有九個晶片安裝區域(電子組件安裝區域) 51的佈線形成區域。三個(佈線形成區域a1,a2,a3)的情況，例如，是在第5圖中顯示。注意的是，穿過佈線板的開孔部份52是設置在每個佈線形成區域a1,a2,a3之間俾可吸收該佈線板因熱膨脹或其類似而起的膨脹與收縮。
此外，在第5圖的情況中，與第2圖和第4圖相似的強化圖案也可以被配置在每個佈線形成區域a1,a2,a3四周。在這情況中，最好的是在每個佈線形成區域a1,a2,a3四周之強化圖案的面積比率是與對應每個佈線形成區域a1,a2,a3之佈線層的面積比率，而在第一區域B1之強化圖案的面積比率是與一個藉由把在佈線形成區域A內部之強化圖案之面積比率與佈線層之面積比率總計來得到的面積比率相同。
此外，在以上所述的實施例中，具有相同形狀的強化圖案是以相同的配置方式設置在該週緣第一區域B1。然而，在強化圖案配置太密且當該板是置於模具內而且樹脂被注入俾可形成模鑄樹脂層時樹脂的注入是被阻塞的情況中，作為注模口(mold gates)的狹縫狀強化圖案53可以沿著模鑄樹脂的填充方向設置，取代在外週緣區域B1之一部份中密集地配置的強化圖案，俾可防止樹脂的注入被阻塞，如在第6圖中所示。
101．．．佈線板
102．．．佈線板
103．．．佈線板
104．．．佈線板
201．．．電子組件裝置
201a．．．電子組件裝置
1．．．強化圖案
2．．．強化圖案
2a．．．框架部份
2b．．．孔洞部份
11．．．預浸材
11a．．．基料
12‧‧‧基礎層
13‧‧‧銅箔片
14‧‧‧抗鍍薄膜
14a‧‧‧開孔部份
14b‧‧‧開孔部份
21‧‧‧臨時板
22a‧‧‧第一佈線層
22b‧‧‧強化圖案
22c‧‧‧強化圖案
22d‧‧‧框架部份
23‧‧‧第一絕緣層
23a‧‧‧第一介層孔洞
24a‧‧‧第一介層孔
24b‧‧‧第二佈線層
24c‧‧‧強化圖案
24d‧‧‧強化圖案
24e‧‧‧框架部份
25‧‧‧第二絕緣層
26a‧‧‧第二介層孔
26b‧‧‧第三佈線層
26c‧‧‧強化圖案
27‧‧‧第三絕緣層
27a‧‧‧接觸孔
31‧‧‧導電凸塊
32‧‧‧半導體晶片
33‧‧‧模鑄樹脂層
51‧‧‧晶片安裝區域
52‧‧‧開孔部份
53‧‧‧強化圖案
A‧‧‧佈線形成區域
a1‧‧‧佈線形成區域
a2‧‧‧佈線形成區域
a3‧‧‧佈線形成區域
B‧‧‧外週緣區域
B1‧‧‧第一區域
B2‧‧‧第二區域
第1圖是為一個描繪本發明之第一和第二實施例之佈線板的平面圖。
第2A圖是為一個描繪一特徵的平面圖，其中，在第1圖之外週緣區域中之具三層結構的強化圖案是以平面視角觀看，第2B圖是為一個沿著第2A圖之I-I線的橫截面圖，第2C圖是為一個沿著第2A圖之II-II線的橫截面圖，而第2D圖是為一個沿著第2A圖之III-III線的橫截面圖。
第3A圖是為一個描繪從第2A圖中之頂部起之第一層之強化圖案之配置的平面圖，第3B圖是為一個描繪從第2A圖中之頂部起之第二層之強化圖案之配置的平面圖，而第3C圖是為一個描繪在第2A圖中之最下面一層之強化圖案之配置的平面圖。
第4A圖是為一個描繪一特徵的平面圖，其中，在本發明之第二實施例之佈線板之外週緣區域中之具兩層結構的強化圖案是以平面視角觀看，第4B圖是為一個描繪從第4A圖中之頂部起之第一層之強化圖案之配置的平面圖，而第4C圖是為一個描繪在第4A圖中之最下面一層之強化圖案之配置的平面圖。
第5圖是為一個描繪本發明之第一和第二實施例之佈線板之變化例子的平面圖。
第6圖是為一個描繪本發明之第一和第二實施例之佈線板之另一變化例子的平面圖。
第7A至7K圖是為描繪本發明之第三實施例之佈線板之製造方法的橫截面圖，第7L圖是為一個描繪第四實施例之電子組件裝置之製造方法的橫截面圖，而第7M和7N圖是為描繪一個在它上面安裝有一電子組件之電子組件裝置之從第7L圖之電子組件裝置開始之製造方法的橫截面圖。
第8A和8B圖是為描繪一比較例子之佈線板的橫截面圖。
第9A和9B圖是為描繪出現在第8A和8B圖之比較例子之佈線板之翹曲之例子的立體圖。
101．．．佈線板
22b．．．強化圖案
24c．．．強化圖案
26c．．．強化圖案
B1．．．第一區域

Claims (11)

  1. 一種佈線板，包含：一個佈線形成區域，在該佈線形成區域中是堆疊有數個夾雜絕緣層於其間的佈線層；一個配置在該佈線形成區域四周的外週緣區域；及數個強化圖案堆疊在該外週緣區域上，且形成在與該等佈線層中之每一者相同的層，其中在該等強化圖案中之各層包括一個在它上面配置有數個島圖案的圖案，或者是為一個網狀圖案，在該等強化圖案中之一層的一圖案部分係與在該等強化圖案中之另一層的一非形成區域重疊，藉此該等強化圖案在以平面視角觀看該佈線板時是在沒有間隙之下存在於該外週緣區域中。
  2. 如申請專利範圍第1項所述之佈線板，其中，該強化圖案是由與佈線層相同的材料及以相同的厚度形成。
  3. 如申請專利範圍第1項所述之佈線板，其中，數個電子組件安裝區域是界定在該佈線板的佈線形成區域內。
  4. 如申請專利範圍第1項所述之佈線板，其中該強化圖案對該外週緣區域的面積比率與該佈線層對該佈線形成區域的面積比率在該等層中之每一者中是實質上相同。
  5. 如申請專利範圍第1項所述之佈線板，其中介於該強化圖案對該外週緣區域的面積比率與該佈線層對該佈線形成區域的面積比率之間的一差異在該等 層中之每一者中是在5至6%之範圍。
  6. 如申請專利範圍第1項所述之佈線板，其中該佈線板係一堆疊有多數組之一佈線層與一絕緣層於其中之無核心板。
  7. 一種電子組件裝置，包含：一個佈線板，該佈線板包括一個佈線形成區域，在該佈線形成區域中是堆疊有數個夾雜絕緣層於其間的佈線層；一個配置在該佈線形成區域四周的外週緣區域；及數個強化圖案堆疊在該外週緣區域上，且形成在與該等佈線層中之每一者相同的層，其中在該等強化圖案中之各層包括一個在它上面配置有數個島圖案的圖案，或者是為一個網狀圖案，在該等強化圖案中之一層的一圖案部分係與在該等強化圖案中之另一層的一非形成區域重疊，藉此該等強化圖案在以平面視角觀看該佈線板時是在沒有間隙之下存在於該外週緣區域中；及一個連接到該佈線板之最外面之佈線層的電子組件。
  8. 如申請專利範圍第7項所述之電子組件裝置，其中，該佈線板是由熱固性樹脂覆蓋俾可覆蓋該電子組件。
  9. 如申請專利範圍第7項所述之電子組件裝置，其中該強化圖案對該外週緣區域的面積比率與該佈線層對該佈線形成區域的面積比率在該等層中之每一者中是 實質上相同。
  10. 如申請專利範圍第7項所述之電子組件裝置，其中介於該強化圖案對該外週緣區域的面積比率與該佈線層對該佈線形成區域的面積比率之間的一差異在該等層中之每一者中是在5至6%之範圍。
  11. 如申請專利範圍第7項所述之電子組件裝置，其中該佈線板係一堆疊有多數組之一佈線層與一由樹脂所製成的絕緣層於其中之無核心板。
TW098139917A 2008-12-02 2009-11-24 佈線板及電子組件裝置 TWI461116B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008307810A JP2010135418A (ja) 2008-12-02 2008-12-02 配線基板及び電子部品装置

Publications (2)

Publication Number Publication Date
TW201031290A TW201031290A (en) 2010-08-16
TWI461116B true TWI461116B (zh) 2014-11-11

Family

ID=42221769

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098139917A TWI461116B (zh) 2008-12-02 2009-11-24 佈線板及電子組件裝置

Country Status (4)

Country Link
US (3) US8153902B2 (zh)
JP (1) JP2010135418A (zh)
KR (1) KR101643206B1 (zh)
TW (1) TWI461116B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
AT12325U1 (de) * 2009-06-30 2012-03-15 Austria Tech & System Tech Mehrlagige leiterplatte, insbesondere flammbeständige und/oder rauchgas unterdrückende mehrlagige leiterplatte
TWI388018B (zh) * 2009-10-22 2013-03-01 Unimicron Technology Corp 封裝結構之製法
CN102339760B (zh) * 2010-07-14 2013-05-29 欣兴电子股份有限公司 封装结构的制作方法
JP5392726B2 (ja) * 2010-07-28 2014-01-22 京セラＳｌｃテクノロジー株式会社 集合配線基板
JP5666211B2 (ja) * 2010-09-01 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 配線基板及び半導体装置の製造方法
JP5579108B2 (ja) 2011-03-16 2014-08-27 株式会社東芝 半導体装置
KR101231274B1 (ko) * 2011-05-20 2013-02-07 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
JP6181909B2 (ja) * 2012-04-04 2017-08-16 日本シイエムケイ株式会社 プリント配線板の製造方法
CN102711370A (zh) * 2012-06-08 2012-10-03 镇江华印电路板有限公司 防翘曲刚性印刷线路板
WO2014010329A1 (ja) 2012-07-09 2014-01-16 ソニー株式会社 表示装置および電子機器
US9615447B2 (en) * 2012-07-23 2017-04-04 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic support structure with integral constructional elements
KR20150049084A (ko) * 2013-10-29 2015-05-08 삼성전기주식회사 인쇄회로기판
JP6320231B2 (ja) * 2014-08-04 2018-05-09 株式会社ワコム 位置指示器及びその製造方法
CN105451458B (zh) * 2014-08-19 2018-10-30 宁波舜宇光电信息有限公司 一种控制软硬结合板微量变形的方法及pcb基板半成品
JP6358431B2 (ja) * 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
TWI551207B (zh) * 2014-09-12 2016-09-21 矽品精密工業股份有限公司 基板結構及其製法
TWI567891B (zh) * 2015-01-30 2017-01-21 矽品精密工業股份有限公司 封裝基板之整版面結構
KR20170000458A (ko) * 2015-06-23 2017-01-03 삼성전자주식회사 기판 스트립
KR102329799B1 (ko) * 2017-08-11 2021-11-22 삼성전자주식회사 반도체 패키지
JP6975422B2 (ja) * 2017-10-12 2021-12-01 大日本印刷株式会社 配線基板
KR102029099B1 (ko) * 2018-02-05 2019-10-07 삼성전자주식회사 반도체 패키지
JP7126878B2 (ja) * 2018-06-26 2022-08-29 新光電気工業株式会社 配線基板
US11596056B2 (en) * 2018-10-02 2023-02-28 Skyworks Solutions, Inc. Methods and devices related to reduced packaging substrate deformation
JP7344639B2 (ja) * 2018-11-16 2023-09-14 新光電気工業株式会社 配線基板及び半導体装置
US11452199B2 (en) * 2019-09-12 2022-09-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic module with single or multiple components partially surrounded by a thermal decoupling gap
KR20240016543A (ko) * 2022-07-29 2024-02-06 엘지이노텍 주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145235A (ja) * 1991-11-20 1993-06-11 Nippon Avionics Co Ltd 多層プリント配線板の製造方法および積層基板
JP2004087701A (ja) * 2002-08-26 2004-03-18 Nec Toppan Circuit Solutions Toyama Inc 多層配線構造の製造方法および半導体装置の搭載方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60169857A (ja) 1984-02-13 1985-09-03 Orient Kagaku Kogyo Kk 静電荷像現像用トナ−
JPS60169857U (ja) * 1984-04-19 1985-11-11 パイオニア株式会社 プリント基板
JPS62124571U (zh) * 1986-01-31 1987-08-07
JP3066251B2 (ja) * 1994-08-05 2000-07-17 シャープ株式会社 プリント配線基板
JPH11177191A (ja) * 1997-12-12 1999-07-02 Mitsubishi Electric Corp プリント配線板および多層プリント配線板
JP2001326429A (ja) * 2000-05-17 2001-11-22 Sony Corp プリント配線基板
US6507100B1 (en) * 2000-06-28 2003-01-14 Advanced Micro Devices, Inc. Cu-balanced substrate
US6429385B1 (en) * 2000-08-08 2002-08-06 Micron Technology, Inc. Non-continuous conductive layer for laminated substrates
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
SG102637A1 (en) * 2001-09-10 2004-03-26 Micron Technology Inc Bow control in an electronic package
TWI229574B (en) * 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP2005167141A (ja) 2003-12-05 2005-06-23 Ibiden Co Ltd プリント配線板の製造方法及び多層プリント配線板
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
JP4738157B2 (ja) 2005-12-06 2011-08-03 三菱重工業株式会社 走行式作業ロボットの設計方法
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5117692B2 (ja) * 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8014154B2 (en) * 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
JP2008130701A (ja) * 2006-11-20 2008-06-05 Matsushita Electric Ind Co Ltd 配線基板とそれを用いた半導体装置及び半導体装置の製造方法
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145235A (ja) * 1991-11-20 1993-06-11 Nippon Avionics Co Ltd 多層プリント配線板の製造方法および積層基板
JP2004087701A (ja) * 2002-08-26 2004-03-18 Nec Toppan Circuit Solutions Toyama Inc 多層配線構造の製造方法および半導体装置の搭載方法

Also Published As

Publication number Publication date
JP2010135418A (ja) 2010-06-17
US20100132993A1 (en) 2010-06-03
TW201031290A (en) 2010-08-16
US20120145437A1 (en) 2012-06-14
US8686298B2 (en) 2014-04-01
US20140145317A1 (en) 2014-05-29
KR101643206B1 (ko) 2016-07-27
KR20100062922A (ko) 2010-06-10
US9257373B2 (en) 2016-02-09
US8153902B2 (en) 2012-04-10

Similar Documents

Publication Publication Date Title
TWI461116B (zh) 佈線板及電子組件裝置
US8138424B2 (en) Wiring substrate including a reinforcing structural body
KR101751232B1 (ko) 일체식 구조적 요소를 갖는 다층 전자 구조체의 제조방법
JP4473935B1 (ja) 多層配線基板
TWI381785B (zh) 佈線板及其製造方法，暨半導體封裝及其製造方法
TWI593030B (zh) 超薄埋入式晶粒模組及其製造方法
US8823187B2 (en) Semiconductor package, semiconductor package manufacturing method and semiconductor device
TWI595810B (zh) 封裝結構及其製作方法
CN101257775A (zh) 制造布线基板的方法和制造电子元件装置的方法
US7923302B2 (en) Method for manufacturing a semiconductor package
JP2015211194A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP2017050310A (ja) 電子部品装置及びその製造方法
JP4576480B1 (ja) 多層配線基板
JP6639934B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP4669908B2 (ja) 多層配線基板
JP7187821B2 (ja) プリント配線板およびその製造方法
JP2012186270A (ja) 半導体パッケージの製造方法
US20210136929A1 (en) Wiring board and method for manufacturing the same
JP2006041019A (ja) 回路装置およびその製造方法
JP6034664B2 (ja) 半導体装置、半導体積層モジュール構造、積層モジュール構造、及びこれらの製造方法