TWI388018B - 封裝結構之製法 - Google Patents

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Description

封裝結構之製法
本發明係有關一種封裝結構之製法，尤指一種能提高整體產能與降低整體成本之封裝結構之製法。
在現行打線接合式(Wire Bond)的半導體封裝技術中，係將半導體晶片之非作用面接置在一封裝基板上，而該半導體晶片之作用面上設有複數電極墊，且該封裝基板接置該半導體晶片之表面並具有複數打線墊，而藉由焊線對應電性連接各該電極墊與打線墊，以令該半導體晶片電性連接該封裝基板。
習知之封裝基板係於一核心板及對稱形成於其兩側之線路增層結構所組成，但因使用核心板將導致導線長度及整體結構厚度增加，而難以滿足電子產品功能不斷提昇且體積卻不斷縮小之需求，遂發展出無核心層(coreless)結構之封裝基板，以符合縮短導線長度及降低整體結構厚度、及因應高頻化、微小化的趨勢要求。
又習知之打線接合式封裝結構之製法係先提供一已完成前段製程且具有多層線路連接結構之整版面基板本體，於其最外層線路具有複數打線墊與絕緣保護層，且該絕緣保護層中形成複數開孔，令該增層結構之各該打線墊對應外露於各該開孔，並於各該外露之打線墊上形成表面處理層，而成為一整版面封裝基板(panel)；接著，將該整版面封裝基板切割成複數封裝基板單元(unit)或複數封裝基板條(strip)，其中各該封裝基板條係包含複數封裝基板單元；最後，再運送至封裝廠進行後續之置晶、打線接合、封裝、及/或切單(singulation)等步驟。
惟，若將該整版面封裝基板切割成複數封裝基板單元後，再進行置晶、打線接合與封裝步驟，則因為一次僅能針對單一個封裝基板單元作處理，因而產能降低，且增加整體成本；又若將該整版面封裝基板切割成複數封裝基板條後，再進行置晶、打線接合、封裝與切單步驟，則因為該封裝基板條所保留的邊框佔用不少有效面積，因而形成材料成本的浪費。
另一方面，隨著封裝基板的整體厚度愈來愈薄，對於封裝基板單元或封裝基板條進行置晶或封裝等加工步驟將更加困難。
然而，若不先將整版面封裝基板切割成複數封裝基板單元或複數封裝基板條，而直接以整版面封裝基板來進行置晶、打線接合、封裝、及切單等步驟，則必須購置較大之機台，因而造成整體設備成本的上升；再者，整版面封裝基板的大面積對位的精度較低，容易使得最終的封裝結構單元有較大的製程誤差，進而影響整體良率。
因此，如何避免習知技術中之封裝結構之製法具有較繁雜之步驟而導致產能低落、及浪費過多基板的有效面積而導致整體成本上升等問題，實已成為目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明之主要目的係提供一種能提高整體產能與降低整體成本之封裝結構之製法。
為達上述及其他目的，本發明揭露一種封裝結構之製法，係包括：提供一上下成對的整版面封裝基板，其相對的兩最外層表面上均形成複數打線墊與絕緣保護層，且該絕緣保護層中形成複數開孔，以令該等打線墊對應露出於各該開孔；分離該上下成對的整版面封裝基板，並裁切該整版面封裝基板，以成為複數封裝基板區塊，而各該封裝基板區塊具有相對之第一表面與第二表面，於該第一表面具有該等打線墊與絕緣保護層，而該第二表面具有複數電性接觸墊與介電層，且該等電性接觸墊嵌設並外露於該介電層表面，又各該封裝基板區塊具有呈(m×n)陣列排列的封裝基板單元，其中，m與n皆為大於1之整數；於該等電性接觸墊及介電層上設置第二承載板；於各該封裝基板單元之絕緣保護層上接置半導體晶片，以成為具有複數封裝結構單元的封裝結構區塊，而該半導體晶片具有相對之作用面與非作用面，該作用面上具有複數電極墊，而該非作用面固設於該絕緣保護層上，且各該電極墊藉由焊線以對應電性連接至各該打線墊；於該絕緣保護層、該等焊線及該等半導體晶片上形成封裝材；移除該第二承載板；以及裁切該封裝結構區塊以分離成複數封裝結構單元。
依上所述之封裝結構之製法，該上下成對的整版面封裝基板之製程係可包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成面積小於該第一承載板之剝離層；於該第一承載板未形成該剝離層之表面形成黏著層，以令該黏著層環繞該剝離層四周；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。或者，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成黏著層；於該黏著層上全面貼設有面積小於該第一承載板且四周為該黏著層環繞之剝離層；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。
又於上述之製法中，該等封裝基板區塊之製程係可包括：沿該上下成對之整版面封裝基板的邊緣進行裁切，且裁切邊通過該剝離層；移除該第一承載板與剝離層以將該上下成對的整版面封裝基板分離成獨立的兩個整版面封裝基板；以及裁切該整版面封裝基板，並移除該金屬層，以成為該等封裝基板區塊。
前述之封裝結構之製法中，復可包括於該等打線墊上形成表面處理層，該表面處理層之材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)。
依上所述之製法，於移除該第二承載板之後，復可包括於各該電性接觸墊上形成焊球。
本發明復揭露另一種封裝結構之製法，係包括：提供一上下成對的整版面封裝基板，其相對的兩最外層表面上均形成複數電性接觸墊與絕緣保護層，且該絕緣保護層中形成複數開孔，以令各該電性接觸墊對應露出於各該開孔；分離該上下成對的整版面封裝基板，並裁切該整版面封裝基板，以成為複數封裝基板區塊，於各該封裝基板區塊具有相對之第一表面與第二表面，該第一表面具有該等電性接觸墊與絕緣保護層，而該第二表面具有複數打線墊與介電層，且該等打線墊嵌設並外露於該介電層表面，又各該封裝基板區塊具有呈(m×n)陣列排列的封裝基板單元，其中，m與n皆為大於1之整數；於該封裝基板區塊之絕緣保護層上設置第二承載板；於各該封裝基板單元之介電層上接置半導體晶片，以成為具有複數封裝結構單元的封裝結構區塊，而該半導體晶片具有相對之作用面與非作用面，該作用面上具有複數電極墊，而該非作用面固設於該介電層上，且各該電極墊藉由焊線以對應電性連接至各該打線墊；於該介電層、該等焊線及該等半導體晶片上形成封裝材；移除該第二承載板；以及裁切該封裝結構區塊以分離成複數封裝結構單元。
依前所述，該上下成對的整版面封裝基板之製程係可包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成面積小於該第一承載板之剝離層；於該第一承載板未形成該剝離層之表面形成黏著層，以令該黏著層環繞該剝離層四周；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數打線墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與打線墊之導電盲孔，且該增層結構最外層之線路層復具有該等電性接觸墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令各該電性接觸墊對應露出於各該開孔。或者，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成黏著層；於該黏著層上全面貼設有面積小於該第一承載板且四周為該黏著層環繞之剝離層；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。
又依上所述之製法中，該等封裝基板區塊之製程係可包括：沿該上下成對之整版面封裝基板的邊緣進行裁切，且裁切邊通過該剝離層；移除該第一承載板與剝離層以將該上下成對的整版面封裝基板分離成獨立的兩個整版面封裝基板；以及裁切該整版面封裝基板，並移除該金屬層，以成為該等封裝基板區塊。
於前述之封裝結構之製法中，復可包括於該等打線墊上形成表面處理層，該表面處理層之材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)。
依上所述之封裝結構之製法，於移除該第二承載板之後，復可包括於各該電性接觸墊上形成焊球。
由上可知，本發明之封裝結構之製法係先將整版面封裝基板裁切成複數封裝基板區塊，各該封裝基板區塊包括有複數封裝基板單元；接著，於各該封裝基板單元上接置半導體晶片並以封裝材加以固定與保護；最後，裁切成複數封裝結構單元。相較於習知技術，本發明之封裝結構之製法係整合封裝基板製造及半導體晶片封裝，可一次對各該封裝基板區塊中的全部封裝基板單元進行半導體晶片封裝，以簡化製程步驟並提高產能；再者，本發明之封裝基板區塊之面積適中，能縮小各該封裝基板區塊中的各該封裝基板單元於製程中的對位誤差，所以，本發明之封裝結構之製法具有較高產能及良率等優點。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
第一實施例
請參閱第1A至1H圖，係為本發明封裝結構之製法之第一實施例的剖視示意圖；其中，該第1A’圖係第1A圖的另一實施態樣，該第1E’圖係第1E圖的俯視圖。
如第1A圖所示，提供一具有相對兩表面之第一承載板20a，其兩表面上均形成面積小於該第一承載板20a之剝離層211，並於該第一承載板20a未形成該剝離層211之表面形成黏著層212，以令該黏著層212環繞該剝離層211四周，且於該剝離層211與黏著層212上形成金屬層22；其中，該剝離層211可為離型膜，而該金屬層22之材質可為銅，且該金屬層22可當作電鍍步驟中作為電流傳導路徑之晶種層(seed layer)。
如第1A’圖所示係為第1A圖之另一實施態樣，同樣提供一具有相對兩表面之第一承載板20a，其兩表面上均形成黏著層212，並於該黏著層212上全面貼設有面積小於該第一承載板20a且四周為該黏著層212環繞之剝離層211，又於該剝離層211與黏著層212上形成金屬層22。以下製法係以第1A圖作例示說明。
如第1B圖所示，於該金屬層22上依序形成複數電性接觸墊23與增層結構24，該增層結構24係包括至少一介電層241、形成於該介電層241上之線路層243、及複數形成於該介電層241中並電性連接該線路層243與電性接觸墊23之導電盲孔242，且該增層結構24最外層之線路層243復具有複數打線墊244；接著，於該增層結構24最外層上形成絕緣保護層25，且該絕緣保護層25中形成複數開孔250，以令該等打線墊244對應露出於各該開孔250；然後，於該等打線墊244上形成表面處理層26，而形成上下成對的整版面封裝基板2a，該表面處理層26之材料係鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)。
如第1C圖所示，沿該上下成對之整版面封裝基板2a的邊緣進行裁切，且裁切邊27通過該剝離層211。
如第1D圖所示，移除該第一承載板20a與剝離層211以將該上下成對的整版面封裝基板2a分離成獨立的兩個整版面封裝基板2a’；若接續該第1A’圖之所示之結構，則移除該第一承載板20a、剝離層211及黏著層212以分離成獨立的兩個整版面封裝基板2a’。
如第1E及1E’圖所示，該第1E’圖係第1E圖的俯視圖；如圖所示，裁切該整版面封裝基板2a’，並移除該金屬層22，以成為複數封裝基板區塊2b，且各該封裝基板區塊2b具有相對之第一表面200a與第二表面200b，該第一表面200a具有該等打線墊244與絕緣保護層25，而該第二表面200b具有該等電性接觸墊23與介電層241，且該等電性接觸墊23嵌設並外露於該介電層241表面，又各該封裝基板區塊2b具有呈(m×n)陣列排列的封裝基板單元2c，其中，m與n皆為大於1之整數，於本實施例中，m與n分別為6與5，但不以此為限。
如第1F圖所示，於該等電性接觸墊23及介電層241上設置第二承載板20b。
如第1G圖所示，於各該封裝基板單元2c之絕緣保護層25上接置半導體晶片28，以成為具有複數封裝結構單元2c’的封裝結構區塊2b’，而該半導體晶片28具有相對之作用面28a與非作用面28b，該作用面28a上具有複數電極墊281，而該非作用面28b固設於該絕緣保護層25上，且各該電極墊281藉由焊線29以對應電性連接至各該打線墊244；接著，於該絕緣保護層25、該等焊線29及該等半導體晶片28上形成封裝材30；然後，移除該第二承載板20b，並於各該電性接觸墊23上形成焊球31；或者，於該電性接觸墊23上可不形成焊球31，而直接供作與墊閘陣列(Land grid array，簡稱LGA)結構之電性連接(圖式中未表示)。
如第1H圖所示，裁切該封裝結構區塊2b’以分離成複數封裝結構單元2c’。
第二實施例
請參閱第2A至2H圖，係為本發明封裝結構之製法之第二實施例的剖視示意圖。
如第2A圖所示，提供一具有相對兩表面之第一承載板20a，其兩表面上均形成面積小於該第一承載板20a之剝離層211，並於該第一承載板20a未形成該剝離層211之表面形成黏著層212，以令該黏著層212環繞該剝離層211四周，且於該剝離層211與黏著層212上形成金屬層22；其中，該剝離層211可為離型膜，該金屬層22之材質可為銅，且該金屬層22作為電鍍步驟中作為電流傳導路徑之晶種層。同樣地，第2A圖之另一實施態樣亦可如第1A’圖所示，其細節請參閱前述關於第1A’圖之說明，在此不加以贅述。
如第2B圖所示，於該金屬層22上依序形成複數打線墊244’與增層結構24，該增層結構24係包括至少一介電層241、形成於該介電層241上之線路層243、及複數形成於該介電層241中並電性連接該線路層243與打線墊244’之導電盲孔242，且該增層結構24最外層之線路層243復具有複數電性接觸墊23’；接著，於該增層結構24最外層上形成該絕緣保護層25，且該絕緣保護層25中形成複數開孔250，以令各該電性接觸墊23’對應露出於各該開孔250，而形成上下成對的整版面封裝基板2a。
如第2C圖所示，沿該上下成對之整版面封裝基板2a的邊緣進行裁切，且裁切邊27通過該剝離層211，以移除該黏著層212。
如第2D圖所示，移除該第一承載板20a與剝離層211以將該上下成對的整版面封裝基板2a分離成獨立的兩個整版面封裝基板2a’。
如第2E圖所示，裁切該整版面封裝基板2a’，並移除該金屬層22，以成為複數封裝基板區塊2b，而各該封裝基板區塊2b具有相對之第一表面200a與第二表面200b，於該第一表面200a具有該等電性接觸墊23’與絕緣保護層25，而該第二表面200b具有該等打線墊244’與介電層241，且該等打線墊244’嵌設並外露於該介電層241表面，又各該封裝基板區塊2b具有呈(m×n)陣列排列的封裝基板單元2c，其中，m與n皆為大於1之整數。
如第2F圖所示，於該封裝基板區塊2b之絕緣保護層25上設置第二承載板20b。
如第2G圖所示，於該等打線墊244’上形成表面處理層26，該表面處理層26之材料係鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)；復於各該封裝基板單元2c之介電層241上接置半導體晶片28，以成為具有複數封裝結構單元2c’的封裝結構區塊2b’，而該半導體晶片28具有相對之作用面28a與非作用面28b，該作用面28a上具有複數電極墊281，而該非作用面28b固設於該介電層241上，且各該電極墊281藉由焊線29以對應電性連接至各該打線墊244’；接著，於該介電層241、該等焊線29及該等半導體晶片28上形成封裝材30；然後，移除該第二承載板20b，並於各該電性接觸墊23’上形成焊球31；或者，該電性接觸墊23’上可不形成焊球31，而直接供作與墊閘陣列(Land grid array，簡稱LGA)結構之電性連接(未以圖式表示)。
如第2H圖所示，裁切該封裝結構區塊2b’以分離成複數封裝結構單元2c’。
本發明之另一實施態樣，亦可先將上下成對的整版面封裝基板裁切成複數上下成對的封裝基板區塊，再將各該上下成對的封裝基板區塊分離成獨立的兩個封裝基板區塊，而其他步驟同前面所述，在此不加以贅述。
綜上所述，本發明封裝結構之製法係先將整版面封裝基板裁切成複數封裝基板區塊，各該封裝基板區塊之包括有複數封裝基板單元；接著，於各該封裝基板單元上接置半導體晶片並以封裝材加以固定與保護；最後，裁切成複數封裝結構單元。相較於習知技術，本發明之封裝結構之製法係整合封裝基板製造及半導體晶片封裝，可一次對各該封裝基板區塊中的全部封裝基板單元進行半導體晶片封裝，以簡化製程並提高產能；再者，本發明之封裝基板區塊之面積適中，能縮小各該封裝基板區塊中的各該封裝基板單元於製程中的對位誤差，所以，本發明之封裝結構之製法具有較高產能及良率等優點。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20a．．．第一承載板
20b．．．第二承載板
211．．．剝離層
212．．．黏著層
22．．．金屬層
23,23’．．．電性接觸墊
24．．．增層結構
241．．．介電層
242．．．導電盲孔
243．．．線路層
244,244’．．．打線墊
25．．．絕緣保護層
250．．．開孔
26．．．表面處理層
27．．．裁切邊
28．．．半導體晶片
28a．．．作用面
28b．．．非作用面
281．．．電極墊
29．．．焊線
30．．．封裝材
31．．．焊球
2a．．．上下成對的整版面封裝基板
2a’．．．整版面封裝基板
2b．．．封裝基板區塊
200a．．．第一表面
200b．．．第二表面
m．．．封裝基板區塊之陣列行數
n．．．封裝基板區塊之陣列列數
2c．．．封裝基板單元
2b’．．．封裝結構區塊
2c’．．．封裝結構單元
第1A至1H圖係為本發明之封裝結構之製法之第一實施例的剖視示意圖；其中，該第1A’圖係第1A圖的另一實施態樣，該第1E’圖係第1E圖的俯視圖；以及
第2A至2H圖係為本發明封裝結構之製法之第二實施例的剖視示意圖。
244．．．打線墊
2a’．．．整版面封裝基板
2b．．．封裝基板區塊
2c．．．封裝基板單元
m．．．封裝基板區塊之陣列行數
n．．．封裝基板區塊之陣列列數

Claims (14)

  1. 一種封裝結構之製法，係包括：提供一上下成對的整版面封裝基板，其相對的兩最外層表面上均形成複數打線墊與絕緣保護層，且該絕緣保護層中形成複數開孔，以令該等打線墊對應露出於各該開孔；分離該上下成對的整版面封裝基板，並裁切該整版面封裝基板，以成為複數封裝基板區塊，而各該封裝基板區塊具有相對之第一表面與第二表面，於該第一表面具有該等打線墊與絕緣保護層，而該第二表面具有複數電性接觸墊與介電層，且該等電性接觸墊嵌設並外露於該介電層表面，又各該封裝基板區塊具有呈(m×n)陣列排列的封裝基板單元，其中，m與n皆為大於1之整數；於該等電性接觸墊及介電層上設置第二承載板；於各該封裝基板單元之絕緣保護層上接置半導體晶片，以成為具有複數封裝結構單元的封裝結構區塊，而該半導體晶片具有相對之作用面與非作用面，該作用面上具有複數電極墊，而該非作用面固設於該絕緣保護層上，且各該電極墊藉由焊線以對應電性連接至各該打線墊；於該絕緣保護層、該等焊線及該等半導體晶片上形成封裝材；移除該第二承載板；以及裁切該封裝結構區塊以分離成複數封裝結構單元。
  2. 如申請專利範圍第1項之封裝結構之製法，其中，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成面積小於該第一承載板之剝離層；於該第一承載板未形成該剝離層之表面形成黏著層，以令該黏著層環繞該剝離層四周；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。
  3. 如申請專利範圍第1項之封裝結構之製法，其中，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成黏著層；於該黏著層上全面貼設有面積小於該第一承載板且四周為該黏著層環繞之剝離層；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。
  4. 如申請專利範圍第2或3項之封裝結構之製法，其中，該等封裝基板區塊之製程係包括：沿該上下成對之整版面封裝基板的邊緣進行裁切，且裁切邊通過該剝離層；移除該第一承載板與剝離層以將該上下成對的整版面封裝基板分離成獨立的兩個整版面封裝基板；以及裁切該整版面封裝基板，並移除該金屬層，以成為該等封裝基板區塊。
  5. 如申請專利範圍第1項之封裝結構之製法，復包括於該等打線墊上形成表面處理層。
  6. 如申請專利範圍第5項之封裝結構之製法，其中，該表面處理層之材料係鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)。
  7. 如申請專利範圍第1項之封裝結構之製法，其中，於移除該第二承載板之後，復包括於各該電性接觸墊上形成焊球。
  8. 一種封裝結構之製法，係包括：提供一上下成對的整版面封裝基板，其相對的兩最外層表面上均形成複數電性接觸墊與絕緣保護層，且該絕緣保護層中形成複數開孔，以令各該電性接觸墊對應露出於各該開孔；分離該上下成對的整版面封裝基板，並裁切該整版面封裝基板，以成為複數封裝基板區塊，於各該封裝基板區塊具有相對之第一表面與第二表面，該第一表面具有該等電性接觸墊與絕緣保護層，而該第二表面具有複數打線墊與介電層，且該等打線墊嵌設並外露於該介電層表面，又各該封裝基板區塊具有呈(m×n)陣列排列的封裝基板單元，其中，m與n皆為大於1之整數；於該封裝基板區塊之絕緣保護層上設置第二承載板；於各該封裝基板單元之介電層上接置半導體晶片，以成為具有複數封裝結構單元的封裝結構區塊，而該半導體晶片具有相對之作用面與非作用面，該作用面上具有複數電極墊，而該非作用面固設於該介電層上，且各該電極墊藉由焊線以對應電性連接至各該打線墊；於該介電層、該等焊線及該等半導體晶片上形成封裝材；移除該第二承載板；以及裁切該封裝結構區塊以分離成複數封裝結構單元。
  9. 如申請專利範圍第8項之封裝結構之製法，其中，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成面積小於該第一承載板之剝離層；於該第一承載板未形成該剝離層之表面形成黏著層，以令該黏著層環繞該剝離層四周；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數打線墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與打線墊之導電盲孔，且該增層結構最外層之線路層復具有該等電性接觸墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令各該電性接觸墊對應露出於各該開孔。
  10. 如申請專利範圍第8項之封裝結構之製法，其中，該上下成對的整版面封裝基板之製程係包括：提供一具有相對兩表面之第一承載板；於該第一承載板之兩表面上均形成黏著層；於該黏著層上全面貼設有面積小於該第一承載板且四周為該黏著層環繞之剝離層；於該剝離層與黏著層上形成金屬層；於該金屬層上依序形成複數電性接觸墊與增層結構，該增層結構係包括至少一介電層、形成於該介電層上之線路層、及複數形成於該介電層中並電性連接該線路層與電性接觸墊之導電盲孔，且該增層結構最外層之線路層復具有該等打線墊；以及於該增層結構最外層上形成該絕緣保護層，且該絕緣保護層中形成該等開孔，以令該等打線墊對應露出於各該開孔。
  11. 如申請專利範圍第9或10項之封裝結構之製法，其中，該等封裝基板區塊之製程係包括：沿該上下成對之整版面封裝基板的邊緣進行裁切，且裁切邊通過該剝離層；移除該第一承載板與剝離層以將該上下成對的整版面封裝基板分離成獨立的兩個整版面封裝基板；以及裁切該整版面封裝基板，並移除該金屬層，以成為該等封裝基板區塊。
  12. 如申請專利範圍第8項之封裝結構之製法，復包括於該等打線墊上形成表面處理層。
  13. 如申請專利範圍第12項之封裝結構之製法，其中，該表面處理層之材料係鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、或金(Au)。
  14. 如申請專利範圍第8項之封裝結構之製法，其中，於移除該第二承載板之後，復包括於各該電性接觸墊上形成焊球。
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