CN1574325A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。半导体器件包含：形成集成电路(12)的半导体衬底(10)；贯通半导体衬底(10)的第一和第二面(20、38)，具有从第一面(20)突出的第一突出部(41)和从第二面(38)突出的第二突出部(42)的贯通电极(40)；避开第二面(38)的一部分区域，并且在第二突出部(42)的周边区域，在第一突出部(41)的外缘以上，在外侧扩展形成的绝缘层(50)。本发明的目的在于防止堆叠的上下的半导体衬底的短路，并且提高填充材料的填充性。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
正在开发三维安装形态的半导体器件。此外，知道在半导体芯片上形成贯通电极，堆叠半导体芯片，接合上下的贯通电极。在以往的构造中，防止上下的半导体芯片短路的措施不充分。具体而言，在电接合中使用的焊锡熔化，流出到贯通电极的周围，有时与端子周边部的半导体部分短路。
发明内容
本发明的目的在于：防止堆叠的上下半导体衬底的短路，并且提高填充材料的填充性。
(1)本发明的半导体器件包括：具有形成集成电路的第一面和与所述第一面相反一侧的第二面的半导体衬底；
贯通所述半导体衬底，并且具有从所述第一突出的第一突出部、从所述第二面突出的第二突出部的贯通电极；
避开所述第二面的一部分区域，并且在所述第二突出部的周边区域，向所述第一突出部的外缘以上的外侧扩展而形成的绝缘层。
根据本发明，绝缘层形成在贯通电极的第二突出部42的周边区域，避开此外的区域而形成，所以能充分确保堆叠的上下的半导体衬底的间隔，能防止短路。此外，能充分确保堆叠的上下的半导体衬底的间隔，能提高填充材料的填充性。能进行第二突出部的增强，堆叠的上下的半导体衬底的电连接可靠性提高。
(2)在该半导体器件中，所述第二突出部的外缘比所述第一突出部的外缘还小。
(3)在该半导体器件中，在所述第一突出部设置焊料。
(4)在该半导体器件中，所述绝缘层可以形成为具有一定厚度。
(5)在该半导体器件中，形成所述绝缘层，使其随着远离所述第二突出部而变薄。据此，在堆叠的上下半导体衬底之间，填充材料顺利流动，所以填充性提高，能提供可靠性高的半导体器件。
(6)在该半导体器件中，所述绝缘层形成为所述第一突出部外缘的相似形状。据此，能绝缘处理从第一突出部的外缘开始的一定宽度的区域。
(7)在该半导体器件中，形成所述绝缘层，使其最厚的部分与所述第二突出部为相同的高度。
(8)在该半导体器件中，形成所述绝缘层，使其最厚的部分比所述第二突出部还低。据此，第二突出部具有比绝缘层更突出的部分，所以能可靠地压接堆叠的上下半导体芯片的贯通电极彼此间，电连接可靠性提高。
(9)本发明的半导体器件具有堆叠的多个所述半导体器件；
所述多个半导体器件中的上下半导体器件由所述贯通电极连接。
(10)在本发明的电路板上安装所述半导体器件。
(11)本发明的电子机器具有所述半导体器件。
(12)本发明的半导体器件的制造方法包含：(a)在具有形成集成电路的第一面和与第一面相反一侧的第二面的半导体衬底上形成贯通所述半导体衬底，具有从所述第一面突出的第一突出部、从所述第二面突出的第二突出部的贯通电极；
(b)避开所述第二面的一部分区域，在所述第二突出部的周边区域，形成向所述第一突出部的外缘以上的外侧扩展的绝缘层。
根据本发明，绝缘层形成在贯通电极的第二突出部的周边区域，避开此外的区域形成，所以能充分确保堆叠的上下半导体衬底的间隔，能提高填充材料的填充性。能进行第二突出部的增强，堆叠的上下半导体衬底的电连接可靠性提高。
(13)在半导体器件的制造方法中，所述第二突出部的外缘比所述第一突出部的外缘还小。
(14)在半导体器件的制造方法中，还包含：在所述半导体衬底上形成多个所述集成电路，与各所述集成电路对应形成所述贯通电极；
切断所述半导体衬底。
(15)在半导体器件的制造方法中，还包含：堆叠所述(a)～(b)步骤结束的多个所述半导体衬底，通过所述贯通电极电连接所述上下的半导体衬底。
(16)在半导体器件的制造方法中，还包含：在所述上下半导体衬底之间填充绝缘材料。
(17)在半导体器件的制造方法中，所述绝缘材料由与所述绝缘层相同的材料构成。据此，能防止异种材料引起的界面剥离的产生。
(18)在半导体器件的制造方法中，所述(a)步骤还包含在所述第一突出部上设置焊料的步骤。
(19)在半导体器件的制造方法中，在所述(b)步骤中，形成所述绝缘层，使其具有一定的厚度。
(20)在半导体器件的制造方法中，在所述(b)步骤中，形成所述绝缘层，随着远离所述第二突出部而变薄。
(21)在半导体器件的制造方法中，在所述(b)步骤中，把所述绝缘层形成为所述第一突出部外缘的相似形状。据此，能绝缘处理从第一突出部外缘开始的一定宽度的区域。
(22)在半导体器件的制造方法中，在所述(b)步骤中，形成所述绝缘层，使其最厚的部分与所述第二突出部为相同的高度。
(23)在半导体器件的制造方法中，在所述(b)步骤中，形成所述绝缘层，使其最厚的部分比所述第二突出部还低。据此，第二突出部具有比绝缘层还突出的部分，所以能可靠地压接堆叠的上下半导体芯片的贯通电极彼此间，电连接可靠性提高。
附图说明
图1A～图1D是说明本发明实施例的半导体器件的制造方法的图。
图2A～图2D是说明本发明实施例的半导体器件的制造方法的图。
图3A和图3B是说明本发明实施例的半导体器件的制造方法的图。
图4A和图4B是本发明实施例的半导体器件的局部放大图。
图5是说明本发明实施例的变形例的图。
图6是说明本发明实施例的变形例的图。
图7是说明本发明实施例的变形例的图。
图8是说明本发明实施例的半导体器件的制造方法的图。
图9是说明本发明实施例的半导体器件的制造方法的图。
图10是说明本发明实施例的半导体器件的制造方法的图。
图11是说明本发明实施例的半导体器件的图。
图12是表示本发明实施例的电路板的图。
图13是表示本发明实施例的电子机器的图。
图14是表示本发明实施例的电子机器的图。
具体实施方式
下面，参照附图，说明本发明实施例。
图1A～图4B是说明应用本发明的实施例的半导体器件制造方法的图。在本实施例中，使用半导体器件10。在半导体器件10中产生集成电路(例如具有晶体管或存储器的电路)12的至少一部分(一部分或全体)。可以在半导体衬底10上产生多个集成电路12各自的至少一部分，也可以产生一个集成电路12的至少一部分。在半导体芯片10上形成多个电极(例如焊盘)14。各电极14电连接在集成电路12上。各电极14可以由铝形成。未特别限定电极14的表面的形状，但是多为矩形。
在半导体衬底10上形成1层或1层以上的钝化膜16、18。钝化膜16、18例如能由SiO2、SiN、聚酰亚胺树脂等形成。在图1A所示的例子中，在钝化膜16上形成电极14、连接集成电路12和电极14的布线(未图示)。此外，避开电极14的表面的至少一部分形成其他钝化膜18。覆盖电极14的表面形成钝化膜18后，可以蚀刻它的一部分，使电极14一部分露出。在蚀刻中可以应用干蚀刻和湿蚀刻。当钝化膜18的蚀刻时，可以蚀刻电极14的表面。
在本实施例中，在半导体衬底10上，从其第一面20形成凹部(参照图1C)。第一面20是形成电极14的一侧(形成集成电路12的一侧)的面。避开集成电路12的元件和布线形成凹部22。如图1B所示，也可以在电极14上形成通孔24。在通孔24的形成中可以应用蚀刻(干蚀刻或湿蚀刻)。可以在形成通过光刻步骤进行构图的抗蚀剂(未图示)后，进行蚀刻。当在电极14之下形成钝化膜16时，在其中也形成通孔26(参照图1C)。当电极14的蚀刻在钝化膜16停止时，在通孔26的形成中，可以把电极14的蚀刻中使用的蚀刻剂换为其他蚀刻剂。这时，可以再形成通过光刻步骤构图的抗蚀剂(未图示)。
如图1C所示，在半导体衬底10上形成凹部22，从而与通孔24(通孔26)连通。也能把通孔24(以及通孔26)和凹部22合在一起称作凹部。在凹部22的形成中也能应用蚀刻(干蚀刻或湿蚀刻)。可以在形成通过光刻步骤进行构图的抗蚀剂(未图示)后，进行蚀刻。或者在凹部22的形成中使用激光(例如CO2激光器、YAG激光器)。激光器可以应用于通孔24、26的形成中。通过一种蚀刻剂或激光器，可以连续进行凹部22以及通孔24、26的形成。在凹部22的形成中可以应用喷沙加工。
如图1D所示，在凹部22的内侧可以形成绝缘层28。绝缘层28可以是氧化膜。例如，当半导体衬底10由Si形成时，绝缘层28可以是SiO2，也可以是SiN。在凹部22的底面上形成绝缘层28。在凹部22的内壁面形成绝缘层28。可是，不掩埋凹部22而形成绝缘层28。即通过绝缘层28形成凹部。可以在钝化膜16的通孔26的内壁面上形成绝缘层28。可以在钝化膜18上形成绝缘层28。
绝缘层28可以形成在电极14的通孔24的内壁面上。避开电极14的一部分(例如上表面)形成绝缘层28。覆盖电极14的表面全体形成绝缘层28，可以蚀刻其一部分(干蚀刻或湿蚀刻)，使电极14的一部分露出。可以在形成通过光刻步骤进行构图的抗蚀剂(未图示)后，进行蚀刻。
接着，在凹部22(例如绝缘层28的内侧)设置导电部30(参照图2B)。导电部30可以由Cu或W形成。如图2A所示，可以在形成导电部30的外层部32后，形成中心部34。能由Cu、W、掺杂多晶硅(例如低温多晶硅)的任意一个形成中心部34。外层部32可以至少包含阻碍层。阻碍层防止中心部34或以下说明的晶种层的材料扩散到半导体衬底10(例如Si)。可以用与中心部34不同的材料(例如Ti、TiN)形成阻碍层。当用电解电镀形成中心部34时，外层部32可以包含晶种层。在形成阻碍层后形成晶种层。晶种层由与中心部34相同的材料(例如Cu)形成。须指出的是，导电部30(至少它的中心部)可以由无电解电镀或喷墨方式形成。
如图2B所示，在钝化膜18上形成外层部32时，如图2C所示，蚀刻外层部32的钝化膜18(以及绝缘膜28)上的部分。形成外层部32后，通过形成中心部34，能设置导电部30。导电部30的一部分位于半导体衬底10的凹部22内。因为在凹部22的内壁面和导电部30之间存在绝缘层28，所以遮断两者的电连接。导电部30与电极14电连接。例如，导电部30可以接触电极14从绝缘层28的露出部。导电部30的一部分可以位于钝化膜18上。可以只在电极14的区域内设置导电部30。导电部30至少在凹部22的上方突出。例如，导电部30可以比钝化膜18(绝缘层28)突出。
这样，如图2C所示，能形成从半导体衬底10的第一面20突出的第一突出部41。在图2C所示的例子中，第一突出部41也从周围的钝化膜18(以及绝缘层28)突出。第一突出部41配置在电极14的上方。第一突出部41是导电部30的一部分。
须指出的是，作为变形例，在钝化膜18上残留外层部32的状态下，形成中心部34。这时，在钝化膜18的上方也形成与中心部34连续的层，所以蚀刻该层。
如图2D所示，在导电部30(具体而言，第一突出部41)上可以设置焊料36。焊料36例如由焊锡形成，可以由硬钎和软钎中的任意一个形成。可以用抗蚀剂覆盖导电部30以外的区域设置焊料36。
在本实施例中，如图3A所示，可以通过机械研磨和研削以及化学研磨和研削的至少一个方法切削半导体衬底10的第二面(与第一面20相反一侧的面)38。该步骤进行到形成在凹部22中的绝缘层28露出。须指出的是，可以省略图3A所示的步骤，进行以下的图3B所示的步骤。
如图3B所示，从第二面38使导电部30突出。例如，蚀刻半导体衬底10的第二面38，使绝缘层28露出。具体而言，蚀刻半导体衬底10的第二面38，从而使导电部30(具体而言，凹部22内的部分)在由绝缘层28覆盖的状态下突出。可以通过对半导体衬底10(例如Si)的蚀刻量比对绝缘层(例如SiO2)28的蚀刻量还多的性质的蚀刻剂进行蚀刻。蚀刻剂可以是SF6或CF4或或Cl2气体。可以使用干蚀刻装置进行蚀刻。或者，蚀刻剂可以是氟酸和硝酸的混合液体或氟酸、硝酸和醋酸的混合液体。
须指出的是，在半导体衬底10的第一面20一侧设置例如玻璃板、树脂层、树脂带等增强构件(例如通过粘合剂或接合薄板粘贴)，进行图3A～图3B的至少任意一个步骤。
这样能使导电部30从半导体衬底10的第二面38突出。即形成从第二面38突出的第二突出部40。这样，能形成具有从第一面20突出的第一突出部41、从第二面38突出的第二突出部42的贯通电极40。第二突出部42通过后面描述的步骤，其顶端面露出。贯通电极40贯通第一和第二面20、38。贯通电极40的横截面形状(与第一面20平行的方向的截面形状)可以是圆形、椭圆形(长圆形)或四边形等多边形的任意一个。当为椭圆形时，多个贯通电极40各自的椭圆形的方向可以不同。第一和第二突出部41、42的至少一方的横截面形状可以是贯通电极40的横截面形状的相似形状(在图4A中，都为圆形)。
图4A是本实施例的半导体器件的局部平面图，图4B是图4A的IVB-IVB线的剖视图。贯通电极40分别在第一和第二面20、38一侧露出。具体而言，在第一面20一侧，第一突出部41至少露出顶端面，在第二面38一侧，第二突出部42至少露出顶端面。其外周面(侧面)也可以与顶端面一起露出。此外，顶端面的一部分(例如外周端部)由抗蚀剂覆盖，顶端面的其他部分(例如中央部)可以露出。顶端面是指向着顶端方向的面，没必要明确表示与外周面的边界线。此外，顶端面可以是平面，也可以是半球状的曲面，未限定其形态。
在图4A所示的例子中，第二突出部42的外缘(具体而言，顶端面的外缘)比第一突出部41的外缘还小。换言之，第二突出部42的横向宽度(具体而言，顶端面的横向宽度(例如直径))比第一突出部41的横向宽度(具体而言，顶端面的横向宽度(例如直径))还小。如图4A所示，在从半导体衬底10的第二面的平面视图中，第二突出部42可以位于第一突出部41的外缘的内侧。在第二突出部42的外周面上设置绝缘层28时，第二突出部42和绝缘层28可以位于第一突出部41的外缘的内侧。
在半导体衬底10的第二面38上设置绝缘层50。绝缘层50形成在第二突出部42的周边区域中。周边区域是包围第二突出部42的区域。周边区域是从第二突出部42的侧面(在图4B中，第二突出部42的侧面的绝缘层28)到第一突出部41的外缘一上，在外侧扩展的区域。周边区域可以是一体包围多个第二突出部42的区域，可以是分离为各第二突出部42，包围的区域。周边区域的说明相当于其他例子。最终避开第二突出部42的顶端面形成绝缘层50。绝缘层50形成在第二突出部42的周边区域(例如只有周边区域)中。不在第二面38的全面上形成，避开其一部分区域形成绝缘层50。据此，绝缘层50形成在贯通电极40的第二突出部42的周边区域中，避开此外的区域形成，所以能充分确保堆叠的上下的半导体芯片的间隔，能防止短路。此外，能充分确保堆叠的上下的半导体芯片的间隔，能提高填充材料的填充性。也能进行第二突出部42的增强，堆叠的上下的半导体芯片的电连接可靠性提高。须指出的是，如果与多个第二突出部42分别对应，形成分离的多个绝缘层50，就能更确保填充填充材料的空间，所以很好。
可以到达第一突出部41的外缘，在外侧扩展形成绝缘层50，可以扩展到比外缘更外侧形成。换言之，绝缘层50的横向宽度WA和第一突出部41的横向宽度WB具有WA≥WB的关系。通过这样，能防止堆叠的上下的半导体芯片的第二突出部42的周边部的短路。如果WA≥(1.5～2.0)×WB，就能更可靠地防止短路。
绝缘层50能由树脂形成。绝缘层50可以由与后面描述的填充材料中使用的绝缘材料82相同的材料(例如环氧树脂)构成。绝缘层50可以含有必要量的填料。可以是用旋转镀膜形成绝缘层50，也可以应用绝缘混合物的浇罐、印刷方式或喷墨方式等，形成绝缘层50。可以只在(例如通过喷墨方式或进行掩模处理)第二突出部42的周边区域中无浪费地形成绝缘层50，可以在全面设置后，除去(例如通过蚀刻)周边区域以外，形成。如图4B所示，绝缘层50可以形成为具有一定的厚度。此外，绝缘层50可以形成第一突出部41的外缘的相似形状，通过这样，能绝缘处理离第一突出部41的外缘一定宽度的区域。形成绝缘层50，使其最厚的部分(例如接近第二突出部42的部分)比第二突出部42还低。即可以超过绝缘层50的最厚的部分而形成第二突出部42。据此，第二突出部42具有比绝缘层50还突出的部分，所以能可靠地压接堆叠的上下半导体芯片的贯通电极40彼此间。
如图5的变形例所示，形成绝缘层150，使其最厚的部分(例如接近第二突出部42的部分)与第二突出部42为相同的高度。即可以形成第二突出部42，使它与绝缘层150最厚的部分为相同的高度。可是，第二突出部42的顶端面从绝缘层150露出。其他内容如上所述。
如图6的变形例所示，形成绝缘层52，随着离开第二突出部42而变薄。即绝缘层52的表面可以倾斜。据此，填充材料顺利地流动，所以能进一步提高填充性。此外，随着向外侧扩展，绝缘层52变薄，所以能比上述的形态更确保上下的半导体芯片的间隔，从这方面也能提高填充材料的填充性。这样的形态的绝缘层例如在第二突出部42的周边区域以一定厚度形成后，通过蚀刻它而形成。这时，在蚀刻中可以使用蚀刻液。作为蚀刻液，使用对构成绝缘层52的材料(例如树脂)的蚀刻速度比贯通电极40(即其周围的贯通电极)快的溶液。形成绝缘层52，使它的最厚部分(例如接近第二突出部42的部分)比第二突出部42还低。即以超过绝缘层52的最厚部分的高度形成第二突出部42。其他内容如上所述。
如图7的变形例所示，形成绝缘层152，随着离开第二突出部42而变薄，并且它的最厚部分(例如接近第二突出部42的部分)与第二突出部42为相同的高度。它们的细节如上所述。
下面，回到图4A和图4B所示的本实施例的说明，但是以下的说明内容能与上述的变形例置换。如果通过蚀刻形成绝缘层50，则覆盖第二突出部42的顶端面形成绝缘层50，然后蚀刻它。这时，在进行蚀刻前，可以研削或研磨绝缘层50。与绝缘层50的研削或研磨连续或另外研削或研磨贯通电极40。以贯通电极40由绝缘层28覆盖的状态(参照图3B)形成绝缘层50，研削或研磨绝缘层28，使贯通电极40露出。
可以使贯通电极40(具体而言，第二突出部42)的新生面露出。例如，研削或研磨第二突出部42，直到新生面(只由构成材料构成的面，即除去氧化膜或堆积的有机物的膜)露出。在研削中可以使用砂轮。例如能使用#1000～#4000左右粒度的砂轮，但是如果使用#1000～#4000左右粒度的砂轮，就能防止绝缘层28的破损。在研磨中可以使用研磨布。研磨布可以是起毛类型的或聚氨酯泡沫类型的，也可以是免织布。在研磨中，可以使用在Na、NH4等碱性阳离子溶液中分散作为研磨粒子的胶态硅石的浆。研磨粒子具有0.03μm左右的粒径，以10wt％左右的比例分散。浆可以包含螯合剂、氨水、过氧化氢等添加剂。研磨压力可以是5g/cm2～1kg/cm2。
当形成绝缘层28时，在贯通电极40之前研磨或研削绝缘层28。绝缘层28的研削或研磨可以与贯通电极40的研削或研磨连续进行。除去绝缘层28的至少形成在凹部22底面上的部分。然后使贯通电极40露出，再使新生面露出。可以使贯通电极40的新生面露出，由绝缘层28覆盖贯通电极40的顶端部的外周面。可以在不露出贯通电极40的中心部34的新生面的前提下，使外层部32和中心部34的新生面露出。如果露出贯通电极40的新生面，就能形成电连接时的特性优异的贯通电极。须指出的是，贯通电极40可以在新生面氧化前(例如，新生面刚露出后，或此后尽可能早(例如24小时以内))进行电连接。
通过以上的步骤，取得例如具有贯通电极40和绝缘层50的半导体芯片70(参照图8)。这时，在半导体衬底10上形成多个集成电路12，与各集成电路12对应形成贯通电极40。或者取得具有贯通电极40和绝缘层50的半导体芯片80(参照图10)。这时，可以在半导体衬底10上形成一个集成电路12。详细构造是能从上述的制造方法导出的内容。
半导体芯片70可以切断(例如切片)。例如如图8所示，切断具有贯通电极40和绝缘层50的半导体芯片70(例如切片)。在切断中可以使用切割机(例如切割器)72或激光器(例如CO2激光器、YAG激光器等)。据此，能取得具有贯通电极40和绝缘层50的半导体芯片80(参照图10)。该构造是能从上述的制造方法导出的内容。
半导体器件的制造方法可以包含堆叠多个半导体衬底10的步骤。例如，如图9所示，可以堆叠多个具有贯通电极40和绝缘层50的半导体芯片70 。或者，如图10所示，可以堆叠多个具有贯通电极40和绝缘层50的半导体芯片80。或者把具有贯通电极40和绝缘层50的半导体芯片80和具有贯通电极40和绝缘层50的多个半导体芯片70堆叠。
堆叠的多个半导体衬底10中，通过贯通电极40电连接上下的半导体衬底10。具体而言，可以电连接上下的贯通电极40彼此间(具体而言，可以电连接一方的半导体衬底的第一突出部41和另一方的半导体衬底的第一突出部42)。在电连接中可以应用焊锡或金属接合，可以使用各向异性导电材料(各向异性导电膜或各向异性导电胶)，可以应用利用绝缘性粘合剂的收缩力的压接，可以是它们的组合。
图11是表示本发明实施例的半导体器件(堆叠型半导体器件)的图。堆叠型半导体器件包含上述的具有贯通电极40的多个半导体芯片80。堆叠多个半导体芯片80。通过焊料36接合上下的贯通电极40或贯通电极40和电极14。焊料36设置在一方的半导体衬底10的第一突出部41上，放在另一方的半导体衬底10的第二突出部42上。在贯通电极40的第二突出部42的周边区域形成绝缘层50(或者上述的绝缘层52、150、152中的任意一个。因此，即使焊料36流到第二突出部42的周边区域(或分离落下)，也不接触半导体芯片80的第二面38(例如半导体部分)。因此，能防止焊料36引起的短路或电不良。在堆叠的上下的半导体芯片80的间隔中填充绝缘材料(例如树脂(例如环氧类树脂)82。绝缘材料82是填充材料，能维持和增强上下半导体衬底10的接合状态。如果绝缘层50与绝缘材料82同一材料，就能防止异种材料引起的接合剥离的发生。在本实施例的半导体器件中能应用从本实施例或变形例的半导体器件的制造方法(参照图1A～图10)导出的内容。
在堆叠的多个半导体芯片80中的一个(例如在第二面38的方向最外侧的半导体芯片80)上可以堆叠不具有贯通电极的半导体芯片90。半导体芯片90的内容除了不具有贯通电极，相当于半导体芯片80的内容。半导体芯片80的贯通电极40可以接合在半导体芯片90的电极92上。这时，绝缘层50可以在电极92的外缘(例如电极92的顶端面的外缘)以上，在外侧扩展形成。
堆叠的多个半导体芯片80可以安装在布线衬底100上。堆叠的多个半导体芯片80中最外侧的半导体芯片80可以安装在布线衬底100(插入板)100上。在安装中可以应用面朝下接合。这时，在第一面20的方向最外侧(例如最下侧)的具有贯通电极40的半导体芯片80安装在布线衬底100上。例如可以把贯通电极40的第一突出部41或电极14电连接(例如接合)在布线图案102上。在半导体芯片80和布线衬底100之间设置绝缘材料。
或者，作为未图示的例子，可以在布线衬底100上面朝上接合堆叠的多个半导体芯片80。这时，在布线图案102上电连接(例如接合)贯通电极40的来自第二面38的突出部42。在布线衬底100上设置电连接在布线图案102上的外部端子(例如焊锡球)104。或者在半导体芯片80上形成缓和应力层，在其上从电极14形成布线图案，在其上形成外部端子。其他内容能从上述的制造方法导出。
图12表示安装了堆叠多个半导体芯片而成的半导体器件1的电路板1000。通过上述的贯通电极40电连接多个半导体芯片。作为具有上述的半导体器件的电子机器，在图13中表示笔记本型个人电脑2000，在图14中表示移动电话3000。
本发明并不局限于上述实施例，能有各种变形。例如，本发明包含与实施例中说明的结构实质上相同的结构(例如功能、方法和结果相同的结构、或目的和结果相同的结构)。此外，本发明包含置换了实施例中说明的结构的非本质的部分的结构。此外，本发明包含能实现与实施例中说明的结构产生同一作用效果的结构或能实现同一目的的结构。此外，本发明包含在实施例中说明的结构中附加公开的技术的结构。

Claims (21)

1.一种半导体器件，其特征在于，包括：
具有形成有集成电路的第一面和与所述第一面相反一侧的第二面的半导体衬底；
贯通所述半导体衬底，并且具有从所述第一面突出的第一突出部和从所述第二面突出的第二突出部的贯通电极；以及
避开所述第二面的一部分区域，并且在所述第二突出部的周边区域，向所述第一突出部的外缘以上的外侧扩展而形成的绝缘层。
2.根据权利要求1所述的半导体器件，其中：
所述第二突出部的外缘比所述第一突出部的外缘小。
3.根据权利要求1所述的半导体器件，其中：
在所述第一突出部设置焊料。
4.根据权利要求1所述的半导体器件，其中：
所述绝缘层形成为具有一定厚度。
5.根据权利要求1所述的半导体器件，其中：
形成所述绝缘层，使其随着远离所述第二突出部而变薄。
6.根据权利要求1所述的半导体器件，其中：
所述绝缘层形成为所述第一突出部外缘的相似形状。
7.根据权利要求1所述的半导体器件，其中：
形成所述绝缘层，使其最厚的部分与所述第二突出部为相同的高度。
8.根据权利要求1所述的半导体器件，其中：
形成所述绝缘层，使其最厚的部分比所述第二突出部还低。
9.一种半导体器件，具有堆叠的多个权利要求1～8中的任意一项所述的半导体器件；
所述多个半导体器件中的上下半导体器件由所述贯通电极连接。
10.一种半导体器件的制造方法，其特征在于，包含以下步骤：
(a)在具有形成有集成电路的第一面和与第一面相反一侧的第二面的半导体衬底上，形成贯通所述半导体衬底、且具有从所述第一面突出的第一突出部和从所述第二面突出的第二突出部的贯通电极；
(b)避开所述第二面的一部分区域，在所述第二突出部的周边区域，形成向所述第一突出部的外缘以上的外侧扩展的绝缘层。
11.根据权利要求10所述的半导体器件的制造方法，其中：
所述第二突出部的外缘比所述第一突出部的外缘小。
12.根据权利要求10所述的半导体器件的制造方法，其中：
还包含以下步骤：在所述半导体衬底上形成有多个所述集成电路，与各所述集成电路对应地形成所述贯通电极；
切断所述半导体衬底。
13.根据权利要求10所述的半导体器件的制造方法，其中：
还包含以下步骤：堆叠完成所述(a)～(b)步骤的多个所述半导体衬底，将上下的半导体衬底通过所述贯通电极而电连接。
14.根据权利要求10所述的半导体器件的制造方法，其中：
还包含以下步骤：在所述上下半导体衬底之间填充绝缘材料。
15.根据权利要求14所述的半导体器件的制造方法，其中：
所述绝缘材料由与所述绝缘层相同的材料构成。
16.根据权利要求10所述的半导体器件的制造方法，其中：
所述(a)步骤还包含：在所述第一突出部上设置焊料的步骤。
17.根据权利要求10所述的半导体器件的制造方法，其中：
在所述(b)步骤中，形成所述绝缘层，使其具有一定的厚度。
18.根据权利要求10所述的半导体器件的制造方法，其中：
在所述(b)步骤中，形成所述绝缘层，使其随着远离所述第二突出部而变薄。
19.根据权利要求10所述的半导体器件的制造方法，其中：
在所述(b)步骤中，把所述绝缘层形成为所述第一突出部外缘的相似形状。
20.根据权利要求10～19中的任意一项所述的半导体器件的制造方法，其中：
在所述(b)步骤中，形成所述绝缘层，使其最厚的部分与所述第二突出部为相同的高度。
21.根据权利要求10～19中的任意一项所述的半导体器件的制造方法，其中：
在所述(b)步骤中，形成所述绝缘层，使其最厚的部分比所述第二突出部还低。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646079B2 (en) 2005-08-31 2010-01-12 Sanyo Electric Co., Ltd. Semiconductor device, method of manufacturing the same, circuit board, and method of manufacturing the same
CN101000880B (zh) * 2006-01-13 2010-08-25 特瑟荣半导体(新加坡)私人有限公司 用于3d集成的堆叠晶片
CN105470235A (zh) * 2014-08-12 2016-04-06 矽品精密工业股份有限公司 中介板及其制法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7005379B2 (en) * 2004-04-08 2006-02-28 Micron Technology, Inc. Semiconductor processing methods for forming electrical contacts
US7576413B2 (en) * 2004-11-30 2009-08-18 Kyushu Institute Of Technology Packaged stacked semiconductor device and method for manufacturing the same
JP4063277B2 (ja) 2004-12-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
JP4575205B2 (ja) * 2005-03-30 2010-11-04 Ｏｋｉセミコンダクタ株式会社 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2006117961A1 (ja) * 2005-04-26 2006-11-09 Kyushu Institute Of Technology 半導体パッケージ及びその製造方法
JP4534880B2 (ja) * 2005-06-29 2010-09-01 セイコーエプソン株式会社 積層基板の製造方法、積層型半導体装置
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP4463178B2 (ja) * 2005-09-30 2010-05-12 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US7429521B2 (en) * 2006-03-30 2008-09-30 Intel Corporation Capillary underfill of stacked wafers
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
KR100828027B1 (ko) * 2006-06-28 2008-05-08 삼성전자주식회사 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
US8193092B2 (en) 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
JP4809308B2 (ja) * 2007-09-21 2011-11-09 新光電気工業株式会社 基板の製造方法
KR101494591B1 (ko) * 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지
KR20090055316A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
JP5271562B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP5271561B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
US7745920B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP5163362B2 (ja) * 2008-08-21 2013-03-13 株式会社村田製作所 半導体センサ装置
JPWO2010035379A1 (ja) * 2008-09-26 2012-02-16 パナソニック株式会社 半導体装置及びその製造方法
KR101002680B1 (ko) 2008-10-21 2010-12-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US8330256B2 (en) 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
KR101069288B1 (ko) * 2009-08-10 2011-10-05 주식회사 하이닉스반도체 반도체 패키지
JP5570799B2 (ja) * 2009-12-17 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR20120012602A (ko) * 2010-08-02 2012-02-10 삼성전자주식회사 반도체 장치, 그 제조 방법 및 반도체 패키지의 제조 방법
US20120049358A1 (en) * 2010-08-24 2012-03-01 Bin-Hong Cheng Semiconductor Device and Semiconductor Process for Making the Same
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US9059130B2 (en) 2012-12-31 2015-06-16 International Business Machines Corporation Phase changing on-chip thermal heat sink
US20150064047A1 (en) * 2013-08-28 2015-03-05 Elwha Llc Systems and methods for additive manufacturing of three dimensional structures
US9474148B2 (en) 2013-09-26 2016-10-18 Trumpet Holdings, Inc. Stacked circuit board assembly with compliant middle member
JP2015079827A (ja) * 2013-10-16 2015-04-23 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP6533066B2 (ja) * 2015-02-18 2019-06-19 ローム株式会社 電子装置
US10418311B2 (en) * 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244359A (ja) * 1993-02-19 1994-09-02 Takashi Murai 多層チップ
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP2000058709A (ja) * 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP2001127242A (ja) 1999-10-22 2001-05-11 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器、およびそれらの製造方法
US6510059B2 (en) * 1999-12-17 2003-01-21 Matsushita Electric Industrial Co., Ltd. Conductive resin, electronic module using conductive resin, and method of manufacturing electronic module
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP2002270718A (ja) * 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002305282A (ja) * 2001-04-06 2002-10-18 Shinko Electric Ind Co Ltd 半導体素子とその接続構造及び半導体素子を積層した半導体装置
JP3832641B2 (ja) * 2001-12-14 2006-10-11 シャープ株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
JP3866978B2 (ja) * 2002-01-08 2007-01-10 富士通株式会社 半導体装置の製造方法
TW594972B (en) * 2002-03-19 2004-06-21 Seiko Epson Corp Semiconductor device and its manufacturing method, circuit board and electronic machine
JP3950406B2 (ja) * 2002-11-21 2007-08-01 東レエンジニアリング株式会社 半導体基板セグメント及びその製造方法並びに該セグメントを積層して成る積層半導体基板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646079B2 (en) 2005-08-31 2010-01-12 Sanyo Electric Co., Ltd. Semiconductor device, method of manufacturing the same, circuit board, and method of manufacturing the same
CN101000880B (zh) * 2006-01-13 2010-08-25 特瑟荣半导体(新加坡)私人有限公司 用于3d集成的堆叠晶片
CN105470235A (zh) * 2014-08-12 2016-04-06 矽品精密工业股份有限公司 中介板及其制法

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