KR20090041988A - 칩 온 칩 반도체 소자의 제조방법 - Google Patents

칩 온 칩 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090041988A
KR20090041988A KR1020070107817A KR20070107817A KR20090041988A KR 20090041988 A KR20090041988 A KR 20090041988A KR 1020070107817 A KR1020070107817 A KR 1020070107817A KR 20070107817 A KR20070107817 A KR 20070107817A KR 20090041988 A KR20090041988 A KR 20090041988A
Authority
KR
South Korea
Prior art keywords
wafer
chip
bump
semiconductor device
semiconductor
Prior art date
Application number
KR1020070107817A
Other languages
English (en)
Other versions
KR101406223B1 (ko
Inventor
정현수
이동호
황성덕
강선원
백승덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070107817A priority Critical patent/KR101406223B1/ko
Priority to US12/285,923 priority patent/US7851256B2/en
Publication of KR20090041988A publication Critical patent/KR20090041988A/ko
Application granted granted Critical
Publication of KR101406223B1 publication Critical patent/KR101406223B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8136—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/81365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Abstract

손상을 억제하고 높은 신뢰성을 확보할 수 있는 상호 연결부를 갖는 칩 온 칩 반도체 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은, 금속배선에 복수개의 불연속지점이 형성된 제1 반도체소자를 준비하고, 표면에 불연속지점에 대응하는 복수개의 범프가 형성된 제2 반도체 소자를 준비한 후, 제2 반도체 소자 위에 제1 반도체 소자를 정렬하여 제2 반도체 소자의 범프와 제1 반도체 소자에 있는 금속배선의 불연속지점을 연결하는 것을 특징으로 칩 온 칩(COC) 반도체소자의 제조방법을 제공한다. 따라서 반도체 소자의 고속화를 달성하고, 방열 특성을 개선하고, 다핀 접속이 가능하며 내장된 반도체 칩이 증가된 시스템 인 패키지(SIP: System In Package)를 구현할 수 있다.
칩 온 칩, 범프, 적층, 재배선.

Description

칩 온 칩 반도체 소자의 제조방법{Method for manufacturing a chip on chip semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 칩 온 칩(COC: Chip On Chip)구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
최근들어 휴대폰과 디지털 카메라와 같은 소형 전자장치의 사용 및 보급이 일반화됨에 따라, 보다 개선된 전기적 성능을 제공하면서, 더 낮은 비용, 더 가벼워진 무게, 더 얇아진 두께를 제공할 수 있는 반도체 패키지의 필요성이 증대하고 있다. 이러한 기술적 요구들을 충족하기 위해 반도체 칩을 수직방향으로 적층시키고, 상기 반도체 칩들의 내부를 관통하는 배선구조를 갖는 반도체 패키지에 대한 개발이 활발히 이루어지고 있다.
상기 반도체 칩들의 내부를 관통하는 배선구조를 포함하는 반도체 패키지는, 반도체 칩의 연결이 금선(gold wire)을 사용하지 않기 때문에 신호의 전송속도가 높아져, 동작주파수도 빨라지고, 전체적인 소모전력은 줄어드는 장점과 함께 반도체 패키지의 크기를 줄일 수 있는 장점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 적층된 상하 반도체 소자를 상호 연결할 때 발생할 수 있는 손상을 미세 크기의 범프를 사용하여 억제하고, 전기적 연결의 신뢰도를 높일 수 있는 칩 온 칩 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 칩 온 칩 반도체 소자의 제조방법은, 금속배선에 복수개의 불연속지점이 형성된 제1 웨이퍼를 준비하고, 표면에 불연속지점에 대응하는 복수개의 범프가 형성된 제2 웨이퍼를 준비하고, 상기 제2 웨이퍼 위에 상기 제1 웨이퍼를 정렬하여 상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 불연속지점을 연결하는 단계를 구비하는 것을 특징으로 한다.
또한 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 칩 온 칩 반도체 소자의 제조방법은, 금속배선에 복수개의 불연속지점이 형성된 제1 반도체 칩을 준비하고, 표면에 복수개의 범프가 형성된 제2 웨이퍼를 준비하고, 상기 제2 웨이퍼 위에 상기 제1 반도체 칩을 정렬하여 상기 제2 웨이퍼의 범프와 상기 제1 반도체 칩에 있는 금속배선의 불연속지점을 연결하는 것을 특징으로 한다.
그리고 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 의한 칩 온 칩 반도체 소자의 제조방법은, 금속배선에 복수개의 불연속지점이 형성된 제 1 반도체 칩을 준비하고, 표면에 복수개의 범프가 형성된 제2 반도체 칩을 준비하고, 상기 제2 반도체 칩 위에 상기 제1 반도체 칩을 정렬하여 상기 제2 반도체 칩의 범프와 상기 제1 반도체 칩에 있는 금속배선의 불연속지점을 연결하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 웨이퍼의 불연속지점은, 패드재배선용 금속배선에서 범프패드에 형성된 것이 적합하고, 상기 제1 웨이퍼는, 상기 불연속지점이 형성된 패드재배선 하부에 리세스(recess) 영역이 추가로 형성된 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 웨이퍼 위에 상기 제1 웨이퍼를 정렬시키는 방법은, 상기 제1 웨이퍼에 있는 리세스 영역에 상기 제2 웨이퍼의 범프가 삽입되도록 정렬하거나, 상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 상부의 불연속지점이 직접 맞닿도록 정렬시키는 것이 적합하다.
바람직하게는, 상기 제1 웨이퍼의 리세스 영역 크기는, 상기 금속배선의 불연속지점의 크기보다 더 크게 형성된 것이 적합하고, 상기 제1 웨이퍼의 리세스를 형성하는 방법은, 습식식각, 건식식각, 레이저 에칭 중에서 선택된 하나의 방법으로 형성하는 것이 적합하다.
한편, 상기 제1 웨이퍼에 있는 금속배선의 불연속지점은, 인접하는 영역에 더미패턴이 추가로 형성될 수 있으며, 상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 불연속지점을 연결하는 방법은, 열압착(Eutectic) 본딩으로 연 결하는 것이 적합하며, 상기 제2 웨이퍼의 범프의 크기는, 열압착으로 녹았을 때 상기 제1 반도체 칩의 리세스 영역을 채우고 일부가 상기 불연속지점이 있는 범프 패드 위로 확장될 수 있는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 웨이퍼는, 상기 범프가 부착된 범프패드 하부에 리세스 영역을 더 구비할 수 있으며, 이때, 상기 제1 및 제2 웨이퍼를 절단하여 칩 온 칩형태의 반도체 소자를 분리하고, 표면에 상기 제2 웨이퍼의 리세스 영역과 대응하는 범프가 부착된 인쇄회로기판을 준비하고, 상기 칩 온 칩형태의 반도체 소자에 마련된 제2 웨이퍼의 리세스 영역에 상기 인쇄회로기판에 범프를 연결하는 공정을 더 진행할 수 있다.
바람직하게는, 상기 제1 웨이퍼의 리세스 영역과 제2 웨이퍼의 범프를 연결하는 단계 후에, 상기 제1 웨이퍼의 불연속지점이 존재하는 범프패드 위에 범프를 형성하고, 금속배선에 불연속지점이 있는 범프패드가 있고 하부는 리세스 영역을 포함하는 제3 웨이퍼를 준비하고, 상기 제1 웨이퍼 위에 있는 범프와 상기 제3 웨이퍼에 있는 리세스를 연결하는 공정을 더 진행할 수 있다.
따라서, 상술한 본 발명에 따르면, 상부 반도체 소자, 예컨대 제1 웨이퍼의 리세스 영역에 있는 불연속지점을 포함하는 금속배선과, 하부에 위치한 반도체 소자, 예컨대 제2 웨이퍼에 있는 범프를 직접 연결하여 칩 온 칩 소자를 제조한다.
이에 따라, 첫째, 상하 반도체 소자의 연결이 와이어나 인터포저(interposer)와 같은 매개수단을 사용하지 않고 직접 연결되기 때문에 반도체 칩 간의 신호전송 상태가 빨라져 칩 온 칩 소자의 동작주파수 특성이 개선되는 장점이 있다.
둘째, 비교적 크기가 적은 범프를 사용하고, 반도체 칩의 범프패드 하부의 리세스 영역을 통하여 상하 반도체 소자의 연결이 이루어지기 때문에, 하나의 반도체 칩 내부에 보다 많은 개수의 연결단자를 상하 방향으로 연결시킬 수 있는 장점이 있다.
셋째, 반도체 소자 내부에서 비교적 열을 많이 발생시키는 패드재배치용 금속배선에서 범프를 통해 곧바로 외부로 열을 방출시킬 수 있는 짧은 열방출 경로가 만들어지기 때문에 칩 온 칩 반도체 소자의 열방출 특성을 개선할 수 있다.
넷째, 칩 온 칩 반도체 소자에서 연결단자인 범프가 상부에 있는 반도체 소자 안으로 플러깅(plugging)되는 구조를 갖기 때문에 칩 온 칩 소자의 두께를 줄일 수 있다. 이에 따라 칩 온 칩 구조를 갖는 반도체 패키지 내부에 보다 많은 개수의 반도체 칩을 내장시킬 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 의한 칩 온 칩 반도체 소 자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 본 발명의 바람직한 실시예에 의한 제2 반도체 소자(201)의 단면도로써, 상기 제2 반도체 소자(201)는 웨이퍼 혹은 반도체 칩이 될 수 있다. 그 구조 및 제조방법을 상세히 설명하면, 반도체 기판(100)의 표면이 패시베이션층(passivation layer, 110)에 의하여 덮이고, 오직 본드패드(120)만 노출된 반도체 소자에 제1 절연막(160)을 증착한다. 그 후 상기 제1 절연막(160)을 패터닝하여 상기 본드패드(120) 영역을 노출시킨다. 이어서 상기 제1 절연막(160) 위에 패드재배치 패턴(170)을 형성하고, 상기 패드재배치 패턴(170) 위에 제2 절연막(150)을 다시 증착한다.
계속해서 상기 제2 절연막(150)의 일부를 식각하여 범프(140)가 부착될 수 있는 패드재배치 패턴의 일부를 노출시켜 범프패드를 만든 후, 상기 범프패드에 범프(140)를 부착한다. 이때, 상기 범프(140)를 부착하는 방법은, 먼저 범프패드 위에 UBM층(Under Bump Metal layer, 미도시)을 통상의 방식에 따라 형성하고, 상기 UBM층에 위에 스퍼터링이나 증착(evaporation)에 의한 시드층(seed layer, 미도시)을 선택적으로 형성하고, 상기 시드층 위에 범프(140)를 도금, 제팅(jetting) 및 프린팅(printing) 중에서 선택된 하나의 방법으로 형성할 수 있다. 하지만, 상기 범프(140)의 형성방법은 본 발명이 속하는 기술분야에서 널리 알려진 기술을 이용하여 다양하게 변형시켜 적용해도 무방하다.
도 1b를 참조하면, 본 발명의 바람직한 실시예에 의한 제1 반도체 소자의 단면도로서 상기 제1 반도체 소자(101) 역시 웨이퍼 혹은 반도체 칩이 될 수 있다. 그 구조 및 제조방법을 상세히 설명하면, 반도체 기판(100)의 표면이 패시베이션층(passivation layer, 110)에 의하여 모두 덮이고, 오직 본드패드(120)만 노출된 반도체 소자에 제1 절연막(160)을 증착한다. 그 후 상기 제1 절연막(160)을 패터닝하여 상기 본드패드(120) 영역을 노출시키고, 다시 제1 절연막(160) 위에 패드재배치 패턴(170)을 도전물질을 사용하여 형성한다. 이때 상기 패드재배치 패턴(170)은 내부에 불연속지점(172)이 존재하도록 형성한다. 상기 불연속지점(172)은 추후 상기 제2 반도체 소자(201)에 있는 범프(140)에 의하여 다시 연결되게 된다. 그리고 상기 불연속지점(172)을 포함하는 패드재배치 패턴(170) 위에 제2 절연막(150)을 다시 증착하고, 상기 불연속지점(172)이 형성된 패드재배치 패턴(170)의 일부를 노출시켜 범프패드를 형성하는 패터닝을 진행한다.
한편, 상기 제1 반도체 소자(101)는, 반도체 기판(100)의 밑면이 연마되어 그 두께가 100㎛ 이하로 얇아진 것이 적합하다. 계속해서 불연속지점(172)이 형성된 패드재배치 패턴(170)의 하부에서 반도체 기판(100)의 일부를 식각하여 상기 불연속지점(172)을 노출시키는 리세스 영역(180)을 형성한다. 상기 리세스 영역(180)은 본드패드의 외곽 가장자리, 혹은 웨이퍼의 스크라이브 레인(scribe lane) 등에 형성될 수 있다. 그리고 상기 리세스 영역(180)을 식각하는 방법은, 반응성 이온 식각(RIE: Reactive Ion Etching)과 같은 건식식각, 습식식각 및 레이저(LASER) 식각 등을 통해 수행할 수 있다.
이때, 상기 리세스 영역(180)이 형성되는 크기는 상기 패드재배치 패턴(170)에 있는 불연속지점(172)의 크기보다 더 크게 형성하는 것이 적합하다. 왜냐하면 후속공정에서 제1 및 제2 반도체 소자(101, 201)를 적층하여 칩 온 칩 반도체소자를 만들 때에 전기적 연결의 신뢰성을 높일 수 있기 때문이다. 또한 상기 리세스 영역(180)의 형태는 장방형, 원뿔형, 원기둥형 중에 하나의 형태인 것이 적합하며, 상기 리세스 영역(180)의 모양은 상기 제2 웨이퍼(201)에 있는 범프(140)를 플러깅(plugging)하였을 때, 자기 정렬(self alignment)될 수 있는 모양이면 여러 다른 형태로 변형이 가능하다.
한편, 상기 리세스 영역(180)에 의해 노출된 반도체 기판(100)의 측면은, 후속공정에서 제2 반도체 소자(201)의 범프(140)와의 절연을 위하여, 유전특성이 우수한 절연막을 스퍼터링 혹은 화화기상증착(CVD), 코팅(coating)등의 방법을 사용하여 선택적으로 형성할 수 있다.
도 1c를 참조하면, 상기 범프(140)가 형성된 제2 반도체 소자(201)를 웨이퍼 얼라인너(wafer aligner)의 하부에 위치시키고, 상부에서 불연속지점(172) 및 리세스 영역(180)이 형성된 제1 반도체 소자(101)를 정렬시킨다. 그 후 상기 제1 반도체 소자(101)의 리세스 영역(180)에 상기 제2 반도체 소자(201)의 범프(140)를 열압착(Eutectic) 방식으로 플러깅(plugging)시켜 제1 및 제2 반도체 소자(101, 201)가 상하 방향으로 적층된 칩 온 칩 반도체소자를 형성한다.
상기 리세스 영역(180)에 범프(140)가 플러깅(plugging) 됨에 따라, 상기 제1 반도체 소자(101)의 불연속지점(172)은 상기 제2 반도체 소자(201)의 범프(140)에 의하여 전기적 다시 연결된다.
도 1d를 참조하면, 상기 열압착 방식에 의하여 제1 반도체 소자(101)와 제2 반도체 소자(201)를 접합한 단면이다. 이때 제2 반도체 소자(201)에 부착된 범프(140)는 녹아 상기 제1 반도체 소자(101)에 마련된 리세스 영역을 모두 채우고, 녹은 범프(140) 재질의 일부가 상기 제1 반도체 소자(101)의 패드재배치 패턴(170)에 마련된 불연속지점(172)을 통과하여 확장되어 다른 범프패드(210)를 새로 형성한다. 이에 따라 제2 반도체 소자(201)의 범프(140)가 완전히 제1 반도체 소자(101)의 리세스 영역으로 삽입될 수 있다. 이에 따라 칩 온 칩 구조의 소자의 전체적인 높이가 낮아지고, 상하 반도체 소자(101, 201) 상호연결 과정에서 전기적으로 높은 신뢰성을 확보할 수 있게 된다. 또한, 범프(140)가 삽입되지 않고 돌출된 형태로 상하 반도체 소자를 연결하는 반도체 패키지와 비교할 때, 상호연결부에서 발생할 수 있는 기계적/물리적 손상을 줄일 수 있게 된다. 그리고 범프(140)와 반도체 기판(100)의 계면에서 열팽창계수 차이에 의하여 유발될 수 있는 솔더접합의 신뢰도(SJR: Solder Joint Reliability)를 개선할 수 있게 된다.
한편, 본 발명에서는 반도체 칩의 연결구조에서 범프의 높이만큼 칩 온 칩 구조의 반도체 소자의 두께를 줄일 수 있기 때문에, 상기 제1 및 제2 반도체 소자(101, 201)는 동일한 기능을 수행하는 경우, 하나의 반도체 패키지 내부에 더욱 많은 반도체 칩들이 적층된 반도체 칩 모듈을 만들 수 있다. 그리고 상기 제1 및 제2 반도체 소자(101, 201)가 다른 기능을 수행하는 경우에는, 보다 많은 반도체 칩들이 적층된 시스템 인 패키지(SIP: System In Package)를 구현하는 것이 가능한 장점이 있다.
도 2는 상기 도1의 1d에서 제2 웨이퍼의 범프와 제1 웨이퍼의 리세스 영역이 연결된 형태를 설명하기 위한 평면도이다.
도 2를 참조하면, 상기 도 1d에서 제1 반도체 소자(101)의 패드재배치 패턴(170)이 형성된 부분의 평면도로서, 불연속지점(172)이 형성된 패드재배치 패턴(170)은 제1 반도체 소자의 리세스 영역을 채우는 범프(140A)에 의하여 그 연결이 완전해지는 것을 확인할 수 있다. 상기 제1 반도체 소자 및 제2 반도체 소자의 상호연결부에서의 신뢰성 높은 전기적 연결을 위하여 도전재질의 더미패턴(174)을 선택적으로 추가하여 형성할 수 있으며, 필요하다면 패드재배치 패턴(170)의 두께를 약 10㎛ 정도 더 두껍게 형성할 수도 있다.
도 3a 및 도 3b는 상기 도1의 칩 온 칩형태의 반도체 소자가 인쇄회로기판에 장착되는 것을 설명하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 상기 도 1의 실시예에 의한 칩 온 칩 구조의 반도체 소자는 일반적인 반도체 패키지와 같이 인쇄회로기판(410) 위에 탑재될 수 있다. 이때, 상기 제2 반도체 소자(203)는, 범프패드 하부에 제1 반도체 소자(101)와 같이 리세스 영역(180)이 추가로 만들어진 것이 적합하다. 그리고 상기 인쇄회로기판(410) 연결패드(420) 위에는 상기 제2 반도체 소자(203)의 리세스 영역(180)에 자기정렬 방식으로 플러깅(plugging)될 수 있는 범프(430)가 부착되어 있는 것이 적합하다.
따라서 상기 인쇄회로기판(410) 위에 칩 온 칩 구조의 반도체 소자를 정렬하여 열압착 방식으로 탑재하면, 상기 인쇄회로기판(410)의 범프(430)는 녹아 상기 제2 반도체 소자(203)의 리세스 영역에 플러깅되어 인쇄회로기판(410)과 제2 반도 체 소자(203)의 전기적 연결이 가능하게 된다. 이때, 필요하다면 상기 제1 및 제2 반도체 소자(101, 203)를 밀봉하는 봉지수지를 추가로 형성할 수도 있으며, 상기 인쇄회로기판(410) 하부에 솔더볼과 같은 외부연결단자를 통상적인 방법으로 부착할 수도 있다.
도 4a 및 도 4b는 상기 도 1의 칩 온 칩형태의 반도체 소자 위에 추가로 제3 웨이퍼가 연결되는 것을 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 상술한 도 1의 실시예는 2개의 반도체 소자(101, 201)만이 적층된 칩 온 칩 구조의 반도체 소자이다. 그러나 이러한 구조는 3개 혹은 그 이상의 반도체 소자를 적층하는 구조로 변형이 가능하다.
상세히 설명하면, 제1 및 제2 반도체 소자(101, 201)가 상술한 도1의 실시예에 따라 적층된 구조에서, 상기 제1 반도체 소자(101)의 범프 패드(210) 위에 다른 범프(510)를 형성한다. 이어서 상술한 제1 반도체 소자(101)와 같이 패드재배치 패턴(170)에 불연속지점(172)이 형성되고, 상기 패드재배치 패턴(170) 하부에 리세스 영역(180)이 마련된 제3 반도체 소자(301)를 준비한다. 상기 제3 반도체 소자(301)의 구조 및 제조방법은 상술한 도1의 설명과 동일하기 때문에 중복을 피하여 설명을 생략한다.
이어서 상기 제3 반도체 소자(301)와 표면에 범프(510)가 추가로 형성된 제1 반도체 소자(101)를 정렬시킨 후, 열압착 방식으로 접합시킨다. 상기 접합에 의하여 제1 반도체 소자(101) 위에 형성된 범프(510)는 상기 제3 반도체 소자(301)의 리세스 영역(180)에 플러깅되면서, 상기 범프(510)가 녹아 리세스 영역(180)을 채 우면서, 제3 반도체 소자(301)의 패드재배치 패턴(170)에 마련된 불연속지점(172)의 전기적 연결을 완성하게 된다. 이와 동시에 상기 열압착에 의해 용해된 범프(510)의 일부는 상기 제3 반도체 소자(103)의 불연속지점(172) 위로 확장되어 새로운 범프패드(520)를 형성한다.
상술한 제3 반도체 소자(301)와 동일한 방식으로 상기 제3 반도체 소자(301) 위에 원하는 개수의 반도체 소자를 더 적층시켜 3개 이상의 반도체 소자가 적층된 칩 온 칩 구조의 반도체 소자를 제조할 수 있다.
도 5는 상기 도1의 실시예에 대한 변형예를 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 도1의 실시예의 경우, 제1 반도체 소자(101)와 제2 반도체 소자(201)의 접속 방향이 제2 반도체 소자(201)의 범프(140)와 제1 반도체 소자(101)의 리세스 영역(180)이 플러깅(plugging)되도록 진행하였다. 그러나, 이를 변형하여 제1 반도체 소자(101)와 제2 반도체 소자(201)의 접속을, 상기 제2 반도체 소자(201)의 범프(140)와, 상기 제1 반도체 소자(101)의 전면에 있는 패드재배치 패턴(170)의 불연속지점(172)이 서로 직접 맞닿도록 연결할 수도 있다.
따라서 열압착 방식으로 녹게 된 제2 반도체 소자(201)의 범프(140)는, 상기 제1 반도체 소자(101)의 전면에서 상기 불연속지점(172)의 전기적 연결을 달성하면서 반도체 기판(100)의 뒷면에 마련된 리세스 영역(180)을 채우게 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 의한 칩 온 칩 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 상기 도1의 1d에서 제2 웨이퍼의 범프와 제1 웨이퍼의 리세스 영역이 연결된 형태를 설명하기 위한 평면도이다.
도 3a 및 도 3b는 상기 도1의 칩 온 칩형태의 반도체 소자가 인쇄회로기판에 장착되는 것을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 상기 도 1의 칩 온 칩형태의 반도체 소자 위에 추가로 제3 웨이퍼가 연결되는 것을 설명하기 위한 단면도들이다.
도 5는 상기 도1의 실시예에 대한 변형예를 설명하기 위한 단면도이다.

Claims (20)

  1. 금속배선에 복수개의 불연속지점이 형성된 제1 웨이퍼를 준비하는 단계;
    표면에 상기 불연속지점에 대응하는 복수개의 범프가 형성된 제2 웨이퍼를 준비하는 단계; 및
    상기 제2 웨이퍼 위에 상기 제1 웨이퍼를 정렬하여 상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 불연속지점을 연결하는 단계를 구비하는 것을 특징으로 칩 온 칩(COC) 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 웨이퍼의 불연속지점은, 패드재배선용 금속배선에서 범프패드에 형성된 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 웨이퍼는, 상기 불연속지점이 형성된 패드재배선 하부에 리세스(recess) 영역이 추가로 형성된 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제2 웨이퍼 위에 상기 제1 웨이퍼를 정렬시키는 방법은,
    상기 제1 웨이퍼에 있는 리세스 영역에 상기 제2 웨이퍼의 범프가 삽입되도록 정렬하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 제2 웨이퍼 위에 상기 제1 웨이퍼를 정렬시키는 방법은,
    상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 상부의 불연속지점이 직접 맞닿도록 정렬시키는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제1 웨이퍼는, 웨이퍼 밑면이 연마된 것을 사용하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  7. 제3항에 있어서,
    상기 제1 웨이퍼의 리세스 영역 크기는, 상기 금속배선의 불연속지점의 크기보다 더 크게 형성된 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 및 제2 웨이퍼는 동일 기능을 수행하는 반도체 소자인 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 웨이퍼는 다른 기능을 수행하는 반도체 소자인 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제1 웨이퍼의 리세스를 형성하는 방법은,
    습식식각, 건식식각, 레이저 에칭 중에서 선택된 하나의 방법으로 형성하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 제1 웨이퍼에 있는 금속배선의 불연속지점은,
    인접하는 영역에 더미패턴이 추가로 형성된 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 제2 웨이퍼의 범프와 상기 제1 웨이퍼에 있는 금속배선의 불연속지점을 연결하는 방법은, 열압착(Eutectic) 본딩으로 연결하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 제2 웨이퍼의 범프의 크기는, 열압착으로 녹았을 때 상기 제1 반도체 칩의 리세스 영역을 채우고 일부가 상기 불연속지점이 있는 범프 패드 위로 확장될 수 있는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  14. 제1항에 있어서,
    상기 제1 웨이퍼의 리세스 영역은,
    정방형, 원뿔형, 원기둥형 중에서 선택된 하나의 모양인 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  15. 제1항에 있어서,
    상기 제2 웨이퍼의 범프는,
    범프 패드 위에 UBM(Under Bump Metal)층을 형성하는 단계;
    상기 UBM층 위에 시드층(seed layer)을 형성하는 단계; 및
    상기 시드층 위에 범프층을 형성하는 단계를 포함하여 형성된 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  16. 제1항에 있어서,
    상기 제2 웨이퍼는, 상기 범프가 부착된 범프패드 하부에 마련된 리세스 영역을 더 구비하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  17. 제1항에 있어서,
    상기 제1 웨이퍼의 리세스 영역과 제2 웨이퍼의 범프를 연결하는 단계 후에,
    상기 제1 웨이퍼의 불연속지점이 존재하는 범프패드 위에 범프를 형성하는 단계;
    금속배선에 불연속지점이 있는 범프패드가 있고 하부는 리세스 영역을 포함하는 제3 웨이퍼를 준비하는 단계; 및
    상기 제1 웨이퍼 위에 있는 범프와 상기 제3 웨이퍼에 있는 리세스를 연결하는 단계를 더 구비하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 제1 웨이퍼의 리세스 영역과 제2 웨이퍼의 범프를 연결하는 단계 후에,
    상기 제1 및 제2 웨이퍼를 절단하여 칩 온 칩형태의 반도체 소자를 분리하는 단계;
    표면에 상기 제2 웨이퍼의 리세스 영역과 대응하는 범프가 부착된 인쇄회로기판을 준비하는 단계; 및
    상기 칩 온 칩형태의 반도체 소자에 마련된 제2 웨이퍼의 리세스 영역에 상기 인쇄회로기판에 범프를 연결하는 단계를 구비하는 것을 특징으로 하는 칩 온 칩 반도체 소자의 제조방법.
  19. 금속배선에 복수개의 불연속지점이 형성된 제1 반도체 칩을 준비하는 단계;
    표면에 복수개의 범프가 형성된 제2 웨이퍼를 준비하는 단계; 및
    상기 제2 웨이퍼 위에 상기 제1 반도체 칩을 정렬하여 상기 제2 웨이퍼의 범프와 상기 제1 반도체 칩에 있는 금속배선의 불연속지점을 연결하는 단계를 구비하는 것을 특징으로 칩 온 칩(COC) 소자 제조방법.
  20. 금속배선에 복수개의 불연속지점이 형성된 제1 반도체 칩을 준비하는 단계;
    표면에 복수개의 범프가 형성된 제2 반도체 칩을 준비하는 단계; 및
    상기 제2 반도체 칩 위에 상기 제1 반도체 칩을 정렬하여 상기 제2 반도체 칩의 범프와 상기 제1 반도체 칩에 있는 금속배선의 불연속지점을 연결하는 단계를 구비하는 것을 특징으로 칩 온 칩(COC) 소자 제조방법.
KR1020070107817A 2007-10-25 2007-10-25 칩 온 칩 반도체 소자의 제조방법 KR101406223B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070107817A KR101406223B1 (ko) 2007-10-25 2007-10-25 칩 온 칩 반도체 소자의 제조방법
US12/285,923 US7851256B2 (en) 2007-10-25 2008-10-16 Method of manufacturing chip-on-chip semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070107817A KR101406223B1 (ko) 2007-10-25 2007-10-25 칩 온 칩 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090041988A true KR20090041988A (ko) 2009-04-29
KR101406223B1 KR101406223B1 (ko) 2014-06-30

Family

ID=40583352

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070107817A KR101406223B1 (ko) 2007-10-25 2007-10-25 칩 온 칩 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US7851256B2 (ko)
KR (1) KR101406223B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8865586B2 (en) * 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. UBM formation for integrated circuits
US9935072B2 (en) * 2015-11-04 2018-04-03 Sfa Semicon Co., Ltd. Semiconductor package and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
KR100280298B1 (ko) * 1995-11-17 2001-02-01 니시무로 타이죠 다층배선기판, 다층배선기판의 프리패브 소재, 다층배선기판의 제조방법, 전자부품, 전자부품 패키지 및 도전성 필러의 형성방법
US6156408A (en) * 1997-08-29 2000-12-05 Motorola, Inc. Device for reworkable direct chip attachment
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100306842B1 (ko) 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
US6622905B2 (en) * 2000-12-29 2003-09-23 Intel Corporation Design and assembly methodology for reducing bridging in bonding electronic components to pads connected to vias
KR100388211B1 (ko) 2001-06-29 2003-06-19 주식회사 하이닉스반도체 멀티 칩 패키지
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US8586413B2 (en) * 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
KR100886706B1 (ko) * 2006-12-29 2009-03-04 주식회사 하이닉스반도체 적층 패키지 및 그의 제조 방법
JP2008258522A (ja) * 2007-04-09 2008-10-23 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20090111217A1 (en) 2009-04-30
KR101406223B1 (ko) 2014-06-30
US7851256B2 (en) 2010-12-14

Similar Documents

Publication Publication Date Title
KR102131759B1 (ko) 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
US9685400B2 (en) Semiconductor package and method of forming the same
US8786070B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US6413798B2 (en) Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US8174105B2 (en) Stacked semiconductor package having discrete components
KR100511728B1 (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
JP4413452B2 (ja) 半導体装置およびその製造方法
CN109300837B (zh) 薄型3d扇出封装结构及晶圆级封装方法
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
US20080173999A1 (en) Stack package and method of manufacturing the same
US11955449B2 (en) Stacked semiconductor package
JP2009033153A (ja) 半導体素子パッケージ用の相互接続構造およびその方法
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
KR101227078B1 (ko) 반도체 패키지 및 그 형성방법
CN115295507A (zh) 集成电路器件和其形成方法
US7215025B1 (en) Wafer scale semiconductor structure
CN110634848A (zh) 一种多芯片堆叠封装结构及其制作方法
KR101406223B1 (ko) 칩 온 칩 반도체 소자의 제조방법
JP2004146728A (ja) 半導体装置とその製造方法
KR101013548B1 (ko) 스택 패키지
KR101761502B1 (ko) 반도체 디바이스 및 그 제조 방법
JP4728079B2 (ja) 半導体装置用基板および半導体装置
KR20230063426A (ko) 반도체 패키지 및 그 제조방법
KR20210125864A (ko) 매립된 솔더의 접합 구조를 구비하는 반도체 패키지
JP4593835B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 6