CN115568096A - 半导体封装 - Google Patents

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conductive
semiconductor device
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conductive plate
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金珉呈
金东奎
金钟润
李锡贤
张在权
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装包括基板、以及提供在基板上的第一半导体器件和第二半导体器件。基板包括：第一电介质层和提供在第一电介质层上的第二电介质层；多条信号线，提供在第一电介质层和第二电介质层之间并将第一半导体器件连接到第二半导体器件；以及提供在第二电介质层上的导电焊盘和导电板。导电焊盘与第一半导体器件或第二半导体器件重叠。导电板与信号线重叠。

Description

半导体封装
技术领域
本公开提供半导体封装，更具体地，提供包括外部导电板的半导体封装。
背景技术
提供半导体封装来实现适合在电子产品中使用的集成电路芯片。半导体封装典型地被配置为使得半导体管芯被安装在印刷电路板(PCB)上并且接合引线或凸块被用于将半导体管芯电连接到印刷电路板。随着电子工业的发展，已经进行了许多研究来提高半导体封装的可靠性和耐用性。
发明内容
一个或更多个示例实施方式提供具有提高的可靠性的半导体封装。
本公开的方面不限于以上内容，本领域技术人员将从以下描述清楚地理解上面没有提到的其它方面。
根据一示例实施方式的一方面，提供一种半导体封装，其包括基板、以及提供在基板上的第一半导体器件和第二半导体器件，其中基板包括：第一电介质层和提供在第一电介质层上的第二电介质层；提供在第一电介质层和第二电介质层之间的多条信号线，所述多条信号线将第一半导体器件连接到第二半导体器件；以及提供在第二电介质层上的导电焊盘和导电板，其中导电焊盘与第一半导体器件或第二半导体器件重叠，以及其中导电板与所述多条信号线重叠。
根据一示例实施方式的一方面，提供一种半导体封装，其包括基板、提供在基板上的第一半导体器件和第二半导体器件、将基板连接到第一半导体器件的第一连接构件、以及将基板连接到第二半导体器件的第二连接构件，其中基板包括：依次堆叠的第一电介质层、第二电介质层和第三电介质层；提供在第一电介质层和第二电介质层之间的第一再分布图案；提供在第二电介质层和第三电介质层之间的多条信号线，所述多条信号线将第一半导体器件连接到第二半导体器件；接触第三电介质层的顶表面的导电板；接触第三电介质层的顶表面和第一连接构件的第一导电焊盘；以及接触第三电介质层的顶表面和第二连接构件的第二导电焊盘，其中第一导电焊盘和第二导电焊盘中的至少一个的顶表面高于导电板的顶表面，以及其中导电板与第一导电焊盘间隔开第一距离，第一距离在约5μm至约50μm的范围内。
根据一示例实施方式的一方面，提供一种半导体封装，其包括基板、以及提供在基板上的第一半导体器件和第二半导体器件，其中基板包括：依次堆叠的多个电介质层；提供在所述多个电介质层之间的多条信号线，所述多条信号线将第一半导体器件连接到第二半导体器件；以及提供在堆叠的所述多个电介质层中的最上面的电介质层上的导电焊盘和导电板，其中导电焊盘与第一半导体器件或第二半导体器件重叠，以及其中导电板包括暴露最上面的电介质层的顶表面并与所述多条信号线中的对应的信号线重叠的至少一个孔。
根据一示例实施方式的一方面，提供一种半导体封装，其包括基板、以及提供在基板上的第一半导体器件和第二半导体器件，其中基板包括：第一电介质层和提供在第一电介质层上的第二电介质层；提供在第一电介质层和第二电介质层之间的多条信号线，所述多条信号线将第一半导体器件连接到第二半导体器件；以及提供在第二电介质层上的导电焊盘和导电板，其中导电焊盘连接到第一半导体器件或第二半导体器件，其中导电板的底表面具有不整齐的结构，以及其中导电板不连接到第一半导体器件和第二半导体器件。
根据一示例实施方式的一方面，提供一种半导体封装，其包括基板、以及提供在基板上的第一半导体器件和第二半导体器件，其中基板包括：第一电介质层和提供在第一电介质层上的第二电介质层；提供在第一电介质层和第二电介质层之间的多条信号线，所述多条信号线将第一半导体器件连接到第二半导体器件；以及提供在第二电介质层上的导电焊盘和导电板，其中导电焊盘包括中央部分、边缘部分、以及在中央部分和边缘部分之间的连接部分，连接部分将中央部分连接到边缘部分，其中中央部分具有从导电焊盘的顶表面到导电焊盘的底表面的第一厚度，其中边缘部分具有从导电焊盘的顶表面到导电焊盘的底表面的第二厚度，其中连接部分具有从导电焊盘的顶表面到导电焊盘的底表面的第三厚度，以及其中第二厚度大于第三厚度并小于第一厚度。
附图说明
图1A示出显示根据一些示例实施方式的半导体封装的平面图。
图1B示出显示图1A的部分P1的放大图。
图2A示出沿着图1A的线A-A'截取的截面图。
图2B和图2C示出与图2A的部分P2对应的放大图。
图3A和图3B示出显示根据一些示例实施方式的外部导电板的透视图。
图4A和图4B示出显示根据一些示例实施方式的导电焊盘的透视图。
图5A至图5H示出显示制造图1A至图2C的半导体封装的方法的截面图。
图6A至图6C示出与图1A的部分P1对应的放大图。
图7示出显示根据一些示例实施方式的半导体封装的平面图。
图8示出显示根据一些示例实施方式的半导体封装的平面图。
图9示出沿着图8的线A-A'截取的截面图。
图10示出显示根据一些示例实施方式的半导体封装的平面图。
图11示出显示根据一些实施方式的半导体封装的截面图。
图12示出显示根据一些实施方式的半导体封装的截面图。
具体实施方式
现在将参照附图详细描述本公开的一些示例实施方式，以帮助清楚地说明本公开。在本说明书中，诸如“第一”和“第二”的术语可以用于简单地将相同或相似的部件彼此区别开，并且此类术语的次序可以根据提及的顺序而改变。
图1A示出显示根据本公开的一些示例实施方式的半导体封装的平面图。图1B示出显示图1A的部分P1的放大图。图2A示出沿着图1A的线A-A'截取的截面图。图2B和图2C示出与图2A的部分P2对应的放大图。
参照图1A、图1B和图2A至图2C，根据一实施方式的半导体封装1000可以被配置为使得第一半导体器件CH1和第二半导体器件CH2被安装在第一再分布基板RD1上。第二半导体器件CH2和第一半导体器件CH1可以在第一方向X1上彼此并排设置。第二半导体器件CH2可以在第二方向X2上彼此间隔开。器件模层MDT可以覆盖第一半导体器件CH1、第二半导体器件CH2和第一再分布基板RD1。
第一再分布基板RD1可以包括依次堆叠的第一电介质层IL1至第五电介质层IL5。第一电介质层IL1至第五电介质层IL5可以每个包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或其中热固性或热塑性树脂浸渍有诸如玻璃纤维和/或无机填料的增强物的树脂，该浸渍的树脂包括预浸料、耐火材料-4(FR4)、可光固化树脂和/或可光成像电介质(PID)，但本公开不特别限于此。第五电介质层IL5可以被称为最上面的电介质层。第一电介质层IL1可以具有设置在其中的下凸块(under-bump)UBM。下凸块UBM可以每个包括导电材料，诸如钛、铜、锡、铅、银、铝、金或镍。外部连接端子OSB可以设置在下凸块UBM上并接合到下凸块UBM。外部连接端子OSB可以包括焊料球、导电凸块和导电柱中的一种或更多种。外部连接端子OSB可以每个包括锡、铅、银、铜、铝、金和镍中的一种或更多种。
第一再分布图案RP1和第一内部接地图案IGP1可以设置在第一电介质层IL1和第二电介质层IL2之间。第二再分布图案RP2可以设置在第二电介质层IL2和第三电介质层IL3之间。第三再分布图案RP3和第二内部接地图案IGP2可以设置在第三电介质层IL3和第四电介质层IL4之间。第四再分布图案RP4可以设置在第四电介质层IL4和第五电介质层IL5之间。第四再分布图案RP4中的一些可以是将第一半导体器件CH1连接到第二半导体器件CH2的信号线SL。第一电介质层IL1至第四电介质层IL4可以每个在其中提供有通路图案VP。通路图案VP可以每个具有倾斜的侧壁。包括信号线SL的第四再分布图案RP4可以被第五电介质层IL5覆盖。
第一再分布图案RP1至第四再分布图案RP4以及第一内部接地图案IGP1和第二内部接地图案IGP2可以每个包括导电材料，例如金属，诸如钛、铜、锡、铅、银、铝、金或镍。
导电焊盘PA和外部导电板OGP可以设置在第五电介质层IL5上。导电焊盘PA和外部导电板OGP可以包括导电材料，例如金属，诸如钛、铜、锡、铅、银、铝、金或镍。导电焊盘PA中的一些可以穿透第五电介质层IL5以接触信号线SL，导电焊盘PA中的另外的导电焊盘可以穿透第五电介质层IL5以接触第四再分布图案RP4中除了信号线SL以外的别的第四再分布图案。导电焊盘PA可以包括与第一半导体器件CH1重叠的第一导电焊盘PA(1)以及与第二半导体器件CH2重叠的第二导电焊盘PA(2)。导电焊盘PA可以电连接到第一半导体器件CH1和第二半导体器件CH2。外部导电板OGP可以既不电连接到第一半导体器件CH1也不电连接到第二半导体器件CH2。外部导电板OGP可以具有比导电焊盘PA的平面面积大的平面面积。在第一方向X1或第二方向X2上，外部导电板OGP可以具有比导电焊盘PA的宽度大的宽度。
参照图2A和图2B，第一再分布图案RP1至第四再分布图案RP4可以具有被阻挡层BM1覆盖的侧壁和底表面。第一内部接地图案IGP1和第二内部接地图案IGP2可以具有被第一阻挡层BM1覆盖的侧壁和底表面。通路图案VP可以具有被第一阻挡层BM1覆盖的侧壁和底表面。第一阻挡层BM1可以包括例如钛、钽和钛氮化物中的一种或更多种。第一再分布图案RP1至第四再分布图案RP4、第一内部接地图案IGP1和第二内部接地图案IGP2以及通路图案VP可以包括相同的金属，例如铜。
参照图2C，每个通路图案VP可以与第一再分布图案RP1至第四再分布图案RP4以及第一内部接地图案IGP1和第二内部接地图案IGP2当中接下来叠加在上方的一个一体地连接成单个整体件。在这种情况下，第一阻挡层BM1可以不插置在通路图案VP与第一再分布图案RP1至第四再分布图案RP4中的对应一个之间或在通路图案VP与第一和第二内部接地图案IGP1和IGP2中的对应一个之间。此外，如图2C所示，第一阻挡层BM1可以既不覆盖第一再分布图案RP1至第四再分布图案RP4的侧壁，也不覆盖第一内部接地图案IGP1和第二内部接地图案IGP2的侧壁。
当在平面中观看时，如图1B所示，第一再分布图案RP1至第四再分布图案RP4中的一些可以包括相应的线部分LP和设置在线部分LP的至少一端的焊盘部分PP。当在平面中观看时，信号线SL的线部分LP可以在第一方向X1上延伸，并且可以在第二方向X2上彼此间隔开。信号线SL的线部分LP可以彼此平行。PHY(物理层)区域PYR可以被定义为指示信号线SL聚集在一起的区域。外部导电板OGP可以与PHY区域PYR重叠。
信号线SL的焊盘部分PP中的一些可以与在第一半导体器件CH1下方的第一导电焊盘PA(1)重叠，信号线SL的焊盘部分PP中的另外的焊盘部分可以与在第二半导体器件CH2下方的第二导电焊盘PA(2)重叠。在图1B中，为了附图的简洁和清楚，信号线SL的一些焊盘部分PP被省略。信号线SL的线部分LP可以与如例如图2A所示的在第一半导体器件CH1和第二半导体器件CH2之间的空间SPC重叠。
当在平面中观看时，第一内部接地图案IGP1可以彼此连接以构成网络形状，接地电压可以被施加到第一内部接地图案IGP1。当在平面中观看时，第二内部接地图案IGP2也可以彼此连接以构成网络形状，接地电压可以被施加到第二内部接地图案IGP2。
第一半导体器件CH1可以包括第一芯片基板PS1、设置在第一芯片基板PS1上的第一半导体管芯DE1、插置在第一芯片基板PS1和第一半导体管芯DE1之间的第一粘合层AD1、覆盖第一芯片基板PS1和第一半导体管芯DE1的第一芯片模层MD1、以及将第一芯片基板PS1连接到第一半导体管芯DE1的第一引线WR1。
第二半导体器件CH2可以包括第二芯片基板PS2、堆叠在第二芯片基板PS2上的第二半导体管芯DE2、以及覆盖第二芯片基板PS2和第二半导体管芯DE2的第二芯片模层MD2。第二半导体管芯DE2中的一个或更多个可以包括贯穿通路TSV。贯穿通路TSV可以包括金属，诸如铜或钨。第二半导体管芯DE2可以通过第一内部连接构件ISB1电连接到第二芯片基板PS2。
第一半导体器件CH1和第二半导体器件CH2可以通过第二内部连接构件ISB2电连接到导电焊盘PA。第一内部连接构件ISB1和第二内部连接构件ISB2可以每个包括焊料球、导电凸块和导电柱中的一种或更多种。第一内部连接构件ISB1和第二内部连接构件ISB2可以每个包括导电材料，例如锡、铅、银、铜、铝、金和镍中的一种或更多种。
第一半导体器件CH1可以是例如微机电系统(MEMS)芯片、专用集成电路(ASIC)芯片或中央处理单元(CPU)芯片。在这种情况下，第一半导体管芯DE1可以包括逻辑电路。
第二半导体器件CH2可以是例如高带宽存储器(HBM)芯片或混合存储器立方体(HMC)芯片。在这种情况下，第二半导体管芯DE2可以包括存储器电路。第二半导体管芯DE2可以包括选自NAND、垂直NAND(VNAND)、DRAM、SRAM、EEPROM、PRAM、MRAM和ReRAM的一种或更多种存储器单元。
返回参照图2B和图2C，第五电介质层IL5可以在其顶表面上具有不整齐的结构(例如，凹凸结构)。例如，第五电介质层IL5可以包括电介质突起ILP1和ILP2，并且还可以包括在电介质突起ILP1和ILP2之间的凹入区域RC。电介质突起ILP1和ILP2可以包括与外部导电板OGP重叠的第一电介质突起ILP1以及与导电焊盘PA重叠的第二电介质突起ILP2。当在平面中观看时，第一电介质突起ILP1可以具有在第二方向X2上延伸的线形形状，或者可以具有沿第一方向X1和第二方向X2二维排列的网络形状或被隔离的形状。当在平面中观看时，第二电介质突起ILP2可以具有环形形状。
当在平面中观看时，如图1B所示，重叠第一半导体器件CH1的第一导电焊盘PA(1)可以与重叠第二半导体器件CH2的第二导电焊盘PA(2)以第一间隔DS1在第一方向X1上间隔开。外部导电板OGP可以在第一方向X1上具有第一宽度W1。在一实施方式中，第一宽度W1可以大于第一间隔DS1。外部导电板OGP可以与信号线SL重叠。接地电压可以被施加到外部导电板OGP。外部导电板OGP可以暴露于第一半导体器件CH1和第二半导体器件CH2之间的空间SPC。
如图1A所示，两个外部导电板OGP可以被提供为在第二方向X2上彼此间隔开。外部导电板OGP可以对应地与相应的第二半导体器件CH2重叠。
外部导电板OGP可以在其底表面BS上具有不整齐的结构。外部导电板OGP的底表面BS可以被籽晶层SD覆盖。外部导电板OGP和籽晶层SD可以包括相同的金属，例如铜。在外部导电板OGP和籽晶层SD之间可以不提供界面，并且外部导电板OGP和籽晶层SD可以一体地连接以表现为单个导电图案(例如，外部导电板OGP)。
第二阻挡层BM2可以插置在第一电介质突起ILP1的顶表面和籽晶层SD之间或在第一电介质突起ILP1的顶表面和外部导电板OGP之间。第三阻挡层BM3和润湿层WT可以依次堆叠在外部导电板OGP的顶表面US上。
第三阻挡层BM3可以包括例如镍，并且可以用于防止铜的扩散。润湿层WT可以包括例如金，并且可以用于增大第二内部连接构件ISB2的焊料层和第三阻挡层BM3之间的粘合力。
外部导电板OGP可以包括交替地重复并一体地连接成单个整体件的第一部分10a和第二部分10b。第二部分10b可以比第一部分10a朝第五电介质层IL5突出更多。第二部分10b可以被称为导电突起或接地突起。第一部分10a可以被称为凹陷或接地凹陷。第二部分10b可以设置在第五电介质层IL5的凹入区域RC中，第一部分10a可以设置在第五电介质层IL5的第一电介质突起ILP1上。第二部分10b可以共形地配合到第一电介质突起ILP1。
图3A和图3B示出显示根据一些示例实施方式的外部导电板OGP的透视图。图3A和图3B绘出图2B和图2C所示的外部导电板OGP的翻转状态。如图3A所示，当在平面中观看时，第二部分10b可以具有线形形状，该线形形状在第二方向X2上延伸并在第一方向X1上彼此间隔开。或者，如图3B所示，当在平面中观看时，第二部分10b可以具有岛形状，该岛形状沿第一方向X1和第二方向X2二维排列并彼此间隔开。
在第一电介质突起ILP1上，第一部分10a可以具有第一厚度T1。或者，在第一电介质突起ILP1上，第一厚度T1可以对应于第一部分10a的厚度和籽晶层SD的厚度之和。作为另一示例，在第一电介质突起ILP1上，第一厚度T1可以对应于第二阻挡层BM2和第三阻挡层BM3之间的间隔。
在凹入区域RC上，第二部分10b可以具有第二厚度T2。或者，在凹入区域RC上，第二厚度T2可以对应于第二部分10b的厚度和籽晶层SD的厚度之和。或者，在凹入区域RC上，第二厚度T2可以对应于第五电介质层IL5和第三阻挡层BM3之间的间隔。第二厚度T2可以大于第一厚度T1。第二厚度T2可以是外部导电板OGP的最大厚度。
外部导电板OGP可以围绕导电焊盘PA中的一些的每个。外部导电板OGP可以包括导电焊盘PA插入其中的多个第一孔H1。第一孔H1可以具有与导电焊盘PA以第二距离DS2间隔开的内侧壁。第二距离DS2可以是在例如从约5μm至约50μm的范围内的值。第一孔H1可以暴露导电焊盘PA侧部的第五电介质层IL5的顶表面。
图4A和图4B示出显示根据一些示例实施方式的导电焊盘PA的透视图。图4A绘出从其顶表面PA_U看到的导电焊盘PA，图4B绘出图4A的导电焊盘PA的翻转状态。
参照图1B、图2B、图2C、图4A和图4B，导电焊盘PA可以具有平坦的顶表面PA_U和弯曲的底表面PA_B。导电焊盘PA可以包括中央部分CTP、边缘部分EP以及将中央部分CTP连接到边缘部分EP的连接部分CNP。中央部分CTP、边缘部分EP和连接部分CNP可以一体地连接成单个整体件。导电焊盘PA的底表面PA_B可以被籽晶层SD覆盖。第五电介质层IL5可以具有形成为暴露信号线SL的焊盘孔PH1。导电焊盘PA的中央部分CTP可以插入焊盘孔PH1中。第二电介质突起ILP2可以位于焊盘孔PH1的彼此相反侧(例如，围绕焊盘孔PH1)。连接部分CNP可以位于第二电介质突起ILP2上。第二阻挡层BM2可以位于焊盘孔PH1的内侧壁、信号线SL的顶表面和第二电介质突起ILP2的顶表面上。第三阻挡层BM3和润湿层WT可以依次堆叠在导电焊盘PA的顶表面PA_U上。
当在平面中观看时，中央部分CTP可以具有圆形形状。中央部分CTP可以具有倾斜的侧壁。当在平面中观看时，连接部分CNP和边缘部分EP可以每个具有围绕中央部分CTP的环形形状。导电焊盘PA的中央部分CTP可以穿透第五电介质层IL5并且可以与信号线SL电连接。边缘部分EP可以覆盖第二电介质突起ILP2的侧壁。
导电焊盘PA的中央部分CTP可以具有第三厚度T3。或者，第三厚度T3可以对应于中央部分CTP的厚度和籽晶层SD的厚度之和。导电焊盘PA的连接部分CNP可以具有第四厚度T4。或者，第四厚度T4可以对应于连接部分CNP的厚度和籽晶层SD的厚度之和。导电焊盘PA的边缘部分EP可以具有第五厚度T5。或者，第五厚度T5可以对应于边缘部分EP的厚度和籽晶层SD的厚度之和。第五厚度T5可以大于第四厚度T4并小于第三厚度T3。第三厚度T3可以是导电焊盘PA的最大厚度。导电焊盘PA的最大厚度可以大于外部导电板OGP的最大厚度。
导电焊盘PA的边缘部分EP的第五厚度T5可以大于外部导电板OGP的第二部分10b的第二厚度T2。导电焊盘PA的连接部分CNP的第四厚度T4可以大于外部导电板OGP的第一部分10a的第一厚度T1。导电焊盘PA的边缘部分EP的底表面可以位于与外部导电板OGP的第二部分10b的底表面BS的高度(水平)相同的高度(水平)处。导电焊盘PA的顶表面PA_U可以位于比外部导电板OGP的顶表面US的高度HT2高的高度HT1处。
器件模层MDT可以覆盖导电焊盘PA和外部导电板OGP。器件模层MDT可以包括电介质树脂，例如环氧模塑料(EMC)。器件模层MDT可以进一步包括填料，并且填料可以分散在电介质树脂中。
底部填充层可以插置在第一再分布基板RD1与第一和第二半导体器件CH1和CH2之间。在这种情况下，底部填充层可以覆盖导电焊盘PA和外部导电板OGP。底部填充层可以包括环氧树脂。底部填充层可以进一步包括无机或有机填料。
尽管未示出，但外部导电板OGP的一部分可以穿透第五电介质层IL5并且可以接触第四再分布图案RP4之一。根据一些示例实施方式的半导体封装1000可以被配置为使得外部导电板OGP可以设置在信号线SL上。接地电压可以被施加到外部导电板OGP。因此，外部导电板OGP可以用作用于信号线SL的电屏蔽。因此，可以防止经过信号线SL的电信号的速度降低或噪声。
此外，因为存在其中外部导电板OGP的底表面BS共形地配合到第五电介质层IL5的顶表面的不整齐的结构，所以外部导电板OGP和第五电介质层IL5之间的粘合力可以增大。因此，可以防止外部导电板OGP从第五电介质层IL5的顶表面剥离。总之，半导体封装1000可以在可靠性方面提高。
此外，因为导电焊盘PA在其底表面PA_B上也具有不整齐的结构，所以导电焊盘PA和第五电介质层IL5之间的粘合力可以增大。因此，可以防止导电焊盘PA从第五电介质层IL5的顶表面剥离。总之，半导体封装1000可以在可靠性方面提高。
图5A至图5H示出显示制造图1A至图2C的半导体封装的方法的截面图。
参照图2A和图5A，可以在载体基板CRB上形成牺牲层SAL。载体基板CRB可以是例如透明玻璃基板。牺牲层SAL可以包括相对于载体基板CRB并且也相对于下面将讨论的下凸块UBM和第一电介质层IL1具有蚀刻选择性的材料，或者可以包括热分解或光分解的材料。例如，牺牲层SAL可以包括钛、可热降解的环氧树脂或可光降解的环氧树脂。
可以在牺牲层SAL上形成下凸块UBM。可以形成第一电介质层IL1以覆盖下凸块UBM和牺牲层SAL。可以形成通路图案VP以穿透第一电介质层IL1。可以在第一电介质层IL1上形成第一再分布图案RP1和第一内部接地图案IGP1。可以形成第二电介质层IL2以覆盖第一再分布图案RP1和第一内部接地图案IGP1。可以形成通路图案VP以穿透第二电介质层IL2。可以在第二电介质层IL2上形成第二再分布图案RP2。可以形成第三电介质层IL3以覆盖第二再分布图案RP2。可以形成通路图案VP以穿透第三电介质层IL3。可以在第三电介质层IL3上形成第三再分布图案RP3和第二内部接地图案IGP2。可以形成第四电介质层IL4以覆盖第三再分布图案RP3和第二内部接地图案IGP2。可以形成通路图案VP以穿透第四电介质层IL4。可以在第四电介质层IL4上形成包括信号线SL的第四再分布图案RP4(见例如图2A)。可以形成第五电介质层IL5以覆盖包括信号线SL的第四再分布图案RP4。第五电介质层IL5可以由例如可光成像电介质(PID)形成。可以在第五电介质层IL5中形成焊盘孔PH1，其暴露包括信号线SL的第四再分布图案RP4。第五电介质层IL5可以通过涂覆工艺和固化工艺来形成。焊盘孔PH1可以通过对第五电介质层IL5执行的曝光工艺和显影工艺来形成。可以形成如图2B或图2C所示的第一阻挡层BM1。为了附图的简洁，图5A至图5H中没有示出第一阻挡层BM1。
参照图5B，可以在第五电介质层IL5的整个表面上共形地形成硬掩模层HM。硬掩模层HM可以包括例如钛。可以在硬掩模层HM上形成第一掩模图案MK1。第一掩模图案MK1中的一些可以填充焊盘孔PH1。第一掩模图案MK1可以是例如光致抗蚀剂图案。
参照图5C，可以使用第一掩模图案MK1作为蚀刻掩模来蚀刻硬掩模层HM，从而可以形成第二阻挡层BM2并且可以暴露第五电介质层IL5的顶表面的一些部分。可以去除第一掩模图案MK1。可以使用第二阻挡层BM2作为蚀刻掩模来蚀刻第五电介质层IL5，以在第二阻挡层BM2的侧部形成凹入区域RC。此外，可以在第二阻挡层BM2下方形成第一电介质突起ILP1和第二电介质突起ILP2。
参照图5D，可以在第五电介质层IL5的整个表面上共形地形成籽晶层SD。
参照图5E，可以在籽晶层SD上形成第二掩模图案MK2。第二掩模图案MK2可以限定其中将形成导电焊盘PA和外部导电板OGP的区域。第二掩模图案MK2可以由例如光致抗蚀剂图案形成。
参照图5F，可以执行镀覆工艺以在籽晶层SD的由第二掩模图案MK2限定的区域上形成导电焊盘PA和外部导电板OGP。在此步骤中，用于形成外部导电板OGP的区域可以比用于形成导电焊盘PA的区域相对更宽，因此负载效应或几何效应可以迫使镀层具有厚度差。因此，如图2B所示，第五厚度T5可以大于第二厚度T2。该厚度差可以导致外部导电板OGP的顶表面的高度HT2和导电焊盘PA的顶表面的高度HT1的差异。例如，导电焊盘PA的顶表面PA_U的高度HT1可以高于外部导电板OGP的顶表面US的高度HT2(见图2B)。可以执行镀覆工艺以在导电焊盘PA和外部导电板OGP上形成第三阻挡层BM3和润湿层WT。
参照图5G，可以去除第二掩模图案MK2以暴露导电焊盘PA和外部导电板OGP之间的籽晶层SD的顶表面。
参照图5H，可以去除暴露于导电焊盘PA和外部导电板OGP之间的籽晶层SD，并且可以暴露第五电介质层IL5的顶表面。因此，可以形成图1A至图2C的第一再分布基板RD1。可以使用第二内部连接构件ISB2，使得第一半导体器件CH1和第二半导体器件CH2可以接合到导电焊盘PA。在此步骤中，因为导电焊盘PA的顶表面PA_U的高度HT1高于外部导电板OGP的顶表面US的高度HT2，所以可以产生台阶差，因此第二内部连接构件ISB2可以难以粘合到外部导电板OGP。因此，可以防止外部导电板OGP和导电焊盘PA之间的电短路。随后，可以形成器件模层MDT。可以去除牺牲层SAL和载体基板CRB，然后可以将外部连接端子OSB接合到下凸块UBM。
图6A至图6C示出与图1A的部分P1对应的放大图。
参照图6A，除了第一孔H1之外，外部导电板OGP可以进一步包括多个第二孔H2。第二孔H2可以沿第一方向X1和第二方向X2二维排列。导电焊盘PA可以对应地设置在相应的第一孔H1中。导电焊盘PA可以不设置在第二孔H2中。第二孔H2可以与信号线SL重叠。第二孔H2可以部分地暴露第五电介质层IL5的顶表面。由于在将第一半导体器件CH1和第二半导体器件CH2安装于第一再分布基板RD1上的工艺中施加的热，第一电介质层IL1至第五电介质层IL5可以产生气体。在此步骤中，第二孔H2可以引起气体的除气。因此，可以解决诸如外部导电板OGP的剥离的问题，并提高半导体封装的可靠性。
参照图6B，根据一实施方式的外部导电板OGP可以不包括第一孔H1。外部导电板OGP可以在第一方向X1上具有第一宽度W1。在一实施方式中，第一导电焊盘PA(1)和第二导电焊盘PA(2)之间的第一间隔DS1可以大于第一宽度W1。其它配置可以与参照图1B讨论的那些配置相同或相似。
参照图6C，根据一实施方式的外部导电板OGP可以在具有图6B所示的形状的同时，包括图6A的第二孔H2。其它配置可以与参照图6A和图6B讨论的那些配置相同或相似。
图7示出显示根据一些示例实施方式的半导体封装的平面图。
参照图7，根据一实施方式的半导体封装1001可以被配置为使得外部导电板OGP可以具有当图1A的两个外部导电板OGP彼此合并时获得的形状。例如，一个外部导电板OGP可以同时与第一半导体器件CH1和多个第二半导体器件CH2重叠。其它配置可以与上面参照图1A讨论的那些配置相同或相似。
图8示出显示根据一些示例实施方式的半导体封装的平面图。图9示出沿着图8的线A-A'截取的截面图。
参照图8和图9，根据一实施方式的半导体封装1002可以被配置为使得外部导电板OGP可以成形得像单个平板并且可以覆盖第五电介质层IL5的几乎整个顶表面。外部导电板OGP可以整体地在其底表面上具有不整齐的结构。接地电压可以被施加到外部导电板OGP。外部导电板OGP可以用作电屏蔽，以降低第一再分布基板RD1与第一和第二半导体器件CH1和CH2之间的电信号的噪声。其它配置可以与参照图1A至图4B讨论的那些配置相同或相似。
图10示出显示根据一些示例实施方式的半导体封装的平面图。
参照图10，根据一实施方式的半导体封装1003可以包括彼此间隔开的多个外部导电板OGP。外部导电板OGP可以包括在顺时针方向上排列的第一外部导电板OGP1至第六外部导电板OGP6。接地电压可以被施加到第一外部导电板OGP1至第六外部导电板OGP6中的至少一个，电源电压可以被施加到第一外部导电板OGP1至第六外部导电板OGP6中的至少另一个，访问/命令信号可以被施加到第一外部导电板OGP1至第六外部导电板OGP6中的其余外部导电板。例如，接地电压可以被施加到与信号线SL重叠的第三外部导电板OGP3和第四外部导电板OGP4。电源电压可以被施加到第一外部导电板OGP1、第二外部导电板OGP2、第五外部导电板OGP5和第六外部导电板OGP6中的一个或更多个。访问/命令信号可以被施加到第一外部导电板OGP1、第二外部导电板OGP2、第五外部导电板OGP5和第六外部导电板OGP6中的另外的一个或更多个。其它配置可以与参照图1A至图4B讨论的那些配置相同或相似。
图11示出显示根据一些实施方式的半导体封装的截面图。
参照图11，根据一实施方式的半导体封装1004可以被配置为使得第三内部连接构件ISB3可用于将第一再分布基板RD1以倒装芯片方式安装在第一封装基板100上。第一封装基板100可以是例如双面或多层印刷电路板。或者，第一封装基板100可以是另一再分布基板。在一实施方式中，第一再分布基板RD1可以被称为中介层(interposer)基板。外部连接端子OSB可以接合到第一封装基板100。第一半导体器件CH1和第二半导体器件CH2可以以倒装芯片方式安装在第一封装基板100上。第一再分布基板RD1以及第一半导体器件CH1和第二半导体器件CH2的描述可以与参照图1A至图4B讨论的描述相同或相似。热辐射构件HS可以覆盖第一再分布基板RD1、第一半导体器件CH1和第二半导体器件CH2、以及第一封装基板100。
热界面材料层TIM可以插置在热辐射构件HS与第一和第二半导体器件CH1和CH2之间。热界面材料层TIM可以包括油脂或热固性树脂层。热界面材料层TIM可以进一步包括分散在热固性树脂层中的填料颗粒。填料颗粒可以包括热导率高的石墨烯粉末或金属粉末。或者，填料颗粒可以包括二氧化硅(silica)、氧化铝、氧化锌和氮化硼中的一种或更多种。
第二粘合层AD2可以插置在热辐射构件HS的底端和第一封装基板100之间。根据一实施方式的半导体封装1004可以不包括图2A的器件模层MDT。因此，可以在第一半导体器件CH1和第二半导体器件CH2之间提供空的空间。
热辐射构件HS可以包括热导率高的材料，例如石墨烯或金属(诸如钨、钛、铜或铝)。热辐射构件HS可以包括导电材料。热辐射构件HS也可以用作电屏蔽。其它配置可以与参照图1A至图4B讨论的那些配置相同或相似。
图12示出显示根据一些实施方式的半导体封装的截面图。
参照图12，根据一实施方式的半导体封装1005可以被配置为使得连接基板900和第二再分布基板RD2可以附加地设置在图2A的结构中的第一再分布基板RD1上。连接基板900可以包括第一半导体器件CH1和第二半导体器件CH2插入其中的空腔区域CV。
连接基板900可以通过第二内部连接构件ISB2连接到第一再分布基板RD1的导电焊盘PA。底部填充层UF可以插置在第一再分布基板RD1与连接基板900之间以及在第一再分布基板RD1与第一和第二半导体器件CH1和CH2之间。底部填充层UF可以部分地暴露外部导电板OGP的顶表面。
连接基板900可以包括导电结构920和多个基底层910。基底层910被示出为由两层形成，但本公开不限于此，基底层910可以由三层或更多层形成。基底层910可以包括电介质材料。例如，基底层910可以包括碳基材料、陶瓷或聚合物。
导电结构920可以包括连接焊盘921、第一连接通路922、第一连接线923和第二连接通路924。在一实施方式中，第一连接通路922和第一连接线923可以一体地连接成单个整体件。导电结构920可以包括金属，诸如铜、铝、金、镍或钛。器件模层MDT也可以覆盖连接基板900。
第二再分布基板RD2可以包括依次堆叠在器件模层MDT上的第六电介质层IL6至第八电介质层IL8。第六电介质层IL6至第八电介质层IL8可以每个包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者其中热固性或热塑性树脂浸渍有诸如玻璃纤维和/或无机填料的增强物的树脂，该浸渍的树脂包括预浸料、耐火材料-4(FR4)、可光固化树脂和/或可光成像电介质(PID)，但本公开不特别限于此。
第五再分布图案RP5可以设置在器件模层MDT上并且可以被第六电介质层IL6覆盖。第六电介质层IL6可以在其上提供有被第七电介质层IL7覆盖的第六再分布图案RP6。第七电介质层IL7可以在其上提供有被第八电介质层IL8覆盖的第七再分布图案RP7。第六电介质层IL6至第八电介质层IL8和器件模层MDT可以每个具有设置在其中的通路图案VP，通路图案VP可以将第二再分布基板RD2连接到连接基板900。第五再分布图案RP5至第七再分布图案RP7和通路图案VP的描述可以与参照图1A至图2C讨论的第一再分布图案RP1至第四再分布图案RP4和通路图案VP的描述相同或相似。
另一半导体芯片可以接合到第二再分布基板RD2。在这种情况下，可以实现层叠封装结构。其它配置可以与参照图1A至图4B讨论的那些配置相同或相似。
根据本公开的半导体封装可以包括与信号线重叠的外部导电板，接地电压可以被施加到外部导电板。因此，外部导电板可以用作用于信号线的电屏蔽。因此，可以防止经过信号线的电信号的速度降低或噪声。结果，半导体封装可以改善诸如信号完整性的电性能。
此外，外部导电板和导电焊盘可以每个在其底表面上具有不整齐的结构，因此可以防止外部导电板和导电焊盘从最上面的电介质层的顶表面剥离。结果，半导体封装可以在可靠性方面提高。
此外，外部导电板可以具有暴露最上面的电介质层的顶表面的多个孔，从电介质层产生的气体可以通过这些孔向外排出。因此，可以防止电介质层和/或外部导电板的剥离并提高半导体封装的可靠性。
此外，外部导电板可以具有比导电焊盘的顶表面低的顶表面，因此当接合内部连接构件时，可以容易地防止工艺缺陷，并且可以在外部导电板和导电焊盘之间防止电短路。
尽管附图中示出一些实施方式，但是本领域技术人员将理解，在不脱离本公开的技术精神和必要特征的情况下，可以进行各种改变和修改。对于本领域技术人员将明显的是，在不脱离本公开的范围和精神的情况下，可以对其进行各种替换、修改和改变。图1A至图12的实施方式可以彼此组合。
本申请要求2021年7月1日在韩国知识产权局提交的第10-2021-0086666号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体封装，包括：
基板；以及
提供在所述基板上的第一半导体器件和第二半导体器件，
其中所述基板包括：
第一电介质层和提供在所述第一电介质层上的第二电介质层；
提供在所述第一电介质层和所述第二电介质层之间的多条信号线，所述多条信号线将所述第一半导体器件连接到所述第二半导体器件；以及
提供在所述第二电介质层上的导电焊盘和导电板，
其中所述导电焊盘与所述第一半导体器件或所述第二半导体器件重叠，以及
其中所述导电板与所述多条信号线重叠。
2.根据权利要求1所述的半导体封装，其中所述多条信号线在第一方向上彼此平行地延伸并在与所述第一方向交叉的第二方向上彼此间隔开，
其中所述多条信号线与所述第一半导体器件和所述第二半导体器件之间的空间重叠，以及
其中所述导电板与所述空间重叠。
3.根据权利要求1所述的半导体封装，其中所述导电板围绕所述导电焊盘。
4.根据权利要求1所述的半导体封装，其中所述导电板被供应接地电压。
5.根据权利要求1所述的半导体封装，其中所述导电板包括朝所述第二电介质层突出的多个导电突起。
6.根据权利要求5所述的半导体封装，其中所述第二电介质层包括多个电介质突起，所述多个电介质突起与所述多个导电突起共形地配合。
7.根据权利要求1所述的半导体封装，其中所述导电板具有第一最大厚度，以及
其中所述导电焊盘具有大于所述第一最大厚度的第二最大厚度。
8.根据权利要求1所述的半导体封装，其中所述导电焊盘包括中央部分、边缘部分、以及在所述中央部分和所述边缘部分之间的连接部分，所述连接部分将所述中央部分连接到所述边缘部分，
其中所述中央部分具有从所述导电焊盘的顶表面到所述导电焊盘的底表面的第一厚度，
其中所述边缘部分具有从所述导电焊盘的所述顶表面到所述导电焊盘的所述底表面的第二厚度，
其中所述连接部分具有从所述导电焊盘的所述顶表面到所述导电焊盘的所述底表面的第三厚度，以及
其中所述第二厚度大于所述第三厚度并小于所述第一厚度。
9.根据权利要求8所述的半导体封装，其中所述中央部分的侧壁是倾斜的。
10.根据权利要求8所述的半导体封装，其中所述导电板包括交替地重复的多个突起和多个凹陷，
其中所述多个突起具有从所述导电板的顶表面到所述导电板的底表面的第四厚度，以及
其中所述第四厚度小于所述第二厚度。
11.根据权利要求10所述的半导体封装，其中所述多个凹陷具有从所述导电板的所述顶表面到所述导电板的所述底表面的第五厚度，以及
其中所述第五厚度小于所述第三厚度。
12.根据权利要求1所述的半导体封装，其中所述导电板包括至少一个孔，所述至少一个孔暴露所述第二电介质层的顶表面并与所述多条信号线中的对应的信号线重叠。
13.一种半导体封装，包括：
基板；
提供在所述基板上的第一半导体器件和第二半导体器件；
将所述基板连接到所述第一半导体器件的第一连接构件；以及
将所述基板连接到所述第二半导体器件的第二连接构件，
其中所述基板包括：
依次堆叠的第一电介质层、第二电介质层和第三电介质层；
第一再分布图案，提供在所述第一电介质层和所述第二电介质层之间；
多条信号线，提供在所述第二电介质层和所述第三电介质层之间，所述多条信号线将所述第一半导体器件连接到所述第二半导体器件；
导电板，接触所述第三电介质层的顶表面；
第一导电焊盘，接触所述第三电介质层的所述顶表面和所述第一连接构件；以及
第二导电焊盘，接触所述第三电介质层的所述顶表面和所述第二连接构件，
其中所述第一导电焊盘和所述第二导电焊盘中的至少一个的顶表面高于所述导电板的顶表面，以及
其中所述导电板与所述第一导电焊盘间隔开第一距离，所述第一距离在5μm至50μm的范围内。
14.根据权利要求13所述的半导体封装，其中所述导电板与所述多条信号线重叠。
15.根据权利要求14所述的半导体封装，其中所述导电板延伸以围绕所述第一导电焊盘和所述第二导电焊盘中的所述至少一个。
16.根据权利要求14所述的半导体封装，其中所述导电板包括至少一个孔，所述至少一个孔暴露所述第三电介质层的所述顶表面并与所述多条信号线中的对应的信号线重叠。
17.根据权利要求13所述的半导体封装，其中所述导电板包括朝所述第三电介质层突出的多个导电突起。
18.一种半导体封装，包括：
基板；以及
提供在所述基板上的第一半导体器件和第二半导体器件，
其中所述基板包括：
依次堆叠的多个电介质层；
提供在所述多个电介质层之间的多条信号线，所述多条信号线将所述第一半导体器件连接到所述第二半导体器件；以及
导电焊盘和导电板，提供在堆叠的所述多个电介质层中的最上面的电介质层上，
其中所述导电焊盘与所述第一半导体器件或所述第二半导体器件重叠，以及
其中所述导电板包括至少一个孔，所述至少一个孔暴露所述最上面的电介质层的顶表面并与所述多条信号线中的对应的信号线重叠。
19.根据权利要求18所述的半导体封装，其中所述导电焊盘包括中央部分、边缘部分、以及提供在所述中央部分和所述边缘部分之间的连接部分，所述连接部分将所述中央部分连接到所述边缘部分，
其中所述中央部分具有从所述导电焊盘的顶表面到所述导电焊盘的底表面的第一厚度，
其中所述边缘部分具有从所述导电焊盘的所述顶表面到所述导电焊盘的所述底表面的第二厚度，
其中所述连接部分具有从所述导电焊盘的所述顶表面到所述导电焊盘的所述底表面的第三厚度，以及
其中所述第二厚度大于所述第三厚度并小于所述第一厚度。
20.根据权利要求18所述的半导体封装，其中所述导电板包括朝所述最上面的电介质层突出的多个导电突起，以及
其中所述多个导电突起具有彼此间隔开的多个线形形状或岛形状。
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