JP4521251B2 - 配線性が高いマイクロビア基板 - Google Patents

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Description

本発明は、コンピュータ・デバイスおよび電気通信デバイスなどの用途で用いるために、半導体マイクロチップからチップ・キャリアを介してプリント配線板に至る信号出力の密度を上げることに関する。より詳細には、本発明は、この技術をフリップ・チップ−ボール・グリッド・アレイのパッケージングに応用することに関する。
Ｉ／Ｏ（入出力）数が極めて多くなり、ますます複雑化する集積回路の開発は、ますます速くなるクロック速度とあいまって、新しい製造技術の開発を余儀なくされている。さらに、可搬性が求められる電子デバイスの数は絶えず増大しており、それによって、信頼性に悪影響を及ぼさずにシステムのサイズを小さくし重量を減らすことが強いられる。これに加えてさらに、広帯域の到来によって、集積デバイスおよびそのパッケージングにおける信号伝達の要件が大きく増加している。こうした傾向のために、プリント回路板アセンブリは、より微細なラインとの相互接続をますます密にし、チップ・キャリアを貫通するブラインドまたはスルーのホールあるいはビアをより小さくし、アセンブリ全体の厚さを薄くすることに頼らなければならない。
これらのコンポーネントのサイズをさらに小さくし重量をさらに減らす際の１つのファクタは、チップからの信号が板上の必要なすべての位置にできるだけ効率よく配置されるようにこれらのチップをプリント回路板に電気的に結合できるようにすることである。
チップをキャリアに接続するには、ワイヤ・ボンディングおよびフリップ・チップ実装など、いくつかの技術がある。フリップ・チップ実装の１つのタイプである（当業界では一般にＣ４と称する）コントロール・コラプス・チップ接続（controlled collapse chip connection）は、チップ・キャリアを介してプリント回路板にチップを接続することができるように設計されたチップ用の出力端子（chipoutput）である。当初、このＣ４技術は、チップ上でスズ・ハンダをリフローするのに必要とされる高温により、キャリア基板の熱膨張率とシリコン・チップの熱膨張率を一致させることが必要であるという弊害のために、セラミック基板に限定されていた。しかし、ＦＲ−４などのコストの低い誘電体および標準のリフロー結合時間／温度プロファイルの開発により、この問題はもはや克服不可能ではない。膨張が制御されたエポキシをチップとキャリアの間に封入して用いると、チップと基板の間の熱膨張の不整合によって誘起されるハンダ結合部にかかる周期歪みが最小限に抑えられる。この封入剤を用いないと、結合部の熱サイクル疲労寿命は許容できないものになるであろう。典型的なＣ４構造は、アルミニウムまたは銅製の多数の導電性表面パッドを備えたシリコン半導体チップを備える。高温ハンダおよび共晶ハンダは、チップ上の各パッドを、セラミック基板またはガラス・エポキシ基板上の対応するパッドに結合するように働く。次いで、この相互接続部を、膨張が制御されたエポキシ封入剤などのアンダー・フィル樹脂内で密封する。熱応力などの応力は、接続部で用いられる２種類の異なるハンダによって吸収される。修正は、アンダー・フィル樹脂に封入する前に容易に行うことができる。
理想的には、半導体チップから下にあるキャリア基板を介して信号を１００％「取り出す（escape）」ことが重要である。これは一般に、Ｃ４アセンブリにおいて、チップよりも基板を大きくし、送信ラインを「ファン・アウト」し、それによってより広い表面積にわたって信号要素を分散させることによって実現される。また、基板中で複数の回路層を用いることによって、信号は導電ビアを通過して基板中の複数の層に入る。Ｃ４技術では、チップからの各出力を基板中の選択された信号層にハンダづけすることによって、電気的な接続が行われる。チップからの信号出力（取出し）が１００％未満である場合、チップ平面をより大きくするか、あるいは、チップ内でマイクロプロセッサ・ロジックまたはメモリなどの機能要素の数を減らす必要がある。これらの要素の一部を利用することができないと、全体的なシステム機能が損なわれる。
Ｃ４エリア・アレイによる相互接続部により、半導体チップに関する多くの利点が得られる。とりわけ、より高性能化、より密な集積化、およびチップ面積の減少が信頼性の強化とともに進められる。マクロ・レベルでは、Ｃ４技術により製品のサイズが小さくなり、重量が減る。他の相互接続技術に比べると、コンポーネントの修正が容易である。
下にあるキャリア基板は、一般に、ガラス繊維強化誘電体によって相互に分離され、かつ結合されて一体のアセンブリになった１つまたは２つの電力面を備えるコア上に形成される。このコアの両面に１〜４層を積層し、それによって、信号面、安定性、およびコアに対して入出力を行う配線が得られる。この構造は、チップだけでなく、この構造の表面に実装された他の能動および受動コンポーネントを支持する。マイクロビアにより、信号はキャリア基板を通過してプリント配線板に至る。このキャリアは、ボール・グリッド・アレイまたは類似のシステムによってプリント配線板に結合される。
本発明の目的の１つは、配線可能な密度を維持しながら、チップ・サイズの縮小を可能にすることである。
別の目的は、配線可能な密度を犠牲にすることなく、チップ・キャリア中の信号層数の減少を可能にすることである。
別の目的は、チップ・キャリアによりチップ信号要素のＩ／Ｏ方式をより広範なものにすることである。
上記ならびに本明細書を読むと明らかになるであろう他の目的および利点は、複数のハンダ部材を含む所与の平面を有する半導体チップと、プリント配線板と、基板キャリアとを備える電子パッケージにおいて実現される。このキャリアは、少なくとも１つの電力面と、この電力面とチップの間の少なくとも第１上部信号面と、電力面とプリント配線板の間の少なくとも１つの底部信号面とを備える。この上部信号面の上に導電面が配置され、半導体チップの平面上の複数のハンダ部材と接触する。好ましくは、この導電面は、フリップ・チップ接続部を介してチップに電気的に結合される。基板のこれらの面を貫通して回路ラインが通り、それによってチップとプリント配線板の間で信号が伝達される。このチップの平面が、チップの平面形状を画定する縁部によって、基板キャリア上で仮想の設置区域（footprint area）を形成する。これらの回路ラインの少なくとも一部は、上部信号面の表面上で、この仮想設置区域から、この面の表面上で仮想設置区域の縁部により近い位置か、あるいは、設置区域の外側の位置にファン・アウトされる（fanout）。ここから、これらの回路ラインは電力面を通過する。一般に、この基板キャリアは、第１上部面と導電面の間に介在する第２上部信号面を含む。この第２信号面は、誘電体材料層によってこれら両方の面から分離される。導電面からの回路ラインは、この第２上部信号面上でファン・アウトされ、これらの回路ラインの一部は、設置区域の外側を延びる。次いで、ファン・アウトされたすべての回路ラインは、第２上部信号面を通過して第１上部信号面に至る。ファン・アウトされた回路ラインのうち設置区域内に入るものは、第１信号面上で再度ファン・アウトされるが、これらの回路ラインの少なくとも一部は設置区域の外側を延び、他の回路ラインはこの区域の縁部に近づくように移される。ファン・アウトされたすべての回路ラインは、少なくとも１つの電力面を通過してプリント配線板に至る。第２信号層上でファン・アウトされなかった追加の回路ラインを、第１信号層上でファン・アウトすることができ、これらの少なくとも一部は設置区域の外側を延びることができることに留意されたい。経路設定し直された回路ラインのうち第１または第２信号層上で設置区域の縁部の先にファン・アウトされた回路ラインは、約２００ミクロン〜約４００ミクロンの距離だけ設置区域の縁部に近づくように移動させて、コア内のＰＴＨを介して経路設定することができ、最終的には、底部信号層上でファン・アウトされる。一般に、基板キャリアはコアを含み、１つまたは複数の電力面はこのコア内に埋め込まれる。この配置では、第１上部信号面はコアの上部を形成することができる。
さらに、本発明は、サブ・アセンブリおよびその製造方法に関連する。このサブ・アセンブリは、半導体チップおよびチップ・キャリアを備える。このキャリアは、強化誘電体層によって互いに分離される少なくとも１つの電力面および第１上部信号面を含むコアを備える。この第１信号面の上に第２上部信号面が配置され、誘電体層によって第１信号面から分離される。導電層は、誘電体層によって第２信号層から離間される。この導電層がキャリアの上面を形成し、半導体チップに電気的に結合され、それによって、導電層の上面の設置区域内の導電接点に接触するチップ底部の複数の導電パッドを介して、チップおよびプリント配線板に対して入出力される信号が伝達される。チップは、このチップの縁部によって画定された平面を有する。この平面の区域が、キャリア上で仮想の設置区域を生成する。回路ラインまたはトレースは、この導電層から第２信号層に信号を電気的に伝える。第２信号層の表面上のこれらのトレースまたは送信ラインは、第１組の回路ラインを、チップ設置区域の先に経路設定し直し、第２組の回路ラインをチップ設置区域の縁部に近づくように移動させる。これらのトレースは、第２信号面から第１信号面の上面まで延びるマイクロビアに接続される。第２信号面の表面上で設置区域内を縁部に近づくように経路設定し直されたトレースの少なくとも一部は、第１信号面の表面上で設置区域の縁部の先の位置まで移される。一般に、コアは、強化誘電体層によって少なくとも１つの電力面から分離された第１底部信号層を含む。複数の導電ビアが第１上部信号層と第１底部信号層の間を延び、この導電ビアを介してチップの信号が伝達される。第２底部信号層は、誘電体材料層によって第１底部信号面から分離され、プリント配線板に取り付けられるように適合された底部導電層は、誘電体層によって第２底部信号層から離間される。これらのビアのそれぞれにマイクロビアが結合され、それによって、コアの底部から底部導電面に信号が送られる。一般に、キャリアは、Ｃ４コネクタなどのフリップ・チップ・コネクタによってチップに電気的に結合される。このキャリアは、ボール・グリッド・アレイを介してプリント配線板に接続されるように適合される。
このチップ・キャリアは、まず、コアを組み立てることによって準備される。このコアは、少なくとも１つの電力面、コアの上面を形成する第１上部信号面、およびコアの底面を形成する第１底部信号面、ならびにこれらの面を互いに電気的に分離する強化誘電体材料層から構成される。その後、コアを貫通して上面から底面に垂直に延びるように導電ビアが形成される。第２上部信号層および第２底部信号層は、誘電体層を介してコアに積層される。このキャリア・アセンブリは、第２上部信号層および第２底部信号層を薄い誘電体層で覆い、これらの誘電体層に上部導電層および底部導電層を積層することによって完成する。半導体チップは、Ｃ４コネクタなどのフリップ・チップ接続部を介して上部導電面に電気的に接続される。このチップはある設置断面積をもつ平面を有し、チップとキャリアの間の信号はすべてこの平面を貫通する。この方法は、第２上部信号面上である種の回路ラインをこの設置区域から離れるように経路設定し、他の回路ラインを設置区域の縁部に約２００ミクロン〜４００ミクロン近づくように移動させるステップを含む。すべての回路ラインは第２上部信号面内のマイクロビアを通過して第１信号面の上面に至り、そこで、それらは設置区域の縁部に向かってさらに外に移され、一部のラインは設置区域の先を延びる。次いで、すべての回路ラインは、コア内のビアによって第２底部信号面に接続される。
本発明は、チップ・キャリアを介して半導体チップの平面とプリント配線板の間を通る信号の数を増やす方法にも関連する。チップの平面により、チップが実装され、かつチップとチップ・キャリアの間で信号が通過するチップ・キャリアの上部平面に仮想の設置区域が生成される。このチップ・キャリアは、少なくとも１つの電力面と、誘電体材料層によって、この電力面の上で離間され、かつこの電力面から電気的に分離された第１信号面とを有するコアを含む。このキャリアは、誘電体層によって第１信号面から電気的に分離された第２信号面と、チップに電気的に接続され、誘電体層によって第２信号面から電気的に分離された上部導電層とをさらに含む。第１組の信号が、第２信号面上で、チップ設置区域の外側の位置に経路設定される。第２組の信号が、第２信号面上で、設置区域内から設置区域の縁部により近い位置に経路設定される。第２信号面上で設置区域の縁部に近づくように経路設定された第２組の信号は、第２信号面内のマイクロビアを通過して第１信号面の表面に至り、これらの少なくとも一部が、第１信号面上で経路設定し直されて、設置区域の縁部の外側の位置に至る。第１信号面上で第２組の回路ラインの一部は、設置区域の縁部に近づくように経路設定し直すこともできる。第１信号面上で追加の信号も、設置区域の縁部により近い位置およびチップ設置区域の外側に経路設定することができる。一般に、設置区域の縁部に近づくように移される第１信号面および第２信号面の表面上の回路ラインは、約２００ミクロン〜約４００ミクロンの距離だけこの縁部に近づく方向に移される。設置区域の縁部に近づくように移される信号は、コアを通過し、次いで、底部信号面上の設置区域の外側に経路設定される。これらの信号は通常、第１および第２信号面上で、これらの面の表面上の導電送信ラインに沿って経路設定および再経路設定される。この方法は、上部導電層中の信号の少なくとも一部を、設置区域の外側の位置に経路設定するか、あるいは、設置区域の縁部により近い位置に経路設定するステップも含むことができ、その後で、これらの信号は、マイクロビアを介して第２信号面に結合される。
一般に、チップは、半導体の特性を示すシリコンなどの材料でできている。チップはキャリア上に実装され、キャリアはプリント配線板上に実装される。キャリアは多数の小さな導電経路を含む。これらの導電経路は、本発明では、コアを貫通するビアおよびキャリアの残りの部分を貫通するマイクロビアと称し、チップとプリント配線板の間で信号を伝達するためのものである。キャリアは、コアと、このコアの上下の１つまたは複数の信号面とを含む。コアは、電力消費要件に応じて１つまたは複数の電力面を含み、これらの面は、強化誘電体材料によって互いに分離される。１つの銅の導電信号層がこのコアの上部を形成し、これをＦＣ−１と標示する。第２導電層がこのコアの上に配置される第２信号層を形成し、これをＦＣ−２と標示する。このコアの上部で追加の信号層を用いる場合には、それらをＦＣ−３．．．ＦＣ−ｘと標示する。−ｘ層は、チップに面するキャリアの表面に最も近い層である。同様に、このコアの底部は、ＢＣ−１と標示する信号面を備える。この下には、第２信号線ＢＣ−２があり、おそらくは、その後に１つまたは複数の追加の信号面が続き、ＢＣ−ｘがプリント配線板に面するキャリアの底面の最も近くに配置される。このコアの上部および底部上のすべての信号面は、薄い誘電体材料層、典型的には非強化型エポキシ樹脂によって互いに電気的に分離される。
サブ・アセンブリは、概略的には以下のように生成する。まず、コアを、ガラス繊維強化エポキシ樹脂などの適切な基板材料に埋め込まれた１つの電圧／接地層、より典型的には２つの電圧／接地層で組み立てる。このコアは、回路に電力を供給するだけでなく、さらにキャリアに構造的な強度および剛性をもたらし、それによって、キャリアは、半導体チップ、コンデンサ、抵抗、およびゲートなど表面実装型の能動および受動デバイスを支持することができる。信号面ＦＣ−１を含むコアの上面がコアの基板材料に積層される。同様に、信号面ＢＣ−１が基板材料の底面に積層され、誘電体を硬化させ、完成したコアを形成するために、これらの層を圧力および熱にかける。それぞれの信号層と電圧／接地層の間の強化樹脂材料の厚さは、一般に約１００ミクロンである。各電圧／接地面は、厚さ約２５ミクロンとし得る。各電圧／接地面は、コアを垂直に貫通する電気回路に結合される導電電圧ストリップを設けるためにエッチングされた銅を含む。電圧／接地面は（２つ以上存在する場合）、厚さ約０．６ｍｍのエポキシ／ガラス層によって分離される。信号面ＦＣ−１およびＢＣ−１は、約１２ミクロンの厚さを有し、厚さ約１００ミクロンの強化誘電体層によって電圧／接地面から分離される。このコアは、圧力および加熱下で全体として積層され、それによって一体となった本体が形成される。
次いで、このコアを貫通してホールを穿孔して、ＦＣ−１層からＢＣ−１に延びるビアを生成する。この穿孔は、レーザによってではなく機械的に行われる。というのは、レーザ穿孔は、樹脂／ガラス誘電体層を貫通するには効率が悪いからである。したがって、これらのホールの直径の範囲は、レーザによって可能な約２５ミクロン〜１５０ミクロンではなく、約１５０ミクロン〜約３００ミクロンになる。次いで、これらのホールを、周知の技術に従って無電解メッキ、電解メッキ、または化学メッキ、あるいはこれらの処理の組合せなどの適切な手段によって、銅などの金属の導電層でメッキする。積層化およびビア形成の後で、さらなる形成を行う前に導通に関してこのコアのテストを行うことができる。
次のステップは、信号面ＦＣ−１、ＢＣ−１の２つの平面に誘電体被膜を塗布し、その後、第２信号層ＦＣ−２をコアの上部に、第２信号層ＢＣ−２をコアの底部に積層することを含む。一般に、コアの上下の誘電体被膜は、ガラスで強化していないエポキシ樹脂でできている。こうすると、非強化誘電体層中のこれら２つの信号層に、レーザ・ビームまたはプラズマ・ビームで穿孔を行って、約５０ミクロンというはるかに小さい直径のホールを設けることができる。この穿孔ステップの後で、これらのホールを、確立された実務慣行に従って銅の導電層でメッキする。
ＦＣ−２層の上部に、エポキシ樹脂などの別の非強化誘電体層を、厚さ約４０ミクロンの液体または薄膜として重ねて被着させる。この誘電体被膜に、厚さ約１６ミクロンの銅のＣ−４層を積層する。この層はチップの底部と電気的に接触し、アンダー・フィル材料がチップをキャリアにしっかりと保持するように働く。ＢＧＡ層と呼ぶ類似の銅層を、ＢＣ−２層とプリント配線板の間に被着させる非強化誘電体被膜に積層する。このＢＧＡ層は、誘電体層とＢＧＡ（ボール・グリッド・アレイ）を介して板に結合される。典型的なプリント配線板は、形状が矩形であり、サイズがチップの何倍も大きく、おそらくは４００×５００ミリメートルのものである。
キャリアは、コア中に信号層がまったく存在しないようにも構築できることも理解されたい。その代わりに、すべての信号面をコアの上下で離間させ、コアから電気的に分離させる。
図１、図２、および図３に従来技術の教示を示す。これらの図にそれぞれ、フリップ・チップ／ボール・グリッド・アレイ・アセンブリ全体の縦断面図、ＦＣ−２信号面の小区画の平面図、およびＦＣ−１面の小区画の平面図を示す。図４、図５、および図６は、本発明の教示を示す、図１、図２、および図３と同様の図である。図２、図３、図５、および図６の４つの図にそれぞれ、信号層の表面上のいくつかの回路ラインを示す。通常、キャリアは、約３０×４０ミリメートルの平面寸法を有する長方形または正方形であり、各信号層上に１，０００本ものこのような回路ラインを備える。
次に図１に移ると、半導体チップ１１０、チップ・キャリア１２０、およびプリント配線板１５０を備えるパッケージ全体が示されている。チップ１１０は、チップ・キャリア１２０の上に位置し、Ｃ−４接続部その他のフリップ・チップ取付け部を介してチップ・キャリア１２０に電気的に結合される。一般に、このチップは、形状が長方形または正方形であり、１辺が約６〜約１８ミリメートルである。このチップのプロファイルにより、チップ・キャリア上で仮想の設置区域が生成され、これを破線１１２で示す。チップの底面１１４上には、電気接点１１６の大きなアレイがあり、これらの接点の一部はチップの縁部に配置され、他の接点は縁部の内側に分散している。これらの接点により、キャリア１２０を介して、チップとプリント配線板１５０の間で信号が送られる。
チップ・キャリアまたはマイクロビア基板１２０は、ガラス繊維強化エポキシ樹脂などの強化誘電体材料１３４によって互いに電気的に分離された２つの電力面Ｖ−１（１２４ａ）およびＶ−２（１２４ｂ）を含むコア１２２とともに示されている。コア１２２の上部層は、第１信号面ＦＣ−１（１３０）である。第２信号面ＦＣ−２（１３２）は、第１信号面の上部に積み重ねられる。これらの層はそれぞれ導電性であり、好ましくは銅でできている。これらの層は、非強化誘電体層１２６によって物理的かつ電気的に互いに分離される。図１は原寸に比例していないことに留意されたい。これらの誘電体層を導電面よりも薄く示すが、一般に、これらの誘電体はこれらの面の数倍厚い。
ＦＣ−１ １３０の平面から垂直に延び、コア１２２および第１底部層ＢＣ−１ １３６を貫通して第２底部信号層ＢＣ−２（１３８）に至る複数のビア１４０を示す。これらのビアは、一般に粒子が充填された樹脂１４１を充填したメッキ・スルー・ホールであり、本発明の譲受人が所有する米国特許第６，４１８，６１６ Ｂ２号で示すような方法によるものである。このビアの上部は、ＦＣ−２信号層を貫通してＣ４層に延びるマイクロビア１４６に結合される。Ｃ４層において、これらのマイクロビアは、Ｃ４層上のパッド１１８を介してチップ１１０の底部の接点１１６に結合される。これらのマイクロビアは、フォト・エッチング・プロセスまたはレーザ穿孔の後で、マイクロビアの壁に銅の導電層を被着させることによって形成される。このフォト・エッチング・プロセスは、従来型の両面板の表面の上に感光性の誘電体被膜層を塗布することを必要とする。次いで、この被膜に光学的に画像を形成してフォト・ビアを画定する。その後、フォト・ビアを形成し、次いで、これらの表面の接着性を強化する処理を施す。次いで、フル・パネル無電解メッキを施し、光学的に処理しエッチングする。一方、より大きなビアは、レーザ穿孔または機械的な穿孔によって生成する。
コア１２２の底面は、第１底部信号面ＢＣ−１ １３６を含む。第２信号面ＢＣ−２（１３８）は、第１底部信号面の下にある。これらの層はそれぞれ、導電性であり、好ましくは銅でできている。これらの層は、上部信号面を分離するのと同じやり方で、非強化誘電体層１２６によって物理的かつ電気的に互いに分離される。キャリア１２０の底部は、別の銅の導電層１４２を備える。導電層１４２はＢＧＡ層と呼ばれる。というのは、ＢＧＡ層によって、キャリア１２０が、ボール・グリッド・アレイ１４８中のボール１５２を介して、プリント配線板１５０に電気的に結合されるからである。マイクロビア１４４は、ビア１４０の底部からボール・グリッド・アレイ１４８、そこからプリント配線板１５０に信号を伝達する。
図２に、現在の実務慣行に従って行われる、上部信号面ＦＣ−２ １３２の表面上での典型的な回路ラインの経路設定を詳細に示す。破線１１２は、ＦＣ−２表面上でのチップ設置区域を示す。多数の回路ライン１６０、１６２が、複数の導電パッド１６４とともに示されており、各導電パッドは、その中央部を垂直に貫通するマイクロビアを有する。水平行のパッド１６４ｔは、Ｃ４層からＦＣ−２層１３２の表面に延びる。水平行のパッド１６４ｂは、ＦＣ−２層を貫通して、その下のＦＣ−１層の上面に至る。これらのパッドは、直径約８０ミクロンである。ある１つの行のパッド１６４ｔは、隣接する次の水平行のパッド１６４ｂから約３００ミクロン離間している。回路ライン１６０の一部は、設置区域１１２の外側に「取り出され」、他の回路ライン１６２は、設置区域の内部から設置区域１１２の縁部に向かって傾けられ、あるいは、この縁部に平行にされ、もしくは、設置区域の内部に向かって後退させられる。このように、取り出されない回路ラインは、完全に設置区域の内部に留まる。一般に、ＦＣ−２層１３２上の回路ラインは、幅約２５ミクロンであり、約２５ミクロン間隔で離間している。
図３に、従来技術のＦＣ−１層１３０の上面を示す。破線１１２でチップ設置区域の外形を示す。ここで、これらの回路ラインは、ビアによってＦＣ−１層１３０およびコア１２２を貫通して経路設定され、次いで、マイクロビアによって、底部信号層１３８およびＢＧＡ層１４２を貫通してプリント配線板に入るように経路設定される。さらに何本かの回路ライン１６０が、設置区域１１２の外側に「取り出される」。このような構成では、回路ラインが、チップ設置区域内でコア内のビアを通過するためにスペースを取り合って極めて高密度になり、コア内のビアの空間が十分でないために、これらの信号の一部、したがって対応するチップの機能が妨げられる。コアのビアの直径は１５０ミクロン〜３００ミクロンであり、信号面を貫通して穿孔されたマイクロビアは、５０ミクロン程度であることを思い起こされたい。このため、コア内のビアの軸間隔は、ＦＣ−２層中のマイクロビアの軸間隔の数倍にする必要がある。コアから「取り出されず」、コアを通過することができない信号は遮断される。
図４、図５、および図６に、本発明による回路ラインのパターンを示す。図４〜図６では、ＦＣ−２信号面４３２の上面およびＦＣ−１信号面４３０の上面の両方で回路ラインがファン・アウトされる点を除き、図４〜図６は従来技術の図と同様である。図に示すように、Ｃ４層内でいくらかのファン・アウトが生じ得ることも留意されたい。
図４に、半導体チップ４１０およびチップ・キャリア４２０からコア４２２までのパッケージ・アセンブリを示すが、底部信号面、プリント配線板、またはボール・グリッド相互接続部は示していない。前の場合と同様に、チップ４１０は、チップ・キャリア４２０の上に位置し、Ｃ−４接続部その他のフリップ・チップ取付け部を介してチップ・キャリア４２０に電気的に結合される。チップ・キャリア上でのチップ設置区域を破線４１２で示す。チップの底面４１４上には、電気接点４１６の大きなアレイがあり、これらの接点の一部はチップの縁部に配置され、他の接点はこの縁部の内側に分散している。これらの接点は、Ｃ−４層４５２の上部の対応する導電パッド４１８に結合される。エポキシ・アンダー・フィル４２８により、チップの相互接続部がＣ−４層４５２に固定される。
複数のマイクロビア４４６が、Ｃ−４層４５２から、誘電体層４２６を貫通し、ＦＣ−２ ４３２の平面を貫通してビア４４０まで延び、ビア４４０が、ＦＣ−１層４３０およびコア４２２を貫通してマイクロビアに至り、マイクロビアが、（図示しない）ＢＣ−２層およびＢＧＡ層を貫通し、それによって、基板４２０の様々な層間およびそれらの層を貫通して通信が行われる。破線４１２は、図５に示すＦＣ−２層の表面および図６のＦＣ−１層の表面上のチップ設置区域の外形を示す。
図５に、６つの水平行の導電パッド４６４ｂ、４６４ｔとともに多くの信号送信ライン４６０、４６２を示す。各導電パッドは、パッドの中央部を垂直に貫通するマイクロビアを有する。各マイクロビア４４６は、Ｃ−４層からＦＣ−２層の表面に下がり、回路ライン４６０または４６２によって隣の水平行の対応するパッド４６４ｂに接続され、この導電パッドは、ＦＣ−２層を貫通してＦＣ−１層に延びるマイクロビアに接続される。回路ライン４６０の一部は、設置区域４１２の外側に「取り出され」、他の回路ライン４６２は、設置区域の内部から離れるように設置区域の縁部に向かって傾いている。好ましくは、ＦＣ２層上のこれらの送信ラインは、パターン・メッキによって形成される。
回路ライン４６２は、パッド４６４の中央部のビアによって、図６に示すＦＣ−１層４３０の上面に接続される。一般に、ＦＣ−１層４３０上のこれらのラインは、直径約３５ミクロンであり、約４０ミクロン間隔で離間している。これらのラインは、ＦＣ−２層上のラインよりも太いので、ＦＣ−１表面に沿って経路設定することができるラインはより少なくなり、その結果、ＦＣ−１層上のライン密度は、ＦＣ−２層上の密度よりも低い。したがって、ＦＣ−２層上の５本または６本のより細い回路ラインに比べて、各行のパッドにつき４本の回路ライン４６０がＦＣ−１層上の設置区域から取り出されるところを示す。他のライン４６２は、設置区域の縁部に向かって経路設定されるが、設置区域の外側には出ない。そうではあるが、一般に、チップの縁部の下では、チップの中央に向かう方向よりもライン密度が低いので、本発明のキャリアにより、チップとプリント配線板の間でより多くの信号を通過させることができる。これらの信号は、ビア４４０によって、ＦＣ−１層からコア４４２を貫通してマイクロビア４４４に至り、底部信号面、ＢＧＡ層、およびボール・グリッド・アレイ４４８を貫通してプリント配線板に経路設定されるが、これらは図に示していない。回路ラインをこのように経路設定し直すと、ビア４４０がコアを貫通するのに利用できる面積が増加し、基板の下半分に至るように経路設定することができる信号数が増加する。したがって、コア内でビア用のスペースがないために妨げられる信号数が大きく減少する。
本発明の教示を利用すると、信号層の数を増やさずに４０〜５０％も多くの信号をチップ・キャリアを介して配線することができる。逆に、チップからプリント配線板に通る回路送信ラインの数を減らさずに、チップ・キャリア内に必要とされる信号層の数を減らすことができる。別の言い方をすると、従来技術の１８ｍｍ２のチップから通過させるのと同じ数の信号を、９．８ｍｍ２のチップを用いてキャリアを介してプリント配線板に通過させることができる。
コアの上下にそれぞれ１つの信号面を有するチップ・キャリアに特に注目して本発明を説明してきたが、本発明は、コアの上下にそれぞれ２つ以上の信号面を有するチップ・キャリアに同様に適用可能であることに留意されたい。また、本発明は、２−２−２、１−２−１または他の配置の信号面および電力面を含めて、チップ・キャリアの他の構成にも適用可能である。
本発明の特定の実施形態を組み合わせて本発明を説明してきたが、同様に本発明の範囲に含まれるとみなされる多くの代替形態、改変形態、および変形形態がある。したがって、本発明は、このようなすべての代替形態、改変形態、および変形形態が、添付の特許請求の範囲によって定義され限定される本発明の趣旨および範囲に含まれるものとして包含されることを意図するものである。
従来技術によるチップ・アセンブリを断面で示す立面図である。 図１の上部信号層の一部を示す拡大図である。 図１の上部信号層の一部を示す拡大図である。 本発明によるチップ・アセンブリを断面で示す立面図である。 図４の最上部信号層の一部を示す拡大図である。 図４に示す上部信号層の直下の信号層の一部を示す拡大図である。
符号の説明
１１０、４１０ 半導体チップ
１１２、４１２ チップの仮想設置区域
１１４、４１４ チップ底面
１１６、４１６ 電気接点
１１８、４１８ パッド
１２０、４２０ チップ・キャリア、マイクロビア基板
１２２、４２２ コア
１２４ａ 電力面
１２４ｂ 電力面
１２６ 非強化誘電体層
１３０ 第１信号面
１３２ 第２信号面
１３４ 強化誘電体材料
１３６ 第１底部信号面
１３８ 第２底部信号面
１４０、４４０ ビア
１４１ 粒子を充填した樹脂、導電層
１４４、１４６、４４４、４４６ マイクロビア
１４８ ボール・グリッド・アレイ
１５０ プリント配線板
１５２ ボール
１６０、１６２ 回路ライン
１６４、４６４ｂ、４６４ｔ 導電パッド
１６４ｂ、１６４ｔ 水平行のパッド
４２６ 誘電体層
４２８ エポキシ・アンダー・フィル
４３０ ＦＣ−１信号面
４３２ ＦＣ−２信号面
４５２ Ｃ−４層
４６０、４６２ 信号送信ライン、回路ライン

Claims (25)

  1. 半導体チップおよびチップ・キャリアを備えるサブ・アセンブリであって、
    前記チップ・キャリアが、
    ａ）電力面を含むコアであって、前記電力面の上で前記コアの上部を形成する第１上部信号面をさらに含み、前記電力面が第１の誘電体層によって互いに分離されたコアと、
    ｂ）前記第１上部信号面の上にあり、第２の誘電体層によって前記第１上部信号面から分離された第２上部信号面と、
    ｃ）第２の誘電体層によって前記第２上部信号面から離間された導電層とを備え、前記導電層が前記チップ・キャリアの上面を形成し、かつ前記チップ・キャリアの上に位置する前記半導体チップに電気的に結合され、それによって前記導電層を介して前記半導体チップと
    前記第２上部信号面の上面の間で信号が伝達され、
    前記半導体チップが平面を有し、前記平面の縁部により前記チップ・キャリア上で設置区域イメージが生成され、
    前記半導体チップからの前記信号が前記設置区域イメージの区域内で前記チップ・キャリアに入り、
    前記第２上部信号面の表面上の回路ラインの少なくとも一部が、第１組の信号を前記設置区域イメージの前記区域の外側の位置に経路設定し、第２組の信号を前記設置区域イメージの縁部に近づくように経路設定し、
    前記回路ラインが、前記第２上部信号面を貫通して前記第１上部信号面まで延びるマイクロビアに結合され、
    前記第２上部信号面上の回路ラインの少なくとも一部が、前記第１上部信号面上で、前記設置区域イメージの縁部により近い前記設置区域イメージの区域内の位置に経路設定し直され、
    前記コアが複数の導電ビアを有し、前記導電ビアを介して前記信号がすべて、前記半導体チップとプリント配線板の間で伝達されるように適合される、サブ・アセンブリ。
  2. 前記チップ・キャリアの前記コアが、少なくとも１つの前記電力面の下にあり、かつ第１の誘電体層によって前記少なくとも１つの電力面から分離された第１底部信号面をさらに含み、
    前記チップ・キャリアが、前記第１底部信号面の下にあり、かつ第２の誘電体層によって前記第１底部信号面から分離された第２底部信号面と、プリント配線板に取り付けられるように適合される前記チップ・キャリアの底部を形成し、かつ第２の誘電体層によって前記第２底部信号面から分離された底部導電層とをさらに含む、請求項１に記載のサブ・アセンブリ。
  3. 前記チップ・キャリアが、フリップ・チップ・コネクタを介して前記半導体チップの前記平面に電気的に結合される、請求項１に記載のサブ・アセンブリ。
  4. 前記フリップ・チップ・コネクタがコントロール・コラプス・チップ接続を含む、請求項３に記載のサブ・アセンブリ。
  5. 前記チップ・キャリアが、ボール・グリッド・アレイを介して前記プリント配線板に接続されるように適合される、請求項１に記載のサブ・アセンブリ。
  6. 前記コア内の複数の面を分離する前記第１の誘電体層がガラス繊維によって強化され、前記信号面と前記コアの上下の導電層を分離する前記第２の誘電体層が強化されていない、請求項２に記載のサブ・アセンブリ。
  7. 前記第２上部信号面が複数の導電パッドを含む上面を有し、前記信号面上の前記回路ラインが、前記導電パッドを通過して前記第１上部信号面に至るマイクロビアによって前記導電パッドに電気的に結合される、請求項１に記載のサブ・アセンブリ。
  8. 前記第２上部信号面および前記第１上部信号面上で前記設置区域イメージの縁部に近づくように経路設定し直される前記回路ラインが、前記設置区域イメージの前記縁部に２００ミクロン〜４００ミクロンの距離だけ近づくように移される、請求項１に記載のサブ・アセンブリ。
  9. チップ・キャリアを介して半導体チップとプリント配線板の間を通る信号数を増やす方法であって、
    前記半導体チップの形状がほぼ平面であり、前記平面形状により、前記半導体チップが実装され、かつ前記半導体チップと前記チップ・キャリアの間で前記信号が通過するキャリアの上部平面上に仮想の設置区域が生成され、
    前記チップ・キャリアが、少なくとも１つの電力面と第１の誘電体層によって前記電力面の上で離間され、かつ前記電力面から電気的に分離された第１上部信号面とを有するコアを含み、
    前記チップ・キャリアが、第２の誘電体層によって前記第１上部信号面から分離され、かつ前記第１上部信号面から電気的に分離された第２上部信号面と、前記半導体チップに電気的に接続され、かつ第２の誘電体層によって前記第２上部信号面から分離された上部導電層とをさらに含み、
    前記第２上部信号面上の回路ラインの少なくとも一部が、第１組の信号を、前記半導体チップの前記設置区域の外側の位置に経路設定し、第２組の信号を、前記設置区域内から前記設置区域の縁部により近い位置に経路設定するステップと、
    前記第２上部信号面上で前記設置区域の前記縁部に近づくように経路設定された前記第２組の信号を、前記第２上部信号面内のマイクロビアを介して前記第１上部信号面の表面に通過させ、前記第１上部信号面上で前記第２組の回路ラインの少なくとも一部を、前記設置区域の縁部の外側の位置に経路設定し直すステップと、
    前記第１上部信号面上で前記第２組の他の回路ラインの少なくとも一部を、前記設置区域の縁部に近づくように経路設定し直すステップと
    を含む、方法。
  10. 前記第１上部信号面上で追加の信号を前記半導体チップ設置区域の外側の位置に経路設定するステップをさらに含む、請求項９に記載の方法。
  11. すべての前記経路設定された信号および再経路設定された信号を、前記チップ・キャリアのコアを介して前記プリント配線板に通過させるステップを含む、請求項１０に記載の方法。
  12. 前記信号を、前記第１および第２上部信号面上で、これらの面の表面上の導電送信ラインに沿って経路設定かつ再経路設定する、請求項１１に記載の方法。
  13. 前記上部導電層の前記信号の少なくとも一部を、前記設置区域の外側の位置に経路設定するか、あるいは、前記設置区域の縁部により近い位置に経路設定し、その後で、これらの信号をマイクロビアを介して前記第２上部信号面に結合するステップをさらに含む、請求項９に記載の方法。
  14. 前記設置区域の縁部に近づくように移される前記第１上部信号面および前記第２上部信号面の表面上の前記回路ラインが、２００ミクロン〜４００ミクロンの距離だけ移される、請求項９に記載の方法。
  15. 信号が通過する複数のハンダ部材を含む平面を有する半導体チップと、プリント配線板と、基板キャリアであって、
    少なくとも１つの電力面と、
    前記少なくとも１つの電力面と前記半導体チップの間の少なくとも第１上部信号面および前記電力面と前記プリント配線板の間の少なくとも１つの底部信号面と、
    前記第１上部信号面と前記半導体チップの間にあり、前記半導体チップの前記平面上の前記複数のハンダ部材と接触する導電面と、
    前記第１上部信号面と前記導電面の間に、第２の誘電体層によって両方の面から分離された第２上部信号面と、
    前記半導体チップと前記プリント配線板の間で信号を伝達するために、前記第１及び第２上部信号面に沿って通り、かつ前記第１及び第２上部信号面を貫通して通る回路ラインとを有する基板キャリアとを備える電子パッケージであって、
    前記半導体チップの前記平面が、前記半導体チップの前記平面形状を画定する縁部によって、前記基板キャリア上で仮想の設置区域を形成し、前記回路ラインの少なくとも一部が、前記少なくとも１つの電力面を通過する前に、前記第２上部信号面上で前記仮想の設置区域から該設置区域の縁部に向かってファン・アウトされ、前記ファン・アウトされた回路ラインの一部が前記設置区域の外側を延び、次いで、前記ファン・アウトされた回路ラインが前記第２上部信号面を貫通して前記第１上部信号面に至り、前記ファン・アウトされた回路ラインのうち前記設置区域内にある任意の回路ラインが、前記第１上部信号面上でさらに前記設置区域の縁部に向かってファン・アウトされ、そのため、前記さらにファン・アウトされた回路ラインの少なくとも一部が前記設置区域の外側を延び、前記ファン・アウトされたすべての回路ラインが、前記少なくとも１つの電力面を貫通して前記プリント配線板に至る、電子パッケージ。
  16. 前記第２上部信号面上で前記設置区域の前記縁部に向かってファン・アウトされる追加の回路ラインが、前記第１上部信号面上でファン・アウトされる、請求項１５に記載の電子パッケージ。
  17. 前記回路ラインが、前記第２上部信号面上で、前記設置区域の前記縁部に向かって少なくとも２００ミクロン〜４００ミクロンの距離だけファン・アウトされ、さらに、前記第１上部信号面上で、前記設置区域の前記縁部に向かって２００ミクロン〜４００ミクロンの距離だけファン・アウトされる、請求項１５に記載の電子パッケージ。
  18. 前記基板キャリアがコアを含み、前記少なくとも１つの電力面が前記コアに埋め込まれる、請求項１５に記載の電子パッケージ。
  19. 前記第１上部信号面が前記コアの上部を形成する、請求項１８に記載の電子パッケージ。
  20. 前記基板キャリアが、フリップ・チップ接続部を介して前記半導体チップに電気的に結合される、請求項１５に記載の電子パッケージ。
  21. 半導体チップ、プリント配線板、およびチップ・キャリアから構成される電子パッケージを作製する方法であって、
    前記チップ・キャリアが前記プリント配線板に結合され、それによって前記半導体チップと前記プリント配線板の間で信号が伝達され、前記半導体チップが、前記チップ・キャリアに面し、かつ前記信号が通過する平面を有し、縁部によって画定される前記平面により、前記チップ・キャリア上で仮想のチップ設置区域の境界が決まり、
    ａ）チップ・キャリアのコアを形成するステップであって、前記コアが、前記コアの上面を構成する第１上部信号面と、前記コアの底面を構成する第１底部信号面の間の少なくとも１つの電力面から構成され、第１の誘電体材料が、前記各面を互いに電気的に分離するステップと、
    ｂ）前記第１上部信号面上の回路ラインを前記第１底部信号面上の回路ラインに結合する前記コアを垂直に貫通して導電ビアを形成するステップと、
    ｃ）前記第１上部信号面の上部に、第２の誘電体層によって前記第１上部信号面から分離された第２上部信号面を積層し、前記第１底部信号面の底部に、第２の誘電体層によって前記第１底部信号面から分離された第２底部信号面を積層するステップと、
    ｄ）前記第２上部信号面上で、第１組の回路ラインを前記チップ・キャリア上の前記設置区域の外側の位置に経路設定し、前記第２上部信号面上で、第２組の回路ラインを前記設置区域の前記縁部に近づくように経路設定するステップと、
    ｅ）前記第２上部信号面を貫通して前記コア内の前記導電ビアの上部に至るマイクロビアを形成し、前記導電ビアの底部から前記第２底部信号面を貫通して底部導電層に延びるマイクロビアを形成するステップと、
    ｆ）前記第２上部信号面上で前記設置区域の前記縁部に近づくように経路設定された前記第２組の信号を、前記第２上部信号面内のマイクロビアを介して前記第１上部信号面の表面に通過させ、前記第１上部信号面上で前記第２組の回路ラインの少なくとも一部を、前記設置区域の縁部の外側の位置に経路設定し直すステップと、
    ｇ）前記第１上部信号面上で前記第２組の他の回路ラインの少なくとも一部を、前記設置区域の縁部に近づくように経路設定し直すステップと、
    ｈ）第２の誘電体層によって前記第２上部信号面を覆い、第２の誘電体層によって前記第２底部信号面を覆い、前記第２上部信号面を上部導電層に積層し、前記第２底部信号面を前記底部導電層に積層することによってチップ・キャリア・アセンブリを完成させるステップと、
    ｉ）前記上部導電層から前記第２上部信号面に至るマイクロビアを形成し、前記底部導層から前記第２底部信号面に至るマイクロビアを形成するステップと、
    ｊ）前記半導体チップを前記チップ・キャリアの前記上部導電層に電気的に結合するステップと、
    ｋ）前記プリント配線板を前記底部導電層に電気的に結合するステップとを含み、
    前記第１及び第２上部信号面上で経路設定される少なくとも前記第１組の回路ラインが、前記設置区域の外側で前記コアを通過し、前記第２組の回路ラインの少なくとも一部が、前記設置区域の前記縁部の近くで前記設置区域を通過する、方法。
  22. 前記第１上部信号面上で回路ラインを前記設置区域から離れるように経路設定するステップをさらに含む、請求項２１に記載の方法。
  23. 前記チップ・キャリアが、フリップ・チップ接続部を介して前記半導体チップに電気的に結合される、請求項２１に記載の方法。
  24. 前記チップ・キャリアが、ボール・グリッド・アレイを介して前記プリント配線板に電気的に結合される、請求項２１に記載の方法。
  25. 前記設置区域の縁部に近づくように経路設定される前記第１上部信号面上の前記回路ラインおよび前記第２上部信号面上の前記回路ラインが、前記設置区域の前記縁部に近づくように２００ミクロン〜４００ミクロンの距離だけそれぞれの表面上を移される、請求項２１に記載の方法。
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