JPH11121643A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11121643A JPH11121643A JP9276889A JP27688997A JPH11121643A JP H11121643 A JPH11121643 A JP H11121643A JP 9276889 A JP9276889 A JP 9276889A JP 27688997 A JP27688997 A JP 27688997A JP H11121643 A JPH11121643 A JP H11121643A
- Authority
- JP
- Japan
- Prior art keywords
- thermal
- hole
- layer
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Abstract
(57)【要約】
【課題】 コストの上昇を伴うことなく半導体チップか
らの放熱を効率よく行う。 【解決手段】 内層導電層として接地プレーン１０を有
するパッケージ基板２の表面に半導体基体３がフェイス
アップで搭載され、その半導体基体３がポッティング樹
脂９により封止されるとともに、パッケージ基板２の裏
面にサーマルスルーホール１３を介して半導体基体３か
ら発生した熱を実装回路基板に排熱するサーマルバンプ
４ｂを含む半田バンプ４が形成された半導体装置におい
て、サーマルスルーホール１３と接地プレーン１０とを
パッケージ基板２の内層で接続し、半導体基体３で発生
した熱の一部を接地プレーン１０、スルーホール１２お
よび入出力バンプ４ａを介して回路基板に排熱する。
らの放熱を効率よく行う。 【解決手段】 内層導電層として接地プレーン１０を有
するパッケージ基板２の表面に半導体基体３がフェイス
アップで搭載され、その半導体基体３がポッティング樹
脂９により封止されるとともに、パッケージ基板２の裏
面にサーマルスルーホール１３を介して半導体基体３か
ら発生した熱を実装回路基板に排熱するサーマルバンプ
４ｂを含む半田バンプ４が形成された半導体装置におい
て、サーマルスルーホール１３と接地プレーン１０とを
パッケージ基板２の内層で接続し、半導体基体３で発生
した熱の一部を接地プレーン１０、スルーホール１２お
よび入出力バンプ４ａを介して回路基板に排熱する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、フェースアップ型のＢＧＡ（Ball GridArray
）端子を有する半導体装置に適用して有効な技術に関
するものである。
し、特に、フェースアップ型のＢＧＡ（Ball GridArray
）端子を有する半導体装置に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】エレクトロニクス素子の実装技術の高密
度化、高速化、他ピン化の要請を受けて、ＢＧＡ（Ball
Grid Array ）技術が注目されている。
度化、高速化、他ピン化の要請を受けて、ＢＧＡ（Ball
Grid Array ）技術が注目されている。
【０００３】ＢＧＡは、たとえば平成８年１０月１日、
工業調査会発行、「電子材料」１９９６年１０月号、ｐ
５９〜ｐ６３に記載されているように、ＰＢＧＡ（Plas
tic-BGA ）やＴＢＧＡ（Tape-BGA）等が知られており、
（１）リードを面的にとるためＱＦＰ（Quad Flat Pack
age ）等リードフレームを用いるタイプに比較して多ピ
ン化が容易である、（２）リードピッチが大きくできマ
ウント時の精度が低くてもよい、（３）コストが比較的
安い、等の理由により近年多用されるようになってい
る。
工業調査会発行、「電子材料」１９９６年１０月号、ｐ
５９〜ｐ６３に記載されているように、ＰＢＧＡ（Plas
tic-BGA ）やＴＢＧＡ（Tape-BGA）等が知られており、
（１）リードを面的にとるためＱＦＰ（Quad Flat Pack
age ）等リードフレームを用いるタイプに比較して多ピ
ン化が容易である、（２）リードピッチが大きくできマ
ウント時の精度が低くてもよい、（３）コストが比較的
安い、等の理由により近年多用されるようになってい
る。
【０００４】ＢＧＡのうち最初に実用化され、最も普及
したタイプはＰＢＧＡである。ＰＢＧＡは、ＢＴ樹脂あ
るいはエポキシ樹脂等の基板の両面に回路配線の加工を
施し、表面に半導体チップを搭載してワイヤボンドを施
し、裏面にはんだボール（バンプ）を搭載し、さらにモ
ールド樹脂で半導体チップおよびワイヤを封止した構造
を有するものである。
したタイプはＰＢＧＡである。ＰＢＧＡは、ＢＴ樹脂あ
るいはエポキシ樹脂等の基板の両面に回路配線の加工を
施し、表面に半導体チップを搭載してワイヤボンドを施
し、裏面にはんだボール（バンプ）を搭載し、さらにモ
ールド樹脂で半導体チップおよびワイヤを封止した構造
を有するものである。
【０００５】スルーホールは、主としてパッケージの周
辺に配置されるが、他ピン化の進展に伴い、回路配線の
引き回しを容易にするため、モールド樹脂の下部に配置
されたものもある。また、この構造では、半導体チップ
は基板上の素子形成面を上面として、すなわちフェイス
アップで搭載されるため放熱部材を半導体チップに密接
して設置することが困難となる。そのため、半導体チッ
プの下部にも放熱ビア（サーマルバンプ）を設けて半導
体チップの放熱効果を高めるようにしている。
辺に配置されるが、他ピン化の進展に伴い、回路配線の
引き回しを容易にするため、モールド樹脂の下部に配置
されたものもある。また、この構造では、半導体チップ
は基板上の素子形成面を上面として、すなわちフェイス
アップで搭載されるため放熱部材を半導体チップに密接
して設置することが困難となる。そのため、半導体チッ
プの下部にも放熱ビア（サーマルバンプ）を設けて半導
体チップの放熱効果を高めるようにしている。
【０００６】
【発明が解決しようとする課題】しかし、さらに消費電
力の大きい半導体チップを搭載しようとすれば、サーマ
ルバンプからの放熱のみでは十分な排熱を行うことがで
きない場合が生じる。このようにサーマルバンプの熱伝
導能力を超えた熱量を発生する半導体チップをＰＢＧＡ
で搭載しようとすればサーマルバンプの放熱に加えて放
熱部材を配置する必要があるが、前記したとおりＰＢＧ
Ａではポッティング樹脂を用いて封止することが一般的
であり放熱部材を取り付けることが困難である。
力の大きい半導体チップを搭載しようとすれば、サーマ
ルバンプからの放熱のみでは十分な排熱を行うことがで
きない場合が生じる。このようにサーマルバンプの熱伝
導能力を超えた熱量を発生する半導体チップをＰＢＧＡ
で搭載しようとすればサーマルバンプの放熱に加えて放
熱部材を配置する必要があるが、前記したとおりＰＢＧ
Ａではポッティング樹脂を用いて封止することが一般的
であり放熱部材を取り付けることが困難である。
【０００７】また、基板にザグリを形成し、このザグリ
内に半導体チップをフェースダウンで搭載する方法によ
り、半導体チップの裏面に接した基板を介して放熱部材
を取り付け、排熱する方法を採用することも可能である
が、この方法では基板の加工が複雑となり、製造コスト
の上昇を招く問題がある。
内に半導体チップをフェースダウンで搭載する方法によ
り、半導体チップの裏面に接した基板を介して放熱部材
を取り付け、排熱する方法を採用することも可能である
が、この方法では基板の加工が複雑となり、製造コスト
の上昇を招く問題がある。
【０００８】本発明の目的は、コストの上昇を伴うこと
なく半導体チップからの放熱を効率よく行う技術を提供
することにある。
なく半導体チップからの放熱を効率よく行う技術を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体装置は、第１および第２の
表面に挟まれた内層に、スルーホール、サーマルスルー
ホール、および１層以上の内層導電層を有し、第１の表
面にボンディングリードを含む配線およびランド層を有
し、第２の表面にスルーホールを介して配線に接続され
る入出力バンプ、およびサーマルスルーホールを介して
ランド層に接続されるサーマルバンプを有するパッケー
ジ基板と、ランド層上に素子形成面を上面として搭載さ
れ、その素子形成面に形成されたボンディングパッドと
ボンディングリードとがワイヤを介して接続された半導
体基体と、半導体基体およびワイヤを覆う封止樹脂とを
有する半導体装置であって、サーマルスルーホールと内
層導電層とが接続されているものである。
表面に挟まれた内層に、スルーホール、サーマルスルー
ホール、および１層以上の内層導電層を有し、第１の表
面にボンディングリードを含む配線およびランド層を有
し、第２の表面にスルーホールを介して配線に接続され
る入出力バンプ、およびサーマルスルーホールを介して
ランド層に接続されるサーマルバンプを有するパッケー
ジ基板と、ランド層上に素子形成面を上面として搭載さ
れ、その素子形成面に形成されたボンディングパッドと
ボンディングリードとがワイヤを介して接続された半導
体基体と、半導体基体およびワイヤを覆う封止樹脂とを
有する半導体装置であって、サーマルスルーホールと内
層導電層とが接続されているものである。
【００１２】このような半導体装置によれば、サーマル
スルーホールと内層導電層とが接続されているため、半
導体基体で発生した熱がサーマルスルーホールを介して
サーマルバンプに熱伝導される第１の放熱経路に加え
て、サーマルスルーホールを介して内層導電層に伝導す
る第２の放熱経路が加わり、第１の放熱経路のみの場合
に比較して半導体装置の放熱特性を良好にし、効果的に
半導体基体を冷却することができる。なお、サーマルバ
ンプに伝導された熱はサーマルバンプの接する半導体装
置が実装された回路基板に放熱され、半導体装置を冷却
することとなる。
スルーホールと内層導電層とが接続されているため、半
導体基体で発生した熱がサーマルスルーホールを介して
サーマルバンプに熱伝導される第１の放熱経路に加え
て、サーマルスルーホールを介して内層導電層に伝導す
る第２の放熱経路が加わり、第１の放熱経路のみの場合
に比較して半導体装置の放熱特性を良好にし、効果的に
半導体基体を冷却することができる。なお、サーマルバ
ンプに伝導された熱はサーマルバンプの接する半導体装
置が実装された回路基板に放熱され、半導体装置を冷却
することとなる。
【００１３】また、内層導電層は接地電位または電源電
位に保持される配線と接続することができる。内層導電
層と配線との接続は接地電位または電源電位の配線に接
続されるスルーホールとパッケージ基板の内層で接続す
ることにより行うことができる。これにより内層導電層
を接地電位または電源電位に保持して半導体装置の耐ノ
イズ性を向上するとともに、内層導電層に伝導してきた
熱をスルーホールを介して接地バンプまたは電源バンプ
に伝導させ、半導体装置を実装する回路基板に排熱する
ことができる。この結果、半導体装置を効果的に冷却す
ることができる。
位に保持される配線と接続することができる。内層導電
層と配線との接続は接地電位または電源電位の配線に接
続されるスルーホールとパッケージ基板の内層で接続す
ることにより行うことができる。これにより内層導電層
を接地電位または電源電位に保持して半導体装置の耐ノ
イズ性を向上するとともに、内層導電層に伝導してきた
熱をスルーホールを介して接地バンプまたは電源バンプ
に伝導させ、半導体装置を実装する回路基板に排熱する
ことができる。この結果、半導体装置を効果的に冷却す
ることができる。
【００１４】また、サーマルスルーホールに接続される
内層導電層の電位と相違する電位に保持される内層導電
層が存在する場合には、そのような異なる電位の内層導
電層はサーマルスルーホールに接続されないものとする
ことができる。これにより、たとえば内層導電層として
接地電位に保持される接地プレーンと電源電位に保持さ
れる電源プレーンとを備え、サーマルスルーホールは接
地プレーンに接続されるものとし電源プレーンには接続
されないものとして各内層導電層に要求される電位保持
機能を実現できる。
内層導電層の電位と相違する電位に保持される内層導電
層が存在する場合には、そのような異なる電位の内層導
電層はサーマルスルーホールに接続されないものとする
ことができる。これにより、たとえば内層導電層として
接地電位に保持される接地プレーンと電源電位に保持さ
れる電源プレーンとを備え、サーマルスルーホールは接
地プレーンに接続されるものとし電源プレーンには接続
されないものとして各内層導電層に要求される電位保持
機能を実現できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態である半導
体装置の一例を示した断面図である。
体装置の一例を示した断面図である。
【００１７】本実施の形態の半導体装置１は、パッケー
ジ基板２の上面Ａ（第１の表面）に半導体基体３が搭載
され、パッケージ基板２の下面Ｂ（第２の表面）にアウ
ターリードとして半田バンプ４が配置されているもので
ある。
ジ基板２の上面Ａ（第１の表面）に半導体基体３が搭載
され、パッケージ基板２の下面Ｂ（第２の表面）にアウ
ターリードとして半田バンプ４が配置されているもので
ある。
【００１８】パッケージ基板２の上面Ａには、ボンディ
ングリード部５ａを含む配線５およびランド層６が形成
されている。配線５およびランド層６はたとえば銅を主
導電層とする金属膜で構成することができ、金等で表面
がメッキされていてもよい。
ングリード部５ａを含む配線５およびランド層６が形成
されている。配線５およびランド層６はたとえば銅を主
導電層とする金属膜で構成することができ、金等で表面
がメッキされていてもよい。
【００１９】半導体基体３は、パッケージ基板２の上面
Ａのランド層６上に接着層７（ペ付け剤）を介してその
表面を上面とて搭載されている。つまり半導体基体３は
フェイスアップで搭載されている。半導体基体３は、た
とえば単結晶シリコンからなり、その主面（表面）には
半導体素子が形成されている。半導体基体３の表面のボ
ンディングパッド（図示せず）と配線５のボンディング
リード部５ａとはたとえば金の細線からなるワイヤ８で
電気的に接続されている。また、半導体基体３およびワ
イヤ８は、たとえばエポキシ系樹脂からなるポッティン
グ樹脂９により封止されている。このようにパッケージ
基板２上にマウントした半導体基体３をポッティング樹
脂９を用いて封止することにより、たとえばハーメチッ
クシールを用いたパッケージングの場合よりも安価に半
導体装置を製造することができる。また、このようにフ
ェイスアップで半導体基体３をマウントすることにより
平板形状のパッケージ基板２を用いることができ、半導
体装置の部材コストを低減することができる。
Ａのランド層６上に接着層７（ペ付け剤）を介してその
表面を上面とて搭載されている。つまり半導体基体３は
フェイスアップで搭載されている。半導体基体３は、た
とえば単結晶シリコンからなり、その主面（表面）には
半導体素子が形成されている。半導体基体３の表面のボ
ンディングパッド（図示せず）と配線５のボンディング
リード部５ａとはたとえば金の細線からなるワイヤ８で
電気的に接続されている。また、半導体基体３およびワ
イヤ８は、たとえばエポキシ系樹脂からなるポッティン
グ樹脂９により封止されている。このようにパッケージ
基板２上にマウントした半導体基体３をポッティング樹
脂９を用いて封止することにより、たとえばハーメチッ
クシールを用いたパッケージングの場合よりも安価に半
導体装置を製造することができる。また、このようにフ
ェイスアップで半導体基体３をマウントすることにより
平板形状のパッケージ基板２を用いることができ、半導
体装置の部材コストを低減することができる。
【００２０】なお、パッケージ基板２は、たとえばＢＴ
樹脂からなるが、これに限定されず、エポキシ系樹脂あ
るいはガラスエポキシ系樹脂からなるものであってもよ
い。
樹脂からなるが、これに限定されず、エポキシ系樹脂あ
るいはガラスエポキシ系樹脂からなるものであってもよ
い。
【００２１】パッケージ基板２の内層には、内層導電層
として、接地電位に保持される接地プレーン１０および
電源電位に保持される電源プレーン１１が形成されてい
る。接地プレーン１０および電源プレーン１１は、たと
えば銅を主材料とする金属膜からなる。
として、接地電位に保持される接地プレーン１０および
電源電位に保持される電源プレーン１１が形成されてい
る。接地プレーン１０および電源プレーン１１は、たと
えば銅を主材料とする金属膜からなる。
【００２２】また、パッケージ基板２の内層にはスルー
ホール１２およびサーマルスルーホール１３が形成され
ている。スルーホール１２は上面Ａの配線５と下面Ｂの
半田バンプ４のうち入出力バンプ４ａとを電気的に接続
する。入出力バンプ４ａとしては、信号を入出力する信
号バンプ、接地電位に保持される接地バンプ、電源電位
に保持される電源バンプを例示できる。
ホール１２およびサーマルスルーホール１３が形成され
ている。スルーホール１２は上面Ａの配線５と下面Ｂの
半田バンプ４のうち入出力バンプ４ａとを電気的に接続
する。入出力バンプ４ａとしては、信号を入出力する信
号バンプ、接地電位に保持される接地バンプ、電源電位
に保持される電源バンプを例示できる。
【００２３】サーマルスルーホール１３は、上面Ａのラ
ンド層６と下面Ｂの半田バンプ４のうち主に排熱の作用
を行うサーマルバンプ４ｂとを接続する。すなわち、半
導体基体３で発生した熱は、接着層７を介してランド層
６に伝導し、サーマルスルーホール１３およびサーマル
バンプ４ｂを介して回路基板に放熱される。このサーマ
ルスルーホール１３およびサーマルバンプ４ｂを介する
経路を図１において経路Ｉとして示す。
ンド層６と下面Ｂの半田バンプ４のうち主に排熱の作用
を行うサーマルバンプ４ｂとを接続する。すなわち、半
導体基体３で発生した熱は、接着層７を介してランド層
６に伝導し、サーマルスルーホール１３およびサーマル
バンプ４ｂを介して回路基板に放熱される。このサーマ
ルスルーホール１３およびサーマルバンプ４ｂを介する
経路を図１において経路Ｉとして示す。
【００２４】本実施の形態では、サーマルスルーホール
１３と内層導電層の接地プレーン１０とが、図１におけ
るＣ部、すなわちパッケージ基板２の内層で接続されて
いる。このため、半導体基体３で発生した熱は、前記経
路Ｉに加えて、サーマルスルーホール１３の前記Ｃ部を
介して接地プレーン１０に伝導され、スルーホール１２
および入出力バンプ４ａを介して回路基板に排熱される
こととなる。この接地プレーン１０、スルーホール１２
および入出力バンプ４ａを介する経路を図１において経
路ＩＩとして示す。
１３と内層導電層の接地プレーン１０とが、図１におけ
るＣ部、すなわちパッケージ基板２の内層で接続されて
いる。このため、半導体基体３で発生した熱は、前記経
路Ｉに加えて、サーマルスルーホール１３の前記Ｃ部を
介して接地プレーン１０に伝導され、スルーホール１２
および入出力バンプ４ａを介して回路基板に排熱される
こととなる。この接地プレーン１０、スルーホール１２
および入出力バンプ４ａを介する経路を図１において経
路ＩＩとして示す。
【００２５】このように本実施の形態では、経路Ｉに加
えて経路ＩＩが排熱の経路として設けられているため、
効果的に半導体基体３で発生した熱を回路基板に排熱
し、半導体装置１の冷却を促進することができる。この
結果、ポッティング樹脂９を用いた低コストなパッケー
ジングにおいて、その排熱効率を高めてより発熱量の多
い半導体基体３のパッケージングを可能にすることがで
きる。
えて経路ＩＩが排熱の経路として設けられているため、
効果的に半導体基体３で発生した熱を回路基板に排熱
し、半導体装置１の冷却を促進することができる。この
結果、ポッティング樹脂９を用いた低コストなパッケー
ジングにおいて、その排熱効率を高めてより発熱量の多
い半導体基体３のパッケージングを可能にすることがで
きる。
【００２６】また、本実施の形態では、サーマルスルー
ホール１３は電源プレーン１１には接続されていない。
このため、電源プレーンの電位を電源電位に保持し、そ
の機能を果たすことができる。
ホール１３は電源プレーン１１には接続されていない。
このため、電源プレーンの電位を電源電位に保持し、そ
の機能を果たすことができる。
【００２７】なお、パッケージ基板２の下面Ｂには、半
田バンプ４の接着層１４が形成されている。接着層１４
は配線材料にクロム（Ｃｒ）、チタン（Ｔｉ）あるいは
ニッケル（Ｎｉ）等を積層したものであり、半田バンプ
４と配線材料との接着を良好にするために形成されるも
のである。
田バンプ４の接着層１４が形成されている。接着層１４
は配線材料にクロム（Ｃｒ）、チタン（Ｔｉ）あるいは
ニッケル（Ｎｉ）等を積層したものであり、半田バンプ
４と配線材料との接着を良好にするために形成されるも
のである。
【００２８】また、図２は、本実施の形態の半導体装置
を回路基板に実装した場合の一例を示した断面図であ
る。
を回路基板に実装した場合の一例を示した断面図であ
る。
【００２９】ここで例示した回路基板１５は、たとえば
その表面に配線１６を有し、電源層１７および接地層１
８をその内層に有する積層構造を有するものである。ま
た、回路基板１５の内層にはスルーホール１９が形成さ
れ、スルーホール１９によって配線１６、電源層１７お
よび接地層１８が相互に接続されている。
その表面に配線１６を有し、電源層１７および接地層１
８をその内層に有する積層構造を有するものである。ま
た、回路基板１５の内層にはスルーホール１９が形成さ
れ、スルーホール１９によって配線１６、電源層１７お
よび接地層１８が相互に接続されている。
【００３０】半導体装置１の入出力バンプ４ａは、各々
その電位あるいは入出力信号に応じて回路基板１５の配
線１６に接続され、サーマルバンプ４ｂは接地層１８に
接続される配線１６に接続されている。したがって、半
導体装置１の半導体基体３で発生した熱は、サーマルバ
ンプ４ｂおよび接地プレーン１０に接続される入出力バ
ンプ４ａを介して回路基板１５の接地層１８に伝導され
る。接地層１８は一般に熱容量の大きな回路基板１５に
接しているため温度上昇はわずかであり、半導体基体３
は速やかに冷却されることとなる。しかし、サーマルバ
ンプ４ｂは接地層１８に接続される配線１６に接続され
る必要はなく、サーマルバンプ４ｂに接続されるスルー
ホール１９と接地層１８とは切断されていてもよい。こ
の場合、サーマルバンプ４ｂに接続されるスルーホール
１９から熱容量の大きい回路基板１５に放熱されること
となる。なお、回路基板１５に裏面に、サーマルバンプ
４ｂに接続されるスルーホール１９に接して放熱部材を
設けても良い。
その電位あるいは入出力信号に応じて回路基板１５の配
線１６に接続され、サーマルバンプ４ｂは接地層１８に
接続される配線１６に接続されている。したがって、半
導体装置１の半導体基体３で発生した熱は、サーマルバ
ンプ４ｂおよび接地プレーン１０に接続される入出力バ
ンプ４ａを介して回路基板１５の接地層１８に伝導され
る。接地層１８は一般に熱容量の大きな回路基板１５に
接しているため温度上昇はわずかであり、半導体基体３
は速やかに冷却されることとなる。しかし、サーマルバ
ンプ４ｂは接地層１８に接続される配線１６に接続され
る必要はなく、サーマルバンプ４ｂに接続されるスルー
ホール１９と接地層１８とは切断されていてもよい。こ
の場合、サーマルバンプ４ｂに接続されるスルーホール
１９から熱容量の大きい回路基板１５に放熱されること
となる。なお、回路基板１５に裏面に、サーマルバンプ
４ｂに接続されるスルーホール１９に接して放熱部材を
設けても良い。
【００３１】次に、本実施の形態の半導体装置の製造方
法を図３および図４を用いて説明する。図３および図４
は本実施の形態の半導体装置の製造方法の一例を工程順
に示した断面図である。
法を図３および図４を用いて説明する。図３および図４
は本実施の形態の半導体装置の製造方法の一例を工程順
に示した断面図である。
【００３２】まず両面に銅を主材料とする金属層２０が
形成された基板２１を２枚用意し（図３（ａ））、その
金属層２０をパターニングして配線５、接地プレーン１
０、電源プレーン１１および接着層１４を形成する（図
３（ｂ））。図３（ｂ）に示すように、配線５および接
地プレーン１０は一つの基板２１の表面および裏面に形
成し、電源プレーン１１および接着層１４は他の基板２
１の表面および裏面に形成する。また、接地プレーン１
０のパターニングは後にサーマルスルーホール１３が形
成される位置にも形成し、サーマルスルーホール１３と
接続されるように形成する。
形成された基板２１を２枚用意し（図３（ａ））、その
金属層２０をパターニングして配線５、接地プレーン１
０、電源プレーン１１および接着層１４を形成する（図
３（ｂ））。図３（ｂ）に示すように、配線５および接
地プレーン１０は一つの基板２１の表面および裏面に形
成し、電源プレーン１１および接着層１４は他の基板２
１の表面および裏面に形成する。また、接地プレーン１
０のパターニングは後にサーマルスルーホール１３が形
成される位置にも形成し、サーマルスルーホール１３と
接続されるように形成する。
【００３３】このように本実施の形態の半導体装置の製
造方法では、特に工程を追加することなく接地プレーン
１０のパターニングに関する設計を若干変更するのみで
対応することが可能であり、特に本発明の導入によりコ
ストが上昇することはない。
造方法では、特に工程を追加することなく接地プレーン
１０のパターニングに関する設計を若干変更するのみで
対応することが可能であり、特に本発明の導入によりコ
ストが上昇することはない。
【００３４】次に、２つの基板をエポキシ系の樹脂で接
合する。その後、加熱処理してエポキシ系樹脂を固化
し、パッケージ基板２を形成する（図３（ｃ））。
合する。その後、加熱処理してエポキシ系樹脂を固化
し、パッケージ基板２を形成する（図３（ｃ））。
【００３５】次に、スルーホール１２およびサーマルス
ルーホール１３を形成する（図４（ａ））。スルーホー
ル１２およびサーマルスルーホール１３の形成は、所定
の位置に開孔を形成し、メッキ法により孔内面に導電層
を形成することにより行うことができる。なお、導電層
を形成した後の開孔に穴が残る場合にはその穴に樹脂を
埋め込んで塞ぐことができる。
ルーホール１３を形成する（図４（ａ））。スルーホー
ル１２およびサーマルスルーホール１３の形成は、所定
の位置に開孔を形成し、メッキ法により孔内面に導電層
を形成することにより行うことができる。なお、導電層
を形成した後の開孔に穴が残る場合にはその穴に樹脂を
埋め込んで塞ぐことができる。
【００３６】次に、パッケージ基板２の裏面に半田バン
プ４を形成する（図４（ｂ））。半田バンプ４の形成前
にあらかじめ接着層１４にクロム等のメッキを施す。
プ４を形成する（図４（ｂ））。半田バンプ４の形成前
にあらかじめ接着層１４にクロム等のメッキを施す。
【００３７】次に、パッケージ基板２の表面に半導体基
体３をマウントし、ワイヤ８をワイヤボンディングによ
り接続する（図４（ｃ））。その後、エポキシ系の樹脂
をポッティングして半導体基体３とワイヤ８を覆い、加
熱してポッティング樹脂を硬化し、図１の半導体装置を
完成する。
体３をマウントし、ワイヤ８をワイヤボンディングによ
り接続する（図４（ｃ））。その後、エポキシ系の樹脂
をポッティングして半導体基体３とワイヤ８を覆い、加
熱してポッティング樹脂を硬化し、図１の半導体装置を
完成する。
【００３８】本実施の形態の半導体装置によば、サーマ
ルスルーホール１３と接地プレーン１０とがパッケージ
基板２の内層で接続されているため、経路Ｉに加えて経
路ＩＩの放熱経路が加わり、より効果的に半導体基体３
を冷却することができる。これにより、安価なポッティ
ング樹脂による封止を行ったパッケージを、より消費電
力の大きな半導体基体に適用することが可能となる。
ルスルーホール１３と接地プレーン１０とがパッケージ
基板２の内層で接続されているため、経路Ｉに加えて経
路ＩＩの放熱経路が加わり、より効果的に半導体基体３
を冷却することができる。これにより、安価なポッティ
ング樹脂による封止を行ったパッケージを、より消費電
力の大きな半導体基体に適用することが可能となる。
【００３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４０】たとえば、上記実施の形態ではサーマルス
ルーホール１３と接地プレーン１０とが接続され、サー
マルスルーホール１３と電源プレーン１１とは接続され
ない例を示したが、その逆、すなわちサーマルスルーホ
ール１３と電源プレーン１１とが接続され、サーマルス
ルーホール１３と接地プレーン１０とは接続されない構
造としても良い。
ルーホール１３と接地プレーン１０とが接続され、サー
マルスルーホール１３と電源プレーン１１とは接続され
ない例を示したが、その逆、すなわちサーマルスルーホ
ール１３と電源プレーン１１とが接続され、サーマルス
ルーホール１３と接地プレーン１０とは接続されない構
造としても良い。
【００４１】また、半導体装置１が実装される回路基板
１５は、その内層に接地層あるいは電源層を有さない２
層プリント配線基板であってもよい。
１５は、その内層に接地層あるいは電源層を有さない２
層プリント配線基板であってもよい。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４３】本発明によれば、コストの上昇を伴うこと
なく半導体チップからの放熱を効率よく行うことができ
る。
なく半導体チップからの放熱を効率よく行うことができ
る。
【００４４】すなわち、サーマルスルーホールと内層導
電層とをパッケージ基板の内層で接続し、サーマルバン
プを介する排熱経路に加えて、内層導電層および入出力
バンプを介する放熱経路を加えることができ、より効果
的に半導体基体を冷却することができる。これにより、
安価なポッティング樹脂による封止を行ったパッケージ
ング技術を、より消費電力の大きな半導体基体に適用す
ることが可能となる。
電層とをパッケージ基板の内層で接続し、サーマルバン
プを介する排熱経路に加えて、内層導電層および入出力
バンプを介する放熱経路を加えることができ、より効果
的に半導体基体を冷却することができる。これにより、
安価なポッティング樹脂による封止を行ったパッケージ
ング技術を、より消費電力の大きな半導体基体に適用す
ることが可能となる。
【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。
を示した断面図である。
【図２】本発明の一実施の形態である半導体装置を回路
基板に実装した場合の一例を示した断面図である。
基板に実装した場合の一例を示した断面図である。
【図３】本実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図４】本実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
１ 半導体装置 ２ パッケージ基板 ３ 半導体基体 ４ 半田バンプ ４ａ 入出力バンプ ４ｂ サーマルバンプ ５ 配線 ５ａ ボンディングリード部 ６ ランド層 ７ 接着層 ８ ワイヤ ９ ポッティング樹脂 １０ 接地プレーン １１ 電源プレーン １２ スルーホール １３ サーマルスルーホール １４ 接着層 １５ 回路基板 １６ 配線 １７ 電源層 １８ 接地層 １９ スルーホール ２０ 金属層 ２１ 基板 Ａ 上面 Ｂ 下面 Ｉ 経路 ＩＩ 経路
Claims (3)
- 【請求項１】 第１および第２の表面に挟まれた内層
に、スルーホール、サーマルスルーホール、および１層
以上の内層導電層を有し、前記第１の表面に、ボンディ
ングリードを含む配線およびランド層を有し、前記第２
の表面に、前記スルーホールを介して前記配線に接続さ
れる入出力バンプ、および前記サーマルスルーホールを
介して前記ランド層に接続されるサーマルバンプを有す
るパッケージ基板と、前記ランド層上に素子形成面を上
面として搭載され、その素子形成面に形成されたボンデ
ィングパッドおよび前記ボンディングリードがワイヤを
介して接続された半導体基体と、前記半導体基体および
前記ワイヤを覆う封止樹脂とを有する半導体装置であっ
て、 前記サーマルスルーホールと前記内層導電層とが接続さ
れていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記内層導電層は、前記配線のうち接地電位または電源電
位に保持される配線と接続されていることを特徴とする
半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記サーマルスルーホールに接続される前記内層
導電層の電位と相違する電位に保持される内層導電層
は、前記サーマルスルーホールに接続されないことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276889A JPH11121643A (ja) | 1997-10-09 | 1997-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9276889A JPH11121643A (ja) | 1997-10-09 | 1997-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121643A true JPH11121643A (ja) | 1999-04-30 |
Family
ID=17575820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9276889A Pending JPH11121643A (ja) | 1997-10-09 | 1997-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121643A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118204A (ja) * | 1999-11-17 | 2002-04-19 | Sumitomo Bakelite Co Ltd | 半導体装置、並びに半導体搭載用基板及びその製造方法 |
| WO2002089204A1 (fr) * | 2001-04-16 | 2002-11-07 | Niigata Seimitsu Co., Ltd. | Dispositif semiconducteur |
| WO2004004000A1 (ja) * | 2002-06-26 | 2004-01-08 | Fujitsu Limited | 半導体装置への電源接続構造 |
| WO2006132151A1 (ja) * | 2005-06-06 | 2006-12-14 | Rohm Co., Ltd. | インタポーザおよび半導体装置 |
| JP2006339596A (ja) * | 2005-06-06 | 2006-12-14 | Rohm Co Ltd | インタポーザおよび半導体装置 |
| JP2007059486A (ja) * | 2005-08-22 | 2007-03-08 | Rohm Co Ltd | 半導体装置及び半導体装置製造用基板 |
| KR100708041B1 (ko) * | 2001-07-28 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
| WO2007147366A1 (en) * | 2006-06-16 | 2007-12-27 | Hong Kong Applied Science And Technology Research Institute Co., Ltd | Ic packages with internal heat dissipation structures |
| JP2008109161A (ja) * | 2008-01-11 | 2008-05-08 | Fujitsu Ltd | 基板ユニット |
| JP2013138068A (ja) * | 2011-12-28 | 2013-07-11 | Denso Corp | 多層プリント基板 |
| JP2014099544A (ja) * | 2012-11-15 | 2014-05-29 | Shirai Electronics Industrial Co Ltd | 回路基板 |
| JP2015099890A (ja) * | 2013-11-20 | 2015-05-28 | 株式会社東芝 | 半導体装置、及び半導体パッケージ |
| JP2016500198A (ja) * | 2012-09-25 | 2016-01-07 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | ノイズ減衰壁 |
| US9831150B2 (en) | 2015-03-11 | 2017-11-28 | Toshiba Memory Corporation | Semiconductor device and electronic device |
| US9875992B2 (en) | 2014-09-11 | 2018-01-23 | Samsung Electronics Co., Ltd. | Semiconductor package having stacked chips and a heat dissipation part and method of fabricating the same |
| JP2018093230A (ja) * | 2018-03-05 | 2018-06-14 | 東芝メモリ株式会社 | ストレージ装置、及び電子機器 |
-
1997
- 1997-10-09 JP JP9276889A patent/JPH11121643A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118204A (ja) * | 1999-11-17 | 2002-04-19 | Sumitomo Bakelite Co Ltd | 半導体装置、並びに半導体搭載用基板及びその製造方法 |
| WO2002089204A1 (fr) * | 2001-04-16 | 2002-11-07 | Niigata Seimitsu Co., Ltd. | Dispositif semiconducteur |
| KR100708041B1 (ko) * | 2001-07-28 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
| WO2004004000A1 (ja) * | 2002-06-26 | 2004-01-08 | Fujitsu Limited | 半導体装置への電源接続構造 |
| US7057272B2 (en) | 2002-06-26 | 2006-06-06 | Fujitsu Limited | Power supply connection structure to a semiconductor device |
| US8022532B2 (en) | 2005-06-06 | 2011-09-20 | Rohm Co., Ltd. | Interposer and semiconductor device |
| WO2006132151A1 (ja) * | 2005-06-06 | 2006-12-14 | Rohm Co., Ltd. | インタポーザおよび半導体装置 |
| JP2006339596A (ja) * | 2005-06-06 | 2006-12-14 | Rohm Co Ltd | インタポーザおよび半導体装置 |
| JP2007059486A (ja) * | 2005-08-22 | 2007-03-08 | Rohm Co Ltd | 半導体装置及び半導体装置製造用基板 |
| WO2007147366A1 (en) * | 2006-06-16 | 2007-12-27 | Hong Kong Applied Science And Technology Research Institute Co., Ltd | Ic packages with internal heat dissipation structures |
| US8031484B2 (en) | 2006-06-16 | 2011-10-04 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | IC packages with internal heat dissipation structures |
| JP4644717B2 (ja) * | 2008-01-11 | 2011-03-02 | 富士通株式会社 | 基板ユニット |
| JP2008109161A (ja) * | 2008-01-11 | 2008-05-08 | Fujitsu Ltd | 基板ユニット |
| JP2013138068A (ja) * | 2011-12-28 | 2013-07-11 | Denso Corp | 多層プリント基板 |
| JP2016500198A (ja) * | 2012-09-25 | 2016-01-07 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | ノイズ減衰壁 |
| JP2014099544A (ja) * | 2012-11-15 | 2014-05-29 | Shirai Electronics Industrial Co Ltd | 回路基板 |
| JP2015099890A (ja) * | 2013-11-20 | 2015-05-28 | 株式会社東芝 | 半導体装置、及び半導体パッケージ |
| US9875992B2 (en) | 2014-09-11 | 2018-01-23 | Samsung Electronics Co., Ltd. | Semiconductor package having stacked chips and a heat dissipation part and method of fabricating the same |
| US9831150B2 (en) | 2015-03-11 | 2017-11-28 | Toshiba Memory Corporation | Semiconductor device and electronic device |
| JP2018093230A (ja) * | 2018-03-05 | 2018-06-14 | 東芝メモリ株式会社 | ストレージ装置、及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7259457B2 (en) | Die-up ball grid array package including a substrate capable of mounting an integrated circuit die and method for making the same | |
| US5986885A (en) | Semiconductor package with internal heatsink and assembly method | |
| US7196403B2 (en) | Semiconductor package with heat spreader | |
| US6861750B2 (en) | Ball grid array package with multiple interposers | |
| US6630373B2 (en) | Ground plane for exposed package | |
| US7138706B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7245500B2 (en) | Ball grid array package with stepped stiffener layer | |
| WO2003083956A2 (en) | Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package | |
| JPH07254668A (ja) | 高熱放出用の半導体パッケージ | |
| JPH11121643A (ja) | 半導体装置 | |
| TWI321835B (en) | Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture | |
| US6614660B1 (en) | Thermally enhanced IC chip package | |
| US6819565B2 (en) | Cavity-down ball grid array semiconductor package with heat spreader | |
| JP3655338B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| KR100220249B1 (ko) | 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지 | |
| JP2891426B2 (ja) | 半導体装置 | |
| JPH0864730A (ja) | 半導体集積回路装置 | |
| JP3314574B2 (ja) | 半導体装置の製造方法 | |
| JPH04155853A (ja) | 半導体集積回路装置 | |
| JPH11354706A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| JP2004072113A (ja) | 熱的に強化された集積回路パッケージ | |
| JPH0817974A (ja) | 放熱構造を持つｂｇａ型ｌｓｉパッケージ | |
| KR19980025877A (ko) | 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지 | |
| JPH11163229A (ja) | 半導体装置およびその製造方法 | |
| JPS6184043A (ja) | プラグインパツケ−ジ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |