JPH0864730A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0864730A
JPH0864730A JP6195127A JP19512794A JPH0864730A JP H0864730 A JPH0864730 A JP H0864730A JP 6195127 A JP6195127 A JP 6195127A JP 19512794 A JP19512794 A JP 19512794A JP H0864730 A JPH0864730 A JP H0864730A
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JP
Japan
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semiconductor chip
bonded
plastic
integrated circuit
circuit device
Prior art date
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Withdrawn
Application number
JP6195127A
Other languages
English (en)
Inventor
Masako Sasaki
雅子 佐々木
Takayuki Okinaga
隆幸 沖永
Koji Emata
孝司 江俣
Hiroshi Tate
宏 舘
Hitoshi Horiuchi
整 堀内
Hiroshi Oguma
広志 小熊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP6195127A priority Critical patent/JPH0864730A/ja
Publication of JPH0864730A publication Critical patent/JPH0864730A/ja
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors

Abstract

(57)【要約】 【目的】 プラスチック・ピン・グリッド・アレイの熱
抵抗を低減する。 【構成】 パッケージ基板1の中央部に設けた開孔4内
に、このパッケージ基板1よりも薄いプラスチック製の
配線基板5を配置してその主面上にバンプ電極9を介し
て半導体チップ10をフェイスダウンボンディングす
る。そして、配線基板5の下面に金属製の放熱板14を
接合すると共に、半導体チップ10の上面に金属製のキ
ャップ11を接合し、半導体チップ10で発生した熱が
その両面(キャップ11および放熱板14)から放散さ
れるようにする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ピン・グリッド・アレイ(Pin Grid Array;
PGA) 型パッケージの放熱対策に適用して有効な技術に
関するものである。
【0002】
【従来の技術】近年、LSIの高集積化、高速化に伴っ
て半導体チップの発熱量が増大していることから、ピン
・グリッド・アレイ、特にプラスチック・ピン・グリッ
ド・アレイにおいては、パッケージの熱抵抗を如何にし
て低減するかが重要な課題となっている。
【0003】従来、プラスチック・ピン・グリッド・ア
レイの放熱対策としては、例えば特開平4−12344
1号公報などに記載があるように、パッケージをキャビ
ティ・ダウン構造にして半導体チップの裏面側に放熱フ
ィンを取り付けたり、キャビティ内にシリコーンゲルを
充填したりする構造が知られている。
【0004】
【発明が解決しようとする課題】しかしながら、半導体
チップの発熱量がさらに増大すると、前記従来技術のよ
うな放熱対策ではパッケージの熱抵抗を充分に低減する
ことが困難となる。
【0005】本発明の目的は、プラスチック・ピン・グ
リッド・アレイ型パッケージの熱抵抗を低減することの
できる技術を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0008】(1) 本発明のプラスチック・ピン・グリッ
ド・アレイ型半導体集積回路装置は、パッケージ基板の
中央部に設けた開孔内に、このパッケージ基板よりも薄
いプラスチック製の配線基板を配置してその主面上にバ
ンプ電極を介して半導体チップをフェイスダウンボンデ
ィングし、上記配線基板の裏面に金属製の放熱板を接合
すると共に、上記半導体チップの裏面に金属製のキャッ
プを接合した放熱構造を有するものである。
【0009】(2) 本発明のプラスチック・ピン・グリッ
ド・アレイ型半導体集積回路装置は、上記放熱板または
上記キャップに放熱フィンを接合した放熱構造を有する
ものである。
【0010】(3) 本発明のプラスチック・ピン・グリッ
ド・アレイ型半導体集積回路装置は、パッケージ基板の
中央部に設けた開孔内にエリアTABを配置してその一
面にバンプ電極を介して半導体チップをフェイスダウン
ボンディングし、上記エリアTABの他の面に金属製の
放熱板または放熱フィンを接合すると共に、上記半導体
チップの裏面に金属製のキャップを接合した放熱構造を
有するものである。
【0011】
【作用】上記した手段によれば、半導体チップがフェイ
スダウンボンディングされた薄いプラスチック製の配線
基板(またはエリアTAB)に金属製の放熱板を接合
し、さらに半導体チップの裏面に金属製のキャップを接
合することにより、半導体チップで発生した熱が半導体
チップの両面(放熱板およびキャップ)から放散される
ようになるので、プラスチック・ピン・グリッド・アレ
イの熱抵抗を低減することが可能となる。
【0012】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【0013】(実施例1)図1は、本発明の実施例1で
ある半導体集積回路装置の要部を示す断面図である。
【0014】この半導体集積回路装置は、パッケージ基
板1をガラス布基材エポキシ樹脂(ガラエポ)あるいは
ガラス布基材ポリイミド樹脂などのプラスチックで構成
した、いわゆるプラスチック・ピン・グリッド・アレイ
である。
【0015】パッケージ基板1の主面(上面)には多数
の配線2が形成されている。これらの配線2は、例えば
Cuで構成されており、その表面にはNi、Auの順で
メッキが施されている。また、パッケージ基板1の外周
部には上記配線2と接続された多数のリードピン3が挿
入されている。これらのリードピン3は、42アロイや
コバールなどのFe系合金で構成されており、その表面
にはSnあるいは半田などのメッキが施されている。
【0016】上記パッケージ基板1の中央部には開孔4
が設けてあり、その内側にはパッケージ基板1よりも薄
い配線基板5が配置されている。この配線基板5は、パ
ッケージ基板1と同じガラス布基材エポキシ樹脂、ガラ
ス布基材ポリイミド樹脂などのプラスチックで構成され
ており、その主面(上面)には、例えばCuの表面にN
i、Auの順でメッキを施した配線6が形成されてい
る。
【0017】上記パッケージ基板1の配線2と、これに
対応する配線基板5の配線6とは、リード7を介して電
気的に接続されている。リード7は、リードピン3と同
じ42アロイやコバールなどのFe系合金で構成されて
おり、半田などによって配線2,4上に接合されてい
る。パッケージ基板1の配線2と配線基板5の配線6
は、図2に示すように、Auのボンディングワイヤ8を
介して電気的に接続することもできる。
【0018】上記配線基板5の主面上には、バンプ電極
9を介して半導体チップ10がフェイスダウンボンディ
ングされている。バンプ電極9は、例えば半田(CCB
バンプ)で構成されている。
【0019】上記半導体チップ10の裏面(上面)に
は、CuやAlのような熱伝導性の高い金属で構成され
たキャップ11が半田12により接合されている。ま
た、このキャップ11の外周部は、シリコーンゴムのよ
うな低ヤング率の接着剤15によってパッケージ基板1
の主面上に接合されている。
【0020】上記キャップ11の上面には、Alのよう
な熱伝導性の高い金属製の放熱フィン13が半田あるい
は接着剤などにより接合されている。従って、半導体チ
ップ10で発生した熱の一部は、半田12およびキャッ
プ11を通じて放熱フィン13に伝達され、その表面か
ら外部に放散する。
【0021】一方、前記配線基板5の下面には、Cuや
Alのような熱伝導性の高い金属で構成された放熱板1
4が接着剤などにより接合されている。従って、半導体
チップ10で発生した熱の一部は、バンプ電極9および
薄い配線基板5を通じて放熱板14に伝達され、その表
面から外部に放散する。
【0022】このように、本実施例1のプラスチック・
ピン・グリッド・アレイによれば、半導体チップ10で
発生した熱がその両面(キャップ11および放熱板1
4)から放散されるので、その熱抵抗を確実に低減する
ことができる。
【0023】(実施例2)図3は、本発明の実施例2で
ある半導体集積回路装置の要部を示す断面図である。
【0024】本実施例2のプラスチック・ピン・グリッ
ド・アレイは、パッケージ基板1をキャビティ・ダウン
構造にしたもので、半導体チップ10の下面にキャップ
11を接合し、配線基板5の下面に放熱板14を接合し
た構造で構成されている。
【0025】本実施例2のプラスチック・ピン・グリッ
ド・アレイも、半導体チップ10で発生した熱がその両
面(キャップ11および放熱板14)から放散されるの
で、前記実施例1と同様、その熱抵抗を確実に低減する
ことができる。
【0026】(実施例3)図4は、本発明の実施例3で
ある半導体集積回路装置の要部を示す断面図である。
【0027】本実施例3のプラスチック・ピン・グリッ
ド・アレイは、パッケージ基板1の中央部に設けた開孔
4の内側にエリアTAB16を配置したことに特徴があ
る。このエリアTAB16は、ポリイミド樹脂のような
プラスチック・フィルムの両面にCuなどのリード17
を形成したもので、このリード17と半導体チップ10
とは、Auのバンプ電極18を介して電気的に接続され
ている。また、このリード17の一端(アウターリー
ド)は、周知のギャングボンディング法によってパッケ
ージ基板1の配線2上に一括接続されている。
【0028】上記エリアTAB16の上面には、シリコ
ーンゴムのような接着剤19を介して放熱板14が接合
されている。この放熱板14は、前記実施例1,2の放
熱板14と同様、CuやAlのような熱伝導性の高い金
属で構成されている。従って、半導体チップ10で発生
した熱の一部は、バンプ電極18およびエリアTAB1
6のリード17を通じて放熱板14に伝達され、その表
面から外部に放散する。
【0029】また、本実施例3のプラスチック・ピン・
グリッド・アレイは、前記実施例2と同様、パッケージ
基板1をキャビティ・ダウン構造で構成し、半導体チッ
プ10の下面に半田12を介してキャップ11を接合し
ている。従って、半導体チップ10で発生した熱の一部
は、半田12を通じてキャップ11に伝達され、その表
面から外部に放散する。
【0030】このように、本実施例3のプラスチック・
ピン・グリッド・アレイによれば、半導体チップ10で
発生した熱がその両面(キャップ11および放熱板1
4)から放散されるので、前記実施例1,2と同様、そ
の熱抵抗を確実に低減することができる。
【0031】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0032】例えば前記実施例3では、エリアTAB1
6の上面に放熱板14を接合したが、図5に示すよう
に、この放熱板14の上面にさらに放熱フィン13を接
合してもよい。また、図6に示すように、放熱板14に
代えて放熱フィン13をエリアTAB16の上面に直接
接合してもよい。
【0033】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0034】本発明のプラスチック・ピン・グリッド・
アレイによれば、半導体チップで発生した熱がその両面
から放散されるので、その熱抵抗を確実に低減すること
ができる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図2】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【図3】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【図4】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【図5】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【図6】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
【符号の説明】
1 パッケージ本体 2 配線 3 リードピン 4 開孔 5 配線基板 6 配線 7 リード 8 ボンディングワイヤ 9 バンプ電極 10 半導体チップ 11 キャップ 12 半田 13 放熱フィン 14 放熱板 15 接着剤 16 エリアTAB 17 リード 18 バンプ電極 19 接着剤
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 江俣 孝司 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 舘 宏 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 堀内 整 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小熊 広志 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 パッケージ基板をプラスチックで構成し
    たピン・グリッド・アレイ型の半導体集積回路装置であ
    って、前記パッケージ基板の中央部に設けた開孔内に、
    前記パッケージ基板よりも薄いプラスチック製の配線基
    板を配置してその主面上にバンプ電極を介して半導体チ
    ップをフェイスダウンボンディングし、前記プラスチッ
    ク製の配線基板の裏面に金属製の放熱板を接合すると共
    に、前記半導体チップの裏面に金属製のキャップを接合
    したことを特徴とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置であ
    って、前記パッケージ基板の配線と前記配線基板の配線
    とをリードまたはワイヤを介して電気的に接続したこと
    を特徴とする半導体集積回路装置。
  3. 【請求項3】 請求項1または2記載の半導体集積回路
    装置であって、前記放熱板または前記キャップに放熱フ
    ィンを接合したことを特徴とする半導体集積回路装置。
  4. 【請求項4】 パッケージ基板をプラスチックで構成し
    たピン・グリッド・アレイ型の半導体集積回路装置であ
    って、前記パッケージ基板の中央部に設けた開孔内にエ
    リアTABを配置してその一面にバンプ電極を介して半
    導体チップをフェイスダウンボンディングし、前記エリ
    アTABの他の面に金属製の放熱板または放熱フィンを
    接合すると共に、前記半導体チップの裏面に金属製のキ
    ャップを接合したことを特徴とする半導体集積回路装
    置。
JP6195127A 1994-08-19 1994-08-19 半導体集積回路装置 Withdrawn JPH0864730A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980035920A (ko) * 1996-11-15 1998-08-05 구자홍 에스오피타입 반도체 패키지
KR100294968B1 (ko) * 1997-04-30 2001-07-12 포만 제프리 엘 반도체기판용다층땜납밀봉밴드및그제조방법
KR100298691B1 (ko) * 1998-09-09 2001-09-06 마이클 디. 오브라이언 반도체 장치
US6933612B2 (en) 2002-10-21 2005-08-23 Nec Electronics Corporation Semiconductor device with improved heatsink structure
JP2007165486A (ja) * 2005-12-12 2007-06-28 Shinko Electric Ind Co Ltd 放熱板及び半導体装置
US8159020B2 (en) 2002-01-15 2012-04-17 Infineon Technologies Ag Non-volatile two transistor semiconductor memory cell and method for producing the same

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Effective date: 20011106