KR20030018207A - 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및씨오비 패키지 - Google Patents

반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및씨오비 패키지 Download PDF

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Abstract

본 발명은 반도체 칩 패키지(semiconductor chip package)에 관한 것으로, 상세하게는 반도체 칩의 비활성면측에 비활성면으로부터 내부를 향하여 공간을 형성하고 그 공간에 다른 반도체 칩이 실장될 수 있게 함으로써 반도체 칩 패키지 내의 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지(multi chip package) 및 씨오비 패키지(COB package)에 관한 것이다.

Description

반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및 씨오비 패키지{Multi chip package and COB package improved mounting density of semiconductor chip}
본 발명은 반도체 칩 패키지에 관한 것으로, 상세하게는 반도체 칩의 비활성면측에 비활성면으로부터 내부를 향하여 공간을 형성하고 그 공간에 다른 반도체 칩이 실장될 수 있게 함으로써 반도체 칩 패키지 내의 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및 씨오비 패키지에 관한 것이다.
최근의 전자 기기는 종래에 비하여 더욱 소형 경량화 되어가고 있으며, 이를 위해 더욱 소형이며 고성능인 반도체 칩 패키지가 요구되고 있다. 이러한 추세에 따라 반도체 칩 패키지는 주로 패키지 내에 복수개의 반도체 칩을 상하로 적층하거나 또는 평면상에 배열된 형태로 내장하는 멀티 칩 패키지 혹은 기판에 직접 반도체 칩을 부착하고 봉지하여 크기를 감소시킨 씨오비 패키지 등이 사용되고 있다.
이하 도면을 참조하여 종래의 멀티 칩 패키지와 씨오비 패키지에 대해 계속 설명한다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일례를 보여주는 도이고, 도 2는 종래 기술에 따른 씨오비 패키지의 일례를 보여주는 도이다.
도 1에 나타낸 종래의 멀티 칩 패키지는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 비활성면을 접착 수단(70)을 사용하여 부착시키고, 제 2 반도체 칩(20)의 활성면 중 일부를 접착 수단(70)을 사용하여 리드 프레임(30)에 부착시킨 후, 각각의 활성면에 형성된 본딩 패드들(50)과 그에 대응하는 리드들을 본딩 와이어(130)를 통해 전기적으로 연결하고, 그런 다음 그 전체를 몰딩 재료(90)로서 봉지한 구조를 가지고 있다. 그리고, 도 2에 나타낸 종래의 씨오비 패키지는 인쇄 회로 기판(150)에 제 1 반도체 칩(10)의 비활성면을 접착 수단(70)을 이용하여 부착시키고 활성면에 형성된 본딩 패드들(50)과 회로 패턴들(170)을 본딩 와이어(130)를 통해 전기적으로 연결한 다음, 인쇄 회로 기판(150) 위에 직접 몰딩 재료(90)로서 봉지한 구조를 가지고 있다.
종래의 멀티 칩 패키지의 대부분은 도 1에 나타낸 것과 같이 반도체 칩이 상하로 적층되는 구조를 갖는데, 이처럼 반도체 칩을 적층하다 보면 동일한 면적 내에서의 반도체 칩 실장 밀도를 어느 정도 높일 수는 있지만 반도체 칩 패키지의 체고(體高)가 높아지는 등 반도체 칩 패키지 자체의 크기가 증가하기 때문에 반도체 칩 패키지의 소형 경량화에 한계가 존재하게 된다. 종래의 씨오비 패키지 또한 대부분 도 2에 나타낸 것과 같은 구조를 하고 있는데, 인쇄 회로 기판에 반도체 칩을 직접 부착 시키기 때문에 그 자체만으로도 반도체 칩 패키지의 크기를 어느 정도 감소시킬 수 있으며, 멀티 칩 패키지와 같이 복수개의 반도체 칩을 적층하거나 평면상 배열하는 구조를 적용하면 반도체 칩의 실장 밀도를 더욱 높게 할 수 있지만, 그럴 경우 역시 반도체 칩 패키지의 체고가 높아지는 등 소형 경량화에는 한계가존재하게 된다.
따라서, 본 발명의 목적은 반도체 칩 패키지 크기의 큰 증가없이 반도체 칩 패키지 내의 반도체 칩 실장 밀도를 향상시킬 수 있는 멀티 칩 패키지, 씨오비 패키지 등의 반도체 칩 패키지를 제공함으로써 반도체 칩 패키지의 소형 경량화를 구현하는데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지(multi chip package)의 일례를 보여주는 도,
도 2는 종래 기술에 따른 씨오비 패키지(COB package)의 일례를 보여주는 도,
도 3a는 본 발명에 따른 멀티 칩 패키지의 일례를 보여주는 도,
도 3b는 본 발명에 따른 멀티 칩 패키지의 다른 예를 보여주는 도,
도 4a는 본 발명에 따른 씨오비 패키지의 일례를 보여주는 도,
도 4b는 본 발명에 따른 씨오비 패키지의 다른 예를 보여주는 도,
도 5a는 본 발명에 따른 제 1 반도체 칩 형태의 일례를 보여주는 도,
도 5b는 본 발명에 따른 제 1 반도체 칩 형태의 다른 예를 보여주는 도,
도 6a는 본 발명에 따른 스페이서(spacer) 형태의 일례를 보여주는 도,
도 6b는 본 발명에 따른 스페이서 형태의 다른 예를 보여주는 도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 제 1 반도체 칩 20, 200 : 제 2 반도체 칩
30 : 리드 프레임(lead frame) 50 : 본딩 패드(bonding pad)
70 : 접착 수단 90 : 몰딩 재료(molding material)
110 : 솔더볼(solder ball) 130 : 본딩 와이어(bonding wire)
150 : 인쇄 회로 기판 170 : 회로 패턴(circuit pattern)
190 : 스페이서 210 : 공간
이러한 목적을 달성하기 위하여, 본 발명은 반도체 칩 패키지 내에 복수개의 반도체 칩이 실장되는 멀티 칩 패키지에 있어서, 비활성면이 리드 프레임에 부착되고 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 리드에 전기적으로 연결되는 제 1 반도체 칩의 비활성면에는 비활성면으로부터 내부를 향하여 소정의 깊이를 갖는 공간이 형성되며 그 공간에는 적어도 한 개 이상의 다른 반도체 칩이 배치되어 그 다른 반도체 칩의 비활성면이 리드 프레임에 부착되고 그 다른 반도체 칩의 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 리드에 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지와, 이러한 멀티 칩 패키지에 있어서 제 1 반도체 칩의 비활성면의 가장자리에 스페이서를 부착하여 제 1 반도체 칩의 하부에 제 1 반도체 칩의 비활성면과 스페이서에 의한 공간을 형성하는 것을 특징으로 하는 멀티 칩 패키지와, 또한 제 1 반도체 칩과 다른 반도체 칩 사이의 공간이 몰딩 재료로 채워진 것을 특징으로 하는 멀티 칩 패키지를 제공한다. 또한, 반도체 칩의 비활성면이 인쇄 회로 기판에 직접 부착되고 활성면에 형성된 복수개의본딩 패드들이 각각 대응하는 회로 패턴에 전기적으로 연결되는 씨오비 패키지에 있어서, 비활성면이 인쇄 회로 기판에 부착되고 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 회로 패턴에 전기적으로 연결되는 제 1 반도체 칩의 비활성면에는 그 비활성면으로부터 내부를 향하여 소정의 깊이를 갖는 공간이 형성되며, 그 공간에는 적어도 한 개 이상의 다른 반도체 칩이 배치되어 그 다른 반도체 칩의 비활성면이 인쇄 회로 기판에 부착되고 그 다른 반도체 칩의 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 회로 패턴에 전기적으로 연결되는 것을 특징으로 하는 씨오비 패키지와, 이러한 씨오비 패키지에 있어서 제 1 반도체 칩의 비활성면의 가장자리에 스페이서를 부착하여 제 1 반도체 칩의 하부에 제 1 반도체 칩의 비활성면과 스페이서에 의한 공간을 형성하는 것을 특징으로 하는 씨오비 패키지와, 또한 제 1 반도체 칩과 다른 반도체 칩 사이의 공간이 몰딩 재료로 채워진 것을 특징으로 하는 씨오비 패키지를 제공한다.
이하 도면을 참조하여 본 발명에 따른 멀티 칩 패키지 및 씨오비 패키지를 상세히 설명한다.
도 3a는 본 발명에 따른 멀티 칩 패키지의 일례를 보여주는 도이며, 도 3b는 본 발명에 따른 멀티 칩 패키지의 다른 예를 보여주는 도이다.
도 3a에 나타낸 것처럼 본 발명에 따른 멀티 칩 패키지는 리드 프레임(30)에 비활성면측에 비활성면으로부터 내부를 향하여 예를 들어, 식각 등의 방법에 의해 공간(210)이 형성된 제 1 반도체 칩(100)이 부착되고 그 제 1 반도체 칩(100)의 공간(210)에는 제 2 반도체 칩(200)이 리드 프레임(30)에 부착되어 있다. 제 1 반도체 칩(100)과 제 2 반도체 칩(200) 사이의 공간(210)은 비워둘 수 있지만, 제 2 반도체 칩(200)의 방열과 보호를 위해서는 몰딩 재료 또는 반도체 칩을 접착하기 위한 접착 수단 등을 이용하여 채울 수도 있다. 도 3b에 나타낸 본 발명에 따른 멀티 칩 패키지는 제 1 반도체 칩의 비활성면측에 공간을 형성함에 있어서, 제 1 반도체 칩 자체에 공간을 형성하는 대신에 스페이서(190)를 제 1 반도체 칩의 비활성면에 부착시켜 비활성면측 하부에 공간을 형성하고 있다. 스페이서는 제 1 반도체 칩과 제 2 반도체 칩 사이에 충분한 간격을 제공하여 제 2 반도체 칩의 리드 프레임에의 부착 및 전기적 연결에 제 1 반도체 칩이 영향을 미치지 않도록 한다.
도 4a는 본 발명에 따른 씨오비 패키지의 일례를 보여주는 도이며, 도 4b는 본 발명에 따른 씨오비 패키지의 다른 예를 보여주는 도이다.
도 4a에 나타낸 것처럼 인쇄 회로 기판(1700)에 비활성면측에 비활성면으로부터 내부를 향하여 예를 들어, 식각 등의 방법에 의해 공간(210)이 형성된 제 1 반도체 칩(100)이 부착되고 그 제 1 반도체 칩(100)의 공간(210)에는 제 2 반도체 칩(200)이 인쇄 회로 기판(170)에 부착되어 있다. 제 1 반도체 칩(100)과 제 2 반도체 칩(200) 사이의 공간(210)은 비워둘 수 있지만, 이 역시 멀티 칩 패키지에서와 마찬가지로 제 2 반도체 칩(200)의 방열 및 보호를 위해서는 몰딩 재료(90) 또는 반도체 칩을 접착하기 위한 접착 수단(70) 등을 이용하여 채울 수도 있다. 도 4b에 나타낸 본 발명에 따른 씨오비 패키지는 제 1 반도체 칩의 비활성면측에 공간을 형성함에 있어서, 제 1 반도체 칩 자체에 공간을 형성하는 대신에 스페이서 (190)를 제 1 반도체 칩의 비활성면에 부착시켜 비활성면측에 공간을 형성하고 있다. 스페이서는 제 1 반도체 칩과 제 2 반도체 칩 사이에 충분한 간격을 제공하여 제 2 반도체 칩의 리드 프레임에의 부착 및 전기적 연결에 제 1 반도체 칩이 영향을 미치지 않도록 한다.
도 5a는 본 발명에 따른 제 1 반도체 칩의 형태의 일례를 보여주는 도이며, 도 5b는 본 발명에 따른 제 1 반도체 칩의 형태의 다른 예를 보여주는 도이고, 도 6a는 본 발명에 따른 스페이서의 형태의 일례를 보여주는 도이며, 도 6b는 본 발명에 따른 스페이서의 형태의 다른 예를 보여주는 도이다.
도 5a 및 도 5b에는 도 3a 및 도 4a에 나타낸 본 발명에 따른 멀티 칩 패키지 및 씨오비 패키지에 사용되는 제 1 반도체 칩(100)의 형태를 보여주는데, 제 1 반도체 칩(100)의 비활성면측에 비활성면으로부터 내부를 향하여 공간이 형성된 모습을 보여준다. 공간이 형성된 제 1 반도체 칩(100)의 형태는 도 5a 및 도 5b에 나타낸 형태에 한정되지 않고, 공간을 형성할 수 있으면 어떠한 형태라도 적용될 수 있다. 그리고, 도 6a 및 도 6b에는 도 3b 및 도 4b에 나타낸 멀티 칩 패키지 및 씨오비 패키지에 사용된 스페이서의 형태를 보여주고 있는데, 제 1 반도체 칩의 비활성면측에 공간을 형성함에 있어서, 제 1 반도체 칩의 비활성면에 예를 들어, 식각 등을 이용하여 직접 공간을 형성하는 대신에, 제 1 반도체 칩의 비활성면에 도 6a 및 도 6b에 나타낸 것과 같은 스페이서를 부착시켜 공간을 형성할 수 있다. 스페이서 역시 도 6a 및 도 6b에 나타낸 것과 같은 형태에 한정되지 않고, 제 1 반도체 칩과 리드 프레임 또는 인쇄 회로 기판과의 사이에 제 2 반도체 칩이 위치할 수 있는 공간을 확보할 수 있으면 어떠한 형태라도 적용될 수 있다.
이와 같이, 본 발명에 따른 멀티 칩 패키지 및 씨오비 패키지의 구조에 의하면, 반도체 칩의 하부에 공간을 형성하여 그곳에 다른 반도체 칩을 실장하기 때문에 한 개의 반도체 칩이 차지하는 영역의 범위 내에 복수개의 다른 반도체 칩을 실장할 수 있어서 반도체 칩 패키지 크기의 큰 증가 없이도 반도체 칩 패키지 내의 반도체 칩 실장 밀도를 향상시키는 효과를 기대할 수 있다.

Claims (6)

  1. 반도체 칩 패키지(semiconductor chip package) 내에 복수개의 반도체 칩이 실장되는 멀티 칩 패키지(multi chip package)에 있어서, 비활성면이 리드 프레임에 부착되고 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 리드에 전기적으로 연결되는 제 1 반도체 칩의 비활성면에는 상기 비활성면으로부터 내부를 향하여 소정의 깊이를 갖는 공간이 형성되며, 상기 공간에는 적어도 한 개 이상의 다른 반도체 칩이 배치되어 상기 반도체 칩의 비활성면이 리드 프레임에 부착되고 상기 반도체 칩의 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 리드에 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 제 1 반도체 칩의 비활성면의 가장자리에 스페이서 (spacer)를 부착하여 제 1 반도체 칩의 하부에 제 1 반도체 칩의 비활성면과 스페이서에 의한 공간을 형성하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서, 상기 제 1 반도체 칩과 다른 반도체 칩 사이의 공간이 몰딩 재료(molding material)로 채워진 것을 특징으로 하는 멀티 칩 패키지.
  4. 반도체 칩의 비활성면이 인쇄 회로 기판에 직접 부착되고 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 회로 패턴(circuit pattern)에 전기적으로연결되는 씨오비 패키지(COB package)에 있어서, 비활성면이 인쇄 회로 기판에 부착되고 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 회로 패턴에 전기적으로 연결되는 제 1 반도체 칩의 비활성면에는 상기 비활성면으로부터 내부를 향하여 소정의 깊이를 갖는 공간이 형성되며, 상기 공간에는 적어도 한 개 이상의 다른 반도체 칩이 배치되어 상기 반도체 칩의 비활성면이 인쇄 회로 기판에 부착되고 상기 반도체 칩의 활성면에 형성된 복수개의 본딩 패드들이 각각 대응하는 회로 패턴에 전기적으로 연결되는 것을 특징으로 하는 씨오비 패키지.
  5. 제 4 항에 있어서, 상기 제 1 반도체 칩의 비활성면의 가장자리에 스페이서를 부착하여 제 1 반도체 칩의 하부에 제 1 반도체 칩의 비활성면과 스페이서에 의한 공간을 형성하는 것을 특징으로 하는 씨오비 패키지.
  6. 제 4 항에 있어서, 상기 제 1 반도체 칩과 다른 반도체 칩 사이의 공간이 몰딩 재료로 채워진 것을 특징으로 하는 씨오비 패키지.
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