JPH03268457A - 半導体装置 - Google Patents

半導体装置

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JPH03268457A
JPH03268457A JP6866690A JP6866690A JPH03268457A JP H03268457 A JPH03268457 A JP H03268457A JP 6866690 A JP6866690 A JP 6866690A JP 6866690 A JP6866690 A JP 6866690A JP H03268457 A JPH03268457 A JP H03268457A
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JP
Japan
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package
semiconductor element
semiconductor device
stage
lower semiconductor
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JP6866690A
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English (en)
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Satoshi Kikuchi
智 菊地
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 機能の異なる二つの半導体素子を同一のパッケージに搭
載する半導体装置に関し、 信頼性及び作業性の向上を図ることを目的とし、同一パ
ッケージ内に下方半導体素子と上方半導体素子とを重ね
た状態で搭載してなる半導体装置において、該下方半導
体素子から離間し、且つ該下方半導体素子より小さい素
子搭載部と該素子搭載部を支持し該パッケージに接続さ
れた脚部とを有するステージ部材を設け、該パッケージ
上に下方半導体素子を配設すると共に、該ステージ部材
上に上方半導体素子を配設してなり、該下方半導体素子
と該パッケージ内のリードがワイヤーで接続された構成
とする。
（産業上の利用分野） 本発明は半導体装置に係り、特に機能の異なる二つの半
導体素子を同一のパッケージに搭載する半導体装置に関
する。
近年ではＮ要の多様化に伴い、半導体装置に要求される
機能も多様化し、一つのパッケージ内に機能の異なる二
つの半導体素子を搭載した半導体装置が提供されている
。
しかるに、単に二つの半導体素子をパッケージ内に並べ
て搭載した構成では、パッケージの形状が大きくなって
しまい、実装密度が低下してしまう。
そこで、実装密度を轟く維持しつつ異なるｌｌｌ能を有
する半導体素子を同一パッケージに搭載することが望ま
れている。
（従来の技術〕 従来、複数の半導体素子を同一パッケージ内に搭載する
構成としては、■第４図に示すように、パッケージ１上
に下方半導体素子２を搭載すると共に、上方半導体素子
３のパッド部分にバンブ４を設け、下方半導体素子２の
中央部に配線されたパターンに半田（Ｊ　Ｇ′Ｊする方
法が採られていた。
また他の方法としては、■第５図に示すように、樹脂等
の接着剤５を用いてパッケージ１上に搭載された下方半
導体素子２上に上方半導体素子３を接着した後、ワイヤ
ーボンディングする方法がある。
〔発明が解決しようとする課題〕
しるかに上記■の構造では、半導体素子２，３がバンブ
４により直接接続される構造であったため各半導体素子
のチップサイズが大きくなるにつれ、下方半導体素子２
がパッケージ１から受ける歪みの影響が大きくなり、半
田バンブによる接続の信頼性が低下するという課題があ
った。また、半田バンブの数が多くなると上下のバンブ
の位置合わせが難しくなり、加えて接合部の検査が困難
であるため接合作業の作業性が悪いという課題があった
。
また上記■の４１１造でも、半導体素子２．３が接着剤
５により直接接着される構成であったため、下方半導体
素子２の活性配線領域に熱歪によるマイクロクランクが
発生しく接着時には加熱処理が行われるため）、配線が
ショートする虞があるという課題があった。更に、接着
剤で上方半導体素子３を固定する際、上方半導体素子３
が傾いてしまうことがあり、この場合ワイヤーボンディ
ングの強度が低下するという課題があった。
本発明は上記の点に鑑みてなされたものであり、信頼性
及び作業性の向上を図りつる半導体装置を提供すること
を目的とする。
〔課題を解決するための手段〕
上記課題を解決するために、本発明では、同一パッケー
ジ（１３）内に下方半導体素子（１１）と上方半導体素
子（１２）とを重ねた状態で搭載してなる半導体装置に
おいて、下方半導体素子（１１）から離間し、且つ下方
半導体素子（１１）より小さい素子搭載部（１６ａ）と
素子搭載部（１６ａ）を支持しパッケージ（１３）に接
続された脚部（１６ｂ）とを有するステージ部材（１６
）を設け、 パッケージ（１３）上に下方４！尋休累了（１１）を配
設すると共に、 ステージ部材（１６）上に土り半１体素子（１２）を配
設してなり、下方半導体素子（１１）とパッケージ（１
３）内のリード（１５）がワイヤーで接続されているこ
とを特徴とする半導体装置。
（作用） 半導体［ｆを上記構成とすることにより、下方半導体素
子はパッケージ上に配設され、また上方半導体素子はパ
ッケージに取り付けられたステージ上に配設されたｍ造
となり、下方半導体素子と下方半導体素子は離間した状
態でパッケージに搭載されることになる。
Ｊ、って、各半導体素子に特性差（たとえば熱膨張係数
の差等）があったとしても、各半導体素子内でこの特性
差が影響しあうようなことはなく、パッケージ又はステ
ージ上の所定位置に各半導体素子を高精度に位置決めし
て搭載することができると共に、マイクロクラック等の
発生を確実に防止することが出来る。
更に、ステージの素子搭載部を下方半導体素子より小さ
くして下方半導体素子の電極上にステージが位置しない
ようにでき、下方半導体素子の電極に接続されるワイヤ
がステージに接触することなく、ステージを低く形成で
き、パッケージを小型にできる。
〔実施例〕
次に本発明の実施例について図面と共に説明する。第１
図は本発明の一実施例である半導体装置１０の断面図、
第２図は半導体装置１０の平面図である。この半導体装
置１０は、機能の異なる二種類の半導体素子１１．１２
を同一のパッケージ１３に搭載する所謂チップ・オン・
チップ構造の半導体装置である。
パッケージ１３はセラミック類であり、アウターリード
１４がインサート成形により植設されている。このパッ
ケージ１３には、階段状に第１のステージ部１３ａ、第
２のステージ部１３ｂ、第３のステージ部１３ｃが形成
されている。
第１のステージ部１３ａはパッケージ１３の底部にあた
る部分であり、ここには下方半導体素子１１がＡｕ３　
ｉ共晶又はＡ９ペーストにより取り付ＣＪられている。
第２のステージ部１３ｂは第１のステージ部１３ａより
高い位置に形成されており、前記したアウターリード１
４と接続された複数のインナーリード１５が形成される
と共に、本発明の要部となる中間ステージ１６が配設さ
れる。
第３のステージ部１３ｃは第２のステージ部１３ｂより
更に高い位置に形成されており、ここにもアウターリー
ド１４と接続された複数のインナーリード１７が形成さ
れている。
中間ステージ１６は例えばモリブデン板をプレス成形し
たものであり、中央部に矩形の素子搭載部１６ａを有す
ると共に、素子搭載部１６ａの四隅には外方に放射状に
延出する４本の脚部１６ｂが形成されている。また素子
搭載部１６ａは下方半導体素子１１よりも小さい形状と
されている。
この中間ステージ１６をパッケージ１３に取り付けるに
は、第２のステージ部１３ｂの四隅位置に形成されたイ
ンナーリード１５ａ上に脚部１６ｂを位置決めし、イン
ナーリード１５ａに脚部１６ｂを半田付けする。
上記中間ステージ１６は、パッケージ１３に取り付けら
れた状態で下方半導体素子１１の上面から離間した位置
に固定されるよう構成されている。
上方半導体素子１２はこの中間ステージ１６の素子搭載
部１６ａ上にＡｕＳ　ｉ共晶又はＡａペーストを用いて
固定される。ＡｕＳ　ｉ共晶による方法を用いれば、お
のおのの素子１１．１２を別工程で接合した後、中間ス
テージ１６をパッケージ１３に取り付けることもできる
。
このＡＱペーストを用いた上方半導体素子１２の固定作
業では、ＡＯペーストを固化させるため加熱処理がされ
るが、上方半導体素子１２は下方半導体素子１１のＦ面
から離間した位置に配設された中間ステージ１６上に搭
載されるため、各半導体素子１１．１２が熱膨張等の特
性差を有しているとしても、各半導体素子１１．１２は
夫々独立したステージ１３ａ、１６に搭載されるためＨ
いに影響を及ぼすようなことはない。
このように、半導体装置１０では各半導体素子１１．１
２を直接重ね合わせることなく同一パッケージ１３内に
搭載するため、接着時に熱膨張差にＪ：るマイクロクラ
ックや歪が各半導体素子１１゜１２に発生することを確
実に防止することができる。また、上下の各半導体素子
１１．１２を高粘度に位置決めする必要もなくなるため
、作業性の向上を図ることができる。
上記のようにパッケージ１３に搭載された各半導体素子
１１．１２は、その上部に形成されているポンディング
パッド１８．１９とインナーリード１５．１７がワイヤ
ーボンディングされることによりアウターリード１４に
電気的に接続される。
前記したように中間ステージ１６は矩形の素子搭載Ｍ１
６ａの四隅位置から脚部１６ｂが放射状に延出した構造
とされており、かつ素子搭載部１６ａは下方半導体素子
１１よりも小さな平面形状とされているため、ワイヤー
ボンディング作業の際中間ステージ１６が邪魔になるよ
うなことはない。
上記のように各半導体素子１１．１２がパッケージ１３
に搭載されると、バララージ１３の上部にはキャップ２
０が取り付けられ半導体装Ｈ１０が形成される。
尚、上記した実施例では強度等の面より中間ステージの
材質としてモリブデンを用いたが、これに限られるもの
ではなく、所定の強度及びインナーリードとの接合性の
良い材質であれば他の材質を用いることができるのは勿
論である。また、中周ステージの形状も実施例で示した
ものに限られるものではなく、上方半導体素子を確実に
搭載できワイヤーボンディングの邪魔にならない形状で
あれば他の形状としても良いことは勿論である。
また、下方半導体素子の電極と上方半導体素子の電極と
をワイヤーにより接続してもよい。
〔発明の効果〕
上述の如く、本発明によれば、上方半導体素子と下方半
導体素子が直接影響を及ぼすことがなくなるため、マイ
クロクラックや歪の発生を防止でき、また各半導体素子
の高精度の位置決めが不要となるため、半導体装置製造
部の作業性を向上できると共に半導体装置の信頼性を向
上することができる等の特長を有する。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置の断面図、 第２図は第１図に示す半導体装置のキャップを取り外し
た状態の平面図、 第３図及び第４図は従来の半導体装置の一例を説明する
ための図である。 図において、 １０は半導体装置、 １１は下方半導体素子、 １２は上方半導体素子、 １３はパッケージ、 １３ａは第１のステージ部、 １６は中間ステージ、 １６ａは素子搭載部、 １６ｂは脚部 をボ寸。 損率導体装置 Ｃ 本発明の一実施例である半導体装置の断面図第１図 本発明の一実施例である半導体装置の平面図第２図

Claims (1)

  1. 【特許請求の範囲】 　同一パッケージ（１３）内に下方半導体素子（１１）
    と上方半導体素子（１２）とを重ねた状態で搭載してな
    る半導体装置において、 該下方半導体素子（１１）から離間し、且つ該下方半導
    体素子（１１）より小さい素子搭載部（１６ａ）と該素
    子搭載部（１６ａ）を支持し該パッケージ（１３）に接
    続された脚部（１６ｂ）とを有するステージ部材（１６
    ）を設け、 該パッケージ（１３）上に下方半導体素子（１１）を配
    設すると共に、 該ステージ部材（１６）上に上方半導体素子（１２）を
    配設してなり、該下方半導体素子（１１）と該パッケー
    ジ（１３）内のリード（１５）がワイヤーで接続されて
    いることを特徴とする半導体装置。
JP6866690A 1990-03-19 1990-03-19 半導体装置 Pending JPH03268457A (ja)

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JP6866690A JPH03268457A (ja) 1990-03-19 1990-03-19 半導体装置

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JP6866690A JPH03268457A (ja) 1990-03-19 1990-03-19 半導体装置

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JP (1) JPH03268457A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920117A (en) * 1994-08-02 1999-07-06 Fujitsu Limited Semiconductor device and method of forming the device
US6414381B1 (en) 1999-03-15 2002-07-02 Fujitsu Media Devices Limited Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920117A (en) * 1994-08-02 1999-07-06 Fujitsu Limited Semiconductor device and method of forming the device
US6414381B1 (en) 1999-03-15 2002-07-02 Fujitsu Media Devices Limited Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board

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