DE10157361A1 - Elektronisches Bauteil und Verfahren zu seiner Herstellung - Google Patents
Elektronisches Bauteil und Verfahren zu seiner HerstellungInfo
- Publication number
- DE10157361A1 DE10157361A1 DE10157361A DE10157361A DE10157361A1 DE 10157361 A1 DE10157361 A1 DE 10157361A1 DE 10157361 A DE10157361 A DE 10157361A DE 10157361 A DE10157361 A DE 10157361A DE 10157361 A1 DE10157361 A1 DE 10157361A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- chip component
- substrate
- contact
- contact areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
Die Erfindung betrifft ein elektronisches Bauteil (21) mit einem ersten großen Halbleiterchipbaustein (1) und einem zweiten kleinen Halbleiterchipbaustein (2) jeweils mit Kontaktflächen (3 bzw. 8) sowie mit Bonddrähten (5 bzw. 7) zur Kontaktierung mit einem Substrat (11). Dabei ist auf dem Substrat der kleine Halbleiterchipbaustein und auf demselben der große Halbleiterchipbaustein angeordnet. Zwischen dem Substrat und dem großen Halbleiterchipbaustein ist eine Unterfüllung (10) aus Kunststoffmasse vorgesehen, die überhängende Abschnitte des großen Halbleiterchipbausteins unterstützt.
Description
- Die Erfindung betrifft ein elektronisches Bauteil und ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.
- Bei elektronischen Bauteilen wird oftmals ein erster großer Halbleiterchipbaustein, beispielsweise ein Logikchipbaustein, und ein zweiter kleiner Halbleiterchipbaustein, beispielsweise ein Speicherchipbaustein verwendet. Als derartige Speicherbausteine kommen bspw. Flash-, SRAM- oder DRAM- Speicherbausteine in Frage. Typischerweise weist der erste große Halbleiterchip wesentlich mehr elektrische Anschlüsse auf als der zweite kleinere Halbleiterchip. Als erster bzw. zweiter Halbleiterchip kann auch ein Digital- bzw. ein Analogbaustein miteinander kombiniert werden.
- Um auf einer Leiterplatte Platz zu sparen, ist es sinnvoll, beide Halbleiterchipbausteine in einem gemeinsamen Gehäuse mit möglichst geringem Raumbedarf unterzubringen. Es wird jedoch auch ein Prinzip angewendet, bei dem die Halbleiterchipbausteine in verschiedene Gehäuse montiert werden, die dann übereinander angeordnet werden. Dies ist jedoch ein aufwendiges und kostenintensives Verfahren, das außerdem zu großer Einbauhöhe eines derartigen elektronischen Bauteils führt.
- Bei Ausführungsformen mit in einem einzigen Gehäuse untergebrachten Halbleiterchipbausteinen sind mehrere unterschiedliche Lösungen möglich. So besteht eine Ausführungsform in einer Anordnung, bei der der größere Halbleiterchipbaustein unmittelbar auf einem Substrat montiert ist und der kleinere Halbleiterchipbaustein auf dem größeren angeordnet ist. Beide Halbleiterchipbausteine sind unmittelbar mit ihren Bonddrähten mit den Anschlusskontakten der Umverdrahtungsfläche des Substrats kontaktiert. Bei deutlich unterschiedlicher Größe der beiden Halbleiterchipbausteine führt dies jedoch zu nicht mehr akzeptablen Längen der Bonddrähte des oberen kleineren Halbleiterchipbausteins.
- Um dies zu vermeiden, sind bei einer weiteren möglichen Ausführungsform auf dem unteren großflächigeren Halbleiterchipbaustein zusätzliche Kontaktflächen für die Kontaktierung des kleineren oberen Halbleiterchipbausteins vorgesehen. Derartige elektronische Bauteile sind in der US 59 73 403 A und in der US 61 40 149 beschrieben. Eine ähnliche Verbindungstechnik, bei der alternativ mehrere gestapelte Halbleiterchips mittels Flip-Chip-Technik elektrisch leitend miteinander verbunden sind, geht aus der GB 23 44 217 A hervor. Diese Ausführungsformen erfordern jedoch ein spezielles Design des Halbleiterchipbausteins und ist darüber hinaus wegen zumindest teilweiser Beeinflussung aktiver Strukturen des größeren Halbleiterchipbausteins oftmals nicht sinnvoll anwendbar.
- Schließlich besteht eine weitere Variante darin, dass zwischen dem kleineren oberen und dem größeren unteren Halbleiterchipbaustein ein separater Verdrahtungsträger angeordnet ist, um die Bonddrähte in ihrer Länge kurz zu halten. Diese Ausführungsform hat jedoch den Nachteil, dass zusätzliche Kosten durch die elektrische Struktur des zwischengeschalteten Verdrahtungsträgers entstehen.
- Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit flächenmäßig unterschiedlich großen Halbleiterchipbausteinen zu schaffen das einfach aufgebaut und wirtschaftlich herstellbar ist und einen geringen Raumbedarf beansprucht.
- Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß weist das elektronische Bauteil einen ersten großen Halbleiterchipbaustein und einen zweiten kleinen Halbleiterchipbaustein auf, die jeweils mit Kontaktflächen auf ihren aktiven Oberflächen versehen sind. Ferner ist ein Substrat mit einer Umverdrahtungsebene, mit Kontaktanschlussflächen und Außenkontaktflächen vorgesehen. Dabei ist der kleine Halbleiterchipbaustein auf dem Substrat und der große Halbleiterchipbaustein über dem kleinen Halbleiterchipbaustein angeordnet. Ferner ist zwischen der Umverdrahtungsebene des Substrats und dem großen Halbleiterchipbaustein eine Unterfüllung aus Kunststoffmasse vorgesehen.
- Das erfindungsgemäße elektronische Bauteil hat den Vorteil, dass auch sehr große Überhänge des oberen großen Halbleiterchipbausteins über den unteren kleinen Halbleiterchipbaustein durch die Unterfüllung zuverlässig unterstützt und damit keiner Bruchgefahr ausgesetzt sind. Vorteilhaft sind ferner die vom oberen Halbleiterchipbaustein zum Substrat verlaufenden kurzen Bonddrähte. Dadurch wird die Gefahr der Verwehung dieser Bonddrähte ausgeschlossen. Zugleich ergibt sich eine einfache elektrische Entflechtung der Umverdrahtungsebene des Substrats. Auch ist eine Verbesserung der Ultraschallübertragung beim Kontaktieren der Bonddrähte gegeben.
- In einer Ausführungsform der Erfindung sind zwischen dem auf dem Substrat sitzenden kleinen Halbleiterchipbaustein und dem großen Halbleiterchipbaustein ein Zwischenträger zum Schutz der Bonddrähte des keinen Halbleiterchipbausteins angeordnet.
- Eine weitere Ausführungsform sieht vor, dass die Unterfüllung den Raum zwischen der unteren umlaufenden Kante des großen oberen Halbleiterchipbausteins und der auf dem Substrat ausgebildeten Kontaktanschlussfläche ausfüllt. Dabei sind die auf dem Substrat ausgebildeten Kontaktflächen und Kontaktanschlussflächen mittels eines Begrenzungswalls von der Unterfüllung getrennt.
- In dieser Ausführungsform ist von Vorteil, dass die über den kleinen Halbleiterchipbaustein überhängenden Abschnitte des großen Halbleiterchipbausteins optimal gestützt und bruchsicher im Baustein gehalten sind. Darüber hinaus sind durch den die Unterfüllung umgehenden Begrenzungswall die Kontaktanschlussflächen der Umverdrahtungsebene des Substrats gegebenenfalls zuverlässig gegen Verschmutzung durch unkontrolliert überfließende Kunststoffmasse geschützt. Die anschließende Kontaktierung der Bonddrähte zwischen dem oberen Halbleiterchipbaustein und den Kontaktanschlussflächen des Substrats kann problemlos in kurzer Zeit und damit auf wirtschaftliche Weise erfolgen.
- In einer weiteren Ausführungsform besteht der Begrenzungswall aus einer einfachen Lötstopschicht oder er kann auch aus einem zwischen der Unterfüllung und den auf dem Substrat ausgebildeten Kontaktanschlussflächen angeordneten und mit dem Substrat verbundenen Ring aus hochviskosem Werkstoff bestehen.
- Der Vorteil der Anordnung eines derartigen Rings als die Unterfüllung umgebenden Begrenzungswall liegt in der in einfacher Weise bestimmbaren Höhe des Rings, so dass ein optimaler Schutz der Kontaktanschlussflächen des Substrats gegen Verschmutzung durch übertretende Kunststoffmasse der Unterfüllung gegeben ist.
- Bei einer weiteren Ausführungsform der Erfindung ist vorgesehen, dass das Substrat mindestens eine von seiner Außenkontaktebene zur Umverdrahtungsebene verlaufende Öffnung zum Einbringen des Unterfüllungsmaterials aufweist.
- Diese Ausführungsform hat den Vorteil, dass die aus Kunststoffgussmasse bzw. Kunststoffpressmasse bestehende Unterfüllung optimal dosiert und blasenfrei zwischen dem oberen Halbleiterchipbaustein und dem Substrat eingebracht werden kann.
- Bei einer weiteren Ausführungsform der Erfindung ist vorgesehen, dass der kleine Halbleiterchipbaustein mittels der Flip- Chip-Technik mit dem Substrat verbunden und durch Kontakthöcker mit der Umverdrahtungsebene elektrisch kontaktiert ist, und dass der große Halbleiterchipbaustein unmittelbar auf dem kleinen Halbleiterchipbaustein angeordnet und über Bonddrähte mit den Kontaktanschlussflächen des Substrats elektrisch verbunden ist. Der große Halbleiterchipbaustein ist dabei mittels einer Klebstoffschicht auf dem kleinen Halbleiterchipbaustein angeordnet.
- Diese Ausführungsform hat den Vorteil, dass infolge der angewendeten Flip-Chip-Technik zum einen der Herstellungsprozeß des elektronischen Bauteils zeitlich sehr effizient und dass zum anderen die Bauhöhe des elektronischen Bauteils sehr niedrig gehalten ist.
- Der Vorteil eines gemäß der Erfindung aufgebauten und hergestellten elektrischen Bauteils besteht darin, dass bei einem kleinen auf dem Substrat montierten Halbleiterchipbaustein und einem über demselben angeordneten großen Halbleiterchipbaustein infolge des Einbringens einer Unterfüllung aus Kunststoffmasse auch weit herausragende Überhänge des großen Halbleiterchipbausteins über den kleinen Halbleiterchipbaustein sicher und zuverlässig unterstützt und somit bruchsicher im elektronischen Baustein gehalten sind. Außerdem sind die Bonddrahtverbindungen vom großen Halbleiterchipbaustein zum Substrat sehr kurz ausgebildet.
- Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem ersten großen Halbleiterchipbaustein und einem zweiten kleinen Halbleiterchipbaustein jeweils mit Kontaktflächen auf ihren aktiven Oberflächen sowie mit Bonddrähten zur Kontaktierung mit einem Substrat mit einer Umverdrahtungsebene mit Kontaktanschlussflächen und mit Außenkontaktflächen, weist folgende Verfahrensschritte auf:
- - Bereitstellen des ersten großen Halbleiterchipbausteins mit Kontaktflächen,
- - Bereitstellen des zweiten kleinen Halbleiterchipbausteins mit Kontaktflächen,
- - Bereitstellen des Zwischenträgers,
- - Bereitstellen des Substrats mit Kontaktanschlussflächen und Außenkontaktflächen,
- - Aufbringen des kleinen Halbleiterchipbausteins auf das Substrat,
- - Aufbringen des Zwischenträgers auf den kleinen Halbleiterchipbaustein,
- - Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des kleinen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats,
- - Aufbringen des großen Halbleiterchipbausteins auf den Zwischenträger,
- - Einbringen der Unterfüllung zwischen dem Substrat und dem großen Halbleiterchipbaustein,
- - Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des großen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats,
- - Eingießen des elektronischen Bauteils in ein Gehäuse aus Kunststoffgussmasse und
- - Bestücken der Außenkontaktflächen mit Lötbällchen.
- Alternativ können einzelne Schritte des Verfahrens modifiziert werden. So kann es bspw. vorteilhaft sein, nach dem Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des kleinen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats den kleinen Chip mit Kunststoff abzudecken und anschließend den größeren Chip aufzubringen, und erst danach die Bonddrahtverbindungen zwischen den Kontaktflächen des großen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats fertigzustellen.
- Dieses Verfahren zur Herstellung eines elektronischen Bauteils hat den Vorteil, dass infolge der Unterfüllung des Raums zwischen den überhängenden Abschnitten des oberen großen Halbleiterchipbausteins und dem Substrat eine optimale Bruchsicherheit und damit Festigkeit des elektronischen Bauteils gewährleistet ist. Durch diese Maßnahme sind auch die nachfolgenden Prozessschritte, wie Drahtbonden und Molden, bei deutlich unterschiedlich großen Halbleiterchipbausteinen in Stapelmontage optimal und wirtschaftlich durchzuführen. Auch wird der Nachteil des Verwehens der Bonddrähte zum unteren Halbleiterchipbaustein ganz vermieden.
- Bei einem Durchführungsbeispiel des Verfahrens kann der große Halbleiterchipbaustein unmittelbar auf dem kleinen Halbleiterchipbaustein angeordnet sein. Ein solches Durchführungsbeispiel weist die folgenden Verfahrensschritte auf:
- - Bereitstellen des ersten großen Halbleiterchipbausteins mit Kontaktflächen,
- - Bereitstellen des zweiten kleinen Halbleiterchipbausteins mit Kontaktflächen und Kontakthöcker,
- - Bereitstellen des Substrats mit einer Umverdrahtungsebene mit Kontaktanschlussflächen und Außenkontaktflächen,
- - Aufbringen des kleinen Halbleiterchipbausteins auf das Substrat mittels der Flip-Chip-Technik,
- - Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des kleinen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats,
- - Aufbringen des großen Halbleiterchipbausteins auf den kleinen Halbleiterchipbaustein,
- - Einbringen der Unterfüllung zwischen dem Substrat und dem großen Halbleiterchipbaustein,
- - Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des großen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats,
- - Eingießen des elektronischen Bauteils in ein Gehäuse aus Kunststoffgussmasse und
- - Bestücken der Außenkontaktflächen mit Lötbällchen.
- Gegebenenfalls kann es vorteilhaft sein, nach dem Fertigstellen der Bonddrahtverbindungen zwischen den Kontaktflächen des kleinen Halbleiterchipbausteins und der Umverdrahtungsebene des Substrats den kleinen Chip abzudecken und erst danach den großen Halbleiterchipbausteins auf den kleinen Halbleiterchipbaustein aufzubringen.
- Dieses Verfahren zur Herstellung eines elektronischen Bausteins hat den Vorteil, dass durch das Anwenden der Flip- Chip-Technik der Herstellungsprozeß beschleunigt und durch das Nichteinsetzen eines Zwischenträgers eine sehr flache und kompakte Bauweise des elektronischen Bauteils erreicht wird.
- Bei einem weiteren Durchführungsbeispiel des Verfahrens zur Herstellung eines elektronischen Bausteins der gattungsgemäßen Art wird der auf das Substrat montierte kleine Halbleiterchipbaustein mittels der Technik des Transfermoldens mit einer Kunststoffkappe umgeben, auf die dann der große Halbleiterchipbaustein aufgesetzt wird. Nach dem Fertigstellen der Bonddrahtverbindungen zwischen dem großen Halbleiterchipbaustein und dem Substrat wird in einem zweiten Schritt mittels Transfermolden die Unterfüllung zwischen dem großen Halbleiterbaustein und dem Substrat fertiggestellt.
- Der Vorteil dieses Durchführungsbeispiels liegt darin, dass der Aufbau eines elektronischen Bausteins mittels eines zwei- oder mehrstufigen Transfermoldens sehr einfach durchzuführen ist. Außerdem entstehen weniger Grenzflächen zwischen unterschiedlichen Chipmaterialien, was die Funktion des elektronischen Bauteils zuverlässiger macht. Die Drahtlängen der Bonddrähte sind optimiert und elektrische Kurzschlüsse durch Verwehungen der Bonddrähte sind minimiert.
- In einem weiteren Durchführungsbeispiel des Verfahrens zur Herstellung eines elektronischen Bausteins der gattungsgemäßen Art wird der auf das Substrat montierte kleine Halbleiterchipbaustein nach dem Fertigstellen der Bonddrahtverbindungen mit dem Substrat mittels der Technik des Schablonendrucks mit einer Kunststoffkappe umgeben, deren Kunststoffmasse dann aushärten muß. Nach dem Aufbringen des großen Halbleiterchipbausteins auf die Kunststoffmasse mittels eines Klebers und Fertigstellen der Bonddrahtverbindungen zwischen dem großen Halbleiterchipbaustein und dem Substrat wird mittels der Technik des Transfermoldens die Unterfüllung zwischen dem großen Halbleiterchipbaustein mit dem Substrat fertiggestellt.
- Dieses Verfahren zur Herstellung eines elektronischen Bauteils hat den Vorteil, dass durch das mehrstufige Einbringen der Kunststoffmasse für die Unterfüllung mittels Transfermolden keine zusätzlichen Abstandsmittel zwischen dem kleinen und dem großen Halbleiterchipbaustein erforderlich sind. Die Montageprozesse für die Fertigstellung der Bonddrahtverbindungen werden vereinfacht. Die verwendeten Transfermold-, Dispens- und Vergussmaterialien sind sehr verwandt und minimieren das Zuverlässigkeitsrisiko eines so hergestellten elektronischen Bauteils.
- In einem weiteren Durchführungsbeispiel des Verfahrens zur Herstellung eines elektronischen Bauteils wird der auf das Substrat montierte kleine Halbleiterchipbaustein mittels der Technik des Schablonendrucks mit einer aus Kunststoffvergussmasse bestehenden Kappe umgeben. Auf diese noch nasse aus Vergussmasse bestehende Kappe, denen Oberfläche jetzt als Kleber genutzt wird, wird der große Halbleiterchipbaustein unmittelbar aufgesetzt. Danach wird die Kunststoffvergussmasse ausgehärtet. Nach dem Fertigstellen der Bonddrahtverbindungen zwischen dem großen Halbleiterchipbaustein und dem Substrat wird mittels der Technik des Transfermoldens die Unterfüllung zwischen diesen beiden Bauteilen fertiggestellt. Dieses Verfahren zur Herstellung eines elektronischen Bauteils hat den Vorteil, einer optimalen, wirtschaftlichen Herstellung des elektronischen Bausteins, der darüber hinaus eine flache, kompakte Stapelanordnung aufweist. Infolge der wenigen Grenzflächen zwischen den unterschiedlichen Chipmaterialien gewährleistet ein derartig hergestellter elektronischer Baustein eine hohe Funktionszuverlässigkeit.
- Zusammenfassend ergibt sich, dass bei einem elektronischen Baustein mit einem kleinflächigen auf dem Substrat montierten Halbleiterchipbaustein und einem über demselben angeordneten großflächigen Halbleiterchipbaustein und das Einbringen einer aus einer Kunststoffpressmasse oder einer Kunststoffgussmasse bestehenden Unterfüllung in dem Raum zwischen dem Substrat und den Überhängen des oberen Halbleiterchipbaustein eine hohe Stabilität und zuverlässige Funktion des elektronischen Bausteins erzielbar ist. Durch die Anwendung der Techniken des Transfermoldens und des Schablonendrucks zur Herstellung dieser Unterfüllung ergeben sich eine sehr geringe Anzahl von Grenzflächen innerhalb des elektronischen Bausteins, was zu einer weiteren verbesserten Funktionszuverlässigkeit führt. Schließlich lassen der Aufbau und die Art und Weise der Herstellung flache und kompakte Ausführungsformen des elektronischen Bauteils zu, deren geringe Gehäuseabmessungen sich äußerst günstig bei der Stapeltechnik auswirkt.
- Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert:
- Fig. 1 zeigt eine schematische Darstellung eines erfindungsgemäßen elektronischen Bausteins im Schnitt.
- Fig. 2 zeigt eine schematische Darstellung einer Ausführungsform des elektronischen Bausteins gemäß Fig. 1 im Schnitt.
- Fig. 3 zeigt eine schematische Darstellung eines weiteren Ausführungsbeispiels eines erfindungsgemäßen elektronischen Bausteins.
- In der Fig. 1 ist ein Ausführungsbeispiel eines erfindungsgemäßen elektronischen Bausteins 21 schematisch dargestellt.
- In der Fig. 1 bezeichnet die Bezugsziffer 1 einen ersten großen Halbleiterchipbaustein, z. B. einen Baseband- Chipbaustein, die Bezugsziffer 2 einen zweiten kleinen Halbleiterchipbaustein, z. B. einen Speicher-Chipbaustein, die Bezugsziffer 3 Kontaktflächen auf der aktiven Oberfläche des ersten Halbleiterchipbausteins 1, die Bezugsziffer 4 einen Zwischenträger, der zwischen den Halbleiterchipbausteinen 1 und 2 angeordnet ist. Mit der Bezugsziffer 6 ist eine Umverdrahtungsebene bezeichnet, die auf einem mit der Bezugsziffer 11 bezeichneten Substrat aufgebracht ist. Das Substrat 11 besteht beispielsweise aus Silizium, auf deren Oberfläche eine mit der Bezugsziffer 14 bezeichnete Kontaktanschlussfläche und auf deren Unterfläche eine mit 15 bezeichnete Außenkontaktfläche vorgesehen sind.
- Mit der Bezugsziffer 9 sind Durchkontakte bezeichnet, die die Kontaktanschlussflächen 14 der Umverdrahtungsebene 6 mit den Außenkontaktflächen 15 elektrisch verbinden.
- Mit der Bezugsziffer 5 ist ein Bonddraht bezeichnet, der mit der Kontaktfläche 3 des großen Halbleiterchipbausteins 1 und der Kontaktanschlussfläche 14 des Substrats 11 elektrisch verbunden ist. Mit der Bezugsziffer 7 ist ein Bonddraht bezeichnet, der mit einer mit der Bezugsziffer 8 bezeichneten Kontaktfläche des kleinen Halbleiterchipbausteins 2, der auf dem Substrat 11 montiert ist, und der Kontaktanschlussfläche 14 des Substrats 11 elektrisch verbunden ist.
- Mit der Bezugsziffer 10 ist eine aus Kunststoffgussmasse bzw. Kunststoffpressmasse bestehende Unterfüllung bezeichnet, die den freien Raum zwischen dem Substrat 11 und dem großen Halbleiterchipbaustein 1 ausfüllt. Die Bezugsziffer 12 bezeichnet einen Begrenzungswall, der den Fuß der Unterfüllung 10 umlaufend umgibt, und der dafür sorgt, dass die Kontaktanschlussfläche 14 der Umverdrahtungsebene 6 beim Einbringen der Unterfüllung 10 nicht verschmutzt wird. Beim Ausführungsbeispiel der Fig. 1 ist der Begrenzungswall 12 als ein im Querschnitt quadratischer Ring 13 ausgebildet, der mit dem Substrat 11 fest, z. B. durch Verkleben, verbunden ist. Der gesamte elektrische Baustein 21 ist von einem schützenden Gehäuse, das mit der Bezugsziffer 20 bezeichnet ist, umgeben. Mit der Bezugsziffer 19 sind Lötbällchen bezeichnet, die auf der Außenkontaktfläche 15 des Substrats 11 aufgebracht sind.
- Zur Herstellung des oben beschriebenen elektronischen Bauteils 21 wird auf das Substrat 11 der kleine Halbleiterchipbaustein 2 mittels einer Klebstoffschicht 22 aufgebracht und mittels der Bonddrähte 7 mit der Umverdrahtungsebene 6 kontaktiert. Zum Schutz der Bonddrähte 7 wird dann auf den kleinen Halbleiterchipbaustein 2 ein Zwischenträger 4 aufgeklebt. Auf den Zwischenträger 4 wird der große Halbleiterchipbaustein 1 ebenfalls mittels einer Klebstoffschicht 22 angeordnet. Nun wird zwischen dem Substrat 11 und den überhängenden Abschnitten des großen Halbleiterchipbausteins 1 die Unterfüllung 10 eingebracht.
- Beim in der Fig. 1 dargestellten Ausführungsbeispiel füllt diese Unterfüllung 10 den Raum aus, der sich zwischen der umlaufenden unteren Kante des großen Halbleiterchipbausteins 1 und dem die Kontaktaußenflächen 14 schützenden Begrenzungswall 12 ergibt. Nach dem Einbringen der Unterfüllung 10 werden die Kontaktflächen 3 des großen Halbleiterchipbaustein 1 mittels der Bonddrähte 5 auf dem kürzesten Weg mit den Anschlusskontaktflächen 14 des Substrats 11 elektrisch verbunden. Schließlich wird der elektronische Baustein 21 mit einem schützenden Gehäuse 20 aus Kunststoffgussmasse umgeben, und es werden die Lötbällchen 19 auf die Außenkontaktflächen 15 aufgebracht.
- In der Fig. 2 ist ein weiteres Ausführungsbeispiel eines erfindungsgemäßen elektronischen Bauteils 21 in einer schematischen Darstellung im Schnitt veranschaulicht.
- Das elektronische Bauteil dieses Ausführungsbeispiels ist im Prinzip genau so aufgebaut wie das anhand der Fig. 1 beschriebene elektronische Bauteil; gleiche Bauelemente sind mit gleichen Bezugsziffern bezeichnet.
- Der Unterschied zu dem anhand der Fig. 1 beschriebenen elektronischen Bauteil liegt darin, dass durch das Substrat 11 ausgehend von der mit der Bezugsziffer 16 bezeichneten Außenkontaktebene 16 zur Umverdrahtungsebene 6 mit der Bezugsziffer 17 bezeichnete Öffnungen verlaufen. Diese Öffnungen 17 dienen zum Einbringen der die Unterfüllung 10 bildenden Kunststoffmasse. Auf diese Art und Weise wird eine homogene und blasenfreie Ausbildung der Unterfüllung 10 erreicht.
- Das in der Fig. 3 schematisch dargestellte weitere Ausführungsbeispiel eines erfindungsgemäßen elektronischen Bauteils ist im Prinzip genau so aufgebaut wie das anhand der Fig. 1 beschriebene elektronische Bauteil.
- Der Unterschied besteht darin, dass der kleine Halbleiterchipbaustein 2 mit Kontakthöckern 18 bestückt ist und unter Anwendung der Flip-Chip-Technik mit dem korrespondierenden elektrischen Verbindungsleitungen der Umverdrahtungsebene 6 des Substrats 11 elektrisch verbunden ist. Anschließend wird der große Halbleiterchipbaustein 1 auf den kleinen Halbleiterchipbaustein 1 auf den kleinen Halbleiterchipbaustein 2 mittels einer dazwischenliegenden Klebstoffschicht aufgebracht, und es wird der Raum zwischen dem Substrat 11 und dem großen Halbleiterchipbaustein 1 mit der Unterfüllung 10 ausgegossen. Schließlich werden die Kontaktflächen 3 des großen Halbleiterchipbausteins 1 mit der Umverdrahtungsebene 6 des Substrats 11 elektrisch verbunden und der gesamte elektronische Baustein 21 schützend mit einem Gehäuse 20 aus Kunststoffmasse umgeben.
- Diese Ausführungsform hat den Vorteil, dass der zum Schutz der Bonddrähte 7 des kleinen Halbleiterchipbausteins 2vorgesehene Zwischenträger 4 nicht erforderlich ist, was eine sehr niedrige Bauhöhe des elektronischen Bauteils 21 zur Folge hat. Bezugszeichenliste 1 erster großer Halbleiterchipbaustein
2 zweiter kleiner Halbleiterchipbaustein
3 Kontaktfläche (Chip 1)
4 Zwischenträger
5 erster Bonddraht
6 Umverdrahtungsebene
7 zweiter Bonddraht
8 Kontaktfläche (Chip 2)
9 Durchkontakt
10 Unterfüllung
11 Substrat
12 Begrenzungswall
13 Ring
14 Kontaktanschlußfläche
15 Außenkontaktfläche
16 Außenkontaktebene
17 Öffnung
18 Kontakthöcker
19 Lötbällchen
20 Gehäuse
21 Elektronisches Bauteil
22 Klebstoffschicht
Claims (15)
1. Elektronisches Bauteil (21) mit einem ersten großen
Halbleiterchipbaustein (1) und einem zweiten kleinen
Halbleiterchipbaustein (2) jeweils mit Kontaktflächen (3
bzw. 8) auf ihren aktiven Chipoberflächen sowie mit
Bonddrähten (5 bzw. 7) zur Kontaktierung mit einem
Substrat (11) mit einer Umverdrahtungsebene (6) mit
Kontaktanschlussflächen (14) und mit Außenkontaktflächen (15),
wobei auf dem Substrat (11) der kleine
Halbleiterchipbaustein (2) und über demselben der große
Halbleiterchipbaustein (1) angeordnet und zwischen dem Substrat
(11) und dem großen Halbleiterchipbaustein (1) eine
Unterfüllung (10) aus Kunststoffmasse vorgesehen ist.
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
zwischen dem auf dem Substrat (11) sitzenden kleinen
Halbleiterchipbaustein (2) und dem großen
Halbleiterchipbaustein (1) ein Zwischenträger (4) zum Schutz der
Bonddrähte (7) des kleinen Halbleiterchipbausteins (2)
angeordnet ist.
3. Elektronisches Bauteil nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
die Unterfüllung (10) den Raum zwischen der unteren
umlaufenden Kante des großen oberen
Halbleiterchipbausteins (1) und der auf dem Substrat (11) ausgebildeten
Kontaktanschlussfläche (14) ausfüllt.
4. Elektronisches Bauteil nach den Ansprüchen 1 bis 3,
dadurch gekennzeichnet, dass
die auf dem Substrat (11) ausgebildeten
Kontaktanschlussflächen (14) mittels eines Begrenzungswalls (12)
von der Unterfüllung (10) getrennt sind.
5. Elektronisches Bauteil nach Anspruch 4,
dadurch gekennzeichnet, dass
der Begrenzungswall (12) aus einer Lötstopschicht
besteht.
6. Elektronisches Bauteil nach Anspruch 4,
dadurch gekennzeichnet, dass
der Begrenzungswall (12) aus einem zwischen der
Unterfüllung (10) und den auf dem Substrat (11) ausgebildeten
Kontaktanschlussflächen (14) angeordneten und mit dem
Substrat (11) verbundenen Ring (13) aus hochviskosem
Werkstoff besteht.
7. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
das Substrat (11) mindestens eine von der
Außenkontaktebene (16) zur Umverdrahtungsebene (6) verlaufende
Öffnung (17) zum Einbringen des Unterfüllungsmaterials
aufweist.
8. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
der kleine Halbleiterchipbaustein (2) mittels der Flip-
Chip-Technik mit dem Substrat (11) verbunden und durch
Kontakthöcker (18) mit der Umverdrahtungsebene (6)
elektrisch kontaktiert ist, und dass der große
Halbleiterchipbaustein (1) unmittelbar auf dem kleinen
Halbleiterchipbaustein angeordnet und über Bonddrähte (5) mit den
Kontaktflächen (22) des Substrats (11) elektrisch
verbunden ist.
9. Elektronisches Bauteil nach Anspruch 8,
dadurch gekennzeichnet, dass
zwischen der Umverdrahtungsebene (6) des Substrats (11)
und dem großen Halbleiterchipbaustein (1) eine
Unterfüllung (10) vorgesehen ist.
10. Elektronische Bauteil nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, dass
die Unterfüllung (10) aus einer Kunststoffgussmasse oder
einer Kunststoffpressmasse besteht.
11. Verfahren zur Herstellung eines elektronischen Bauteils
(21) mit einem ersten großen Halbleiterchipbaustein (1)
und einem zweiten kleinen Halbleiterchipbaustein (2)
jeweils mit Kontaktflächen (3 bzw. 8) auf ihren aktiven
Oberflächen sowie mit Bonddrähten (5 bzw. 7) zur
Kontaktierung mit einem Substrat (11) mit einer
Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und mit
Außenkontaktflächen (15), wobei das Verfahren folgende
Verfahrensschritte aufweist:
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Zwischenträgers (4),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Aufbringen des Zwischenträgers (4) auf den kleinen Halbleiterchipbaustein (2),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Aufbringen des großen Halbleiterchipbausteins (1) auf den Zwischenträger (4),
Einbringen der Unterfüllung (10) zwischen Substrat (11) und dem großen Halbleiterchipbaustein (1),
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse und
Bestücken der Außenkontaktflächen (15) mit Lötbällchen (19).
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Zwischenträgers (4),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Aufbringen des Zwischenträgers (4) auf den kleinen Halbleiterchipbaustein (2),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Aufbringen des großen Halbleiterchipbausteins (1) auf den Zwischenträger (4),
Einbringen der Unterfüllung (10) zwischen Substrat (11) und dem großen Halbleiterchipbaustein (1),
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse und
Bestücken der Außenkontaktflächen (15) mit Lötbällchen (19).
12. Verfahren zur Herstellung eines elektronischen Bauteils
(21) mit einem ersten großen Halbleiterchipbaustein (1)
und einem zweiten kleinen Halbleiterchipbaustein (2)
jeweils mit Kontaktflächen (3 bzw. 8) auf ihren aktiven
Oberflächen sowie mit Bonddrähten (5 bzw. 7) zur
Kontaktierung mit einem Substrat (11) mit einer
Umverdrahtungsebene (6) mit Kontaktanschlußflächen (14) und mit
Außenkontaktflächen (15), wobei das Verfahren folgende
Verfahrensschritte aufweist:
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8) und Kontakthöcker (18),
Bereitstellen des Substrats (11) mit einer Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11) mittels der Flip-Chip-Technik,
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Aufbringen des großen Halbleiterchipbausteins (1) auf den kleinen Halbleiterchipbaustein (2),
Einbringen der Unterfüllung (10) zwischen dem Substrat (11) und dem großen Halbleiterchipbaustein (1),
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse und
Bestücken der Außenkontaktflächen (15) mit Lötbällchen (19).
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8) und Kontakthöcker (18),
Bereitstellen des Substrats (11) mit einer Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11) mittels der Flip-Chip-Technik,
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Aufbringen des großen Halbleiterchipbausteins (1) auf den kleinen Halbleiterchipbaustein (2),
Einbringen der Unterfüllung (10) zwischen dem Substrat (11) und dem großen Halbleiterchipbaustein (1),
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse und
Bestücken der Außenkontaktflächen (15) mit Lötbällchen (19).
13. Verfahren zur Herstellung eines elektronischen Bauteils
(21) mit einem ersten großen Halbleiterchipbaustein (1)
und einem zweiten kleinen Halbleiterchipbaustein (2)
jeweils mit Kontaktflächen (3 bzw. 8) auf ihren aktiven
Oberflächen sowie mit Bonddrähten (5 bzw. 7) zur
Kontaktierung mit einem Substrat (11) mit einer
Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und mit
Außenkontaktflächen (15), wobei das Verfahren folgende
Verfahrensschritte aufweist:
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit einer Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) kappenartig umgebenden Kunststoffmasse durch Transfermolden,
Aufbringen des großen Halbleiterchipbausteins (1) auf die den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffkappe,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer Kunststoffmasse zwischen dem großen Halbleiterchipbaustein (1) und dem Substrat (11) durch Transfermolden und
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse.
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit einer Umverdrahtungsebene (6) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) kappenartig umgebenden Kunststoffmasse durch Transfermolden,
Aufbringen des großen Halbleiterchipbausteins (1) auf die den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffkappe,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer Kunststoffmasse zwischen dem großen Halbleiterchipbaustein (1) und dem Substrat (11) durch Transfermolden und
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse.
14. Verfahren zur Herstellung eines elektronischen Bauteils
(21) mit einem ersten großen Halbleiterchipbaustein und
einem zweiten kleinen Halbleiterchipbaustein (2) jeweils
mit Kontaktflächen (3 bzw. 8) auf ihren aktiven
Oberflächen sowie mit Bonddrähten (5 bzw. 7) zur Kontaktierung
mit einem Substrat (11) mit einer Umverdrahtungsebene
(6) mit Kontaktanschlußflächen (14) und mit
Außenkontaktflächen (15), wobei das Verfahren folgende
Verfahrensschritte aufweist:
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffmasse durch Schablonendruck,
Aushärten der eingebrachten Kunststoffmasse,
Aufbringen des großen Halbleiterchipbausteins (1) auf die mittels Schablonendruck eingebrachte Kunststoffmasse,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer Kunststoffmasse zwischen dem großen Halbleiterchipbaustein (1) und dem Substrat (11) durch Transfermolden und
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (21) aus Kunststoffgussmasse
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffmasse durch Schablonendruck,
Aushärten der eingebrachten Kunststoffmasse,
Aufbringen des großen Halbleiterchipbausteins (1) auf die mittels Schablonendruck eingebrachte Kunststoffmasse,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer Kunststoffmasse zwischen dem großen Halbleiterchipbaustein (1) und dem Substrat (11) durch Transfermolden und
Eingießen des elektronischen Bauteils (21) in ein Gehäuse (21) aus Kunststoffgussmasse
15. Verfahren zur Herstellung eines elektronischen Bauteils
(21) mit einem ersten großen Halbleiterchipbaustein (1)
und einem zweiten kleinen Halbleiterchipbaustein (2)
jeweils mit Kontaktflächen (3 bzw. 8) auf ihren aktiven
Oberflächen sowie mit Bonddrähten (5 bzw. 7) zur
Kontaktierung mit einem Substrat (11) mit einer
Umverdrahtungsebene (6) mit Kontaktanschlußflächen (14) und mit
Außenkontaktflächen (15), wobei das Verfahren folgende
Verfahrensschritte aufweist:
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffmasse durch Schablonendruck,
Aufbringen des großen Halbleiterchipbausteins (1) auf die nasse Kunststoffmasse unter definiertem Druck,
Aushärten der Kunststoffmasse,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektrischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse.
Bereitstellen des ersten großen Halbleiterchipbausteins (1) mit Kontaktflächen (3),
Bereitstellen des zweiten kleinen Halbleiterchipbausteins (2) mit Kontaktflächen (8),
Bereitstellen des Substrats (11) mit Kontaktanschlussflächen (14) und Außenkontaktflächen (15),
Aufbringen des kleinen Halbleiterchipbausteins (2) auf das Substrat (11),
Fertigstellen der Bonddrahtverbindungen (7) zwischen den Kontaktflächen (8) des kleinen Halbleiterchipbausteins (2) und der Umverdrahtungsebene (6) des Substrats (11),
Einbringen einer den kleinen Halbleiterchipbaustein (2) umgebenden Kunststoffmasse durch Schablonendruck,
Aufbringen des großen Halbleiterchipbausteins (1) auf die nasse Kunststoffmasse unter definiertem Druck,
Aushärten der Kunststoffmasse,
Fertigstellen der Bonddrahtverbindungen (5) zwischen den Kontaktflächen (3) des großen Halbleiterchipbausteins (1) und der Umverdrahtungsebene (6) des Substrats (11),
Eingießen des elektrischen Bauteils (21) in ein Gehäuse (20) aus Kunststoffgussmasse.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10157361A DE10157361A1 (de) | 2001-11-23 | 2001-11-23 | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10157361A DE10157361A1 (de) | 2001-11-23 | 2001-11-23 | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10157361A1 true DE10157361A1 (de) | 2003-03-13 |
Family
ID=7706623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10157361A Ceased DE10157361A1 (de) | 2001-11-23 | 2001-11-23 | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10157361A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005039478A1 (de) * | 2005-08-18 | 2007-02-22 | Infineon Technologies Ag | Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63128736A (ja) * | 1986-11-19 | 1988-06-01 | Olympus Optical Co Ltd | 半導体素子 |
US5323060A (en) * | 1993-06-02 | 1994-06-21 | Micron Semiconductor, Inc. | Multichip module having a stacked chip arrangement |
US5942798A (en) * | 1997-11-24 | 1999-08-24 | Stmicroelectronics, Inc. | Apparatus and method for automating the underfill of flip-chip devices |
US5969461A (en) * | 1998-04-08 | 1999-10-19 | Cts Corporation | Surface acoustic wave device package and method |
DE10009733A1 (de) * | 1999-03-15 | 2000-10-12 | Fujitsu Media Devices Ltd | Halbleitervorrichtung und Verfahren zum Herstellen derselben |
JP2001320014A (ja) * | 2000-05-11 | 2001-11-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
2001
- 2001-11-23 DE DE10157361A patent/DE10157361A1/de not_active Ceased
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63128736A (ja) * | 1986-11-19 | 1988-06-01 | Olympus Optical Co Ltd | 半導体素子 |
US5323060A (en) * | 1993-06-02 | 1994-06-21 | Micron Semiconductor, Inc. | Multichip module having a stacked chip arrangement |
US5942798A (en) * | 1997-11-24 | 1999-08-24 | Stmicroelectronics, Inc. | Apparatus and method for automating the underfill of flip-chip devices |
US5969461A (en) * | 1998-04-08 | 1999-10-19 | Cts Corporation | Surface acoustic wave device package and method |
DE10009733A1 (de) * | 1999-03-15 | 2000-10-12 | Fujitsu Media Devices Ltd | Halbleitervorrichtung und Verfahren zum Herstellen derselben |
JP2001320014A (ja) * | 2000-05-11 | 2001-11-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005039478A1 (de) * | 2005-08-18 | 2007-02-22 | Infineon Technologies Ag | Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben |
DE102005039478B4 (de) * | 2005-08-18 | 2007-05-24 | Infineon Technologies Ag | Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben |
US7898080B2 (en) | 2005-08-18 | 2011-03-01 | Infineon Technologies Ag | Power semiconductor device comprising a semiconductor chip stack and method for producing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102016101685B4 (de) | Verfahren zur herstellung eines integrierten fan-out-packages | |
DE112005001949B4 (de) | Verfahren zum Bereitstellen von Stapelchipelementen | |
DE102004022884B4 (de) | Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben | |
DE10360708B4 (de) | Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben | |
DE102006037538B4 (de) | Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels | |
DE102013113469B4 (de) | Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren | |
EP1412978B1 (de) | Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung | |
DE102006005645B4 (de) | Stapelbarer Baustein, Bausteinstapel und Verfahren zu deren Herstellung | |
DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
DE102004033057A1 (de) | Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben | |
DE102008003160A1 (de) | Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE102009011975B4 (de) | Halbleiteranordnung mit einem lagestabilen überdeckten Element | |
DE102007063341A1 (de) | Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE102007063342A1 (de) | Halbleiterpackage (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung | |
DE102008047416A1 (de) | Halbleiteranordnung und Verfahren zur Herstelllung von Halbleiteranordnungen | |
DE10333841A1 (de) | Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben | |
DE102018111574A1 (de) | Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes | |
DE102004052921A1 (de) | Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen | |
DE10142119B4 (de) | Elektronisches Bauteil und Verfahren zu seiner Herstellung | |
DE102006000724A1 (de) | Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils | |
DE112007003208T5 (de) | Ein Halbleitergehäuse | |
DE102017215797B4 (de) | Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen | |
DE10124970B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung | |
DE102018108932B4 (de) | Package mit Info-Struktur und Verfahren zu dessen Ausbildung | |
DE102015110019B4 (de) | Verfahren zur Fertigung einer Halbleiterstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAV | Publication of unexamined application with consent of applicant | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8181 | Inventor (new situation) |
Inventor name: ZUHR, BERNHARD, 93057 REGENSBURG, DE Inventor name: WAIDHAS, BERND, 93186 PETTENDORF, DE |
|
8131 | Rejection |