JPH1197583A - 半導体基板及び半導体パッケージ、並びに、半導体パッケージ及び積層型半導体パッケージモジュールの製造方法 - Google Patents
半導体基板及び半導体パッケージ、並びに、半導体パッケージ及び積層型半導体パッケージモジュールの製造方法Info
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Abstract
いた半導体パッケージ、並びに、半導体パッケージ及び
積層型半導体パッケージモジュールの製造方法を提供す
る。 【解決手段】 非導電性の基板本体21の上面かつ略中央
部に、上面が略水平に形成された段部23を有し、かつ、
半導体チップが収納されるキャビティ24が切刻形成され
た半導体基板において、キャビティ24周囲の基板本体21
に、基板本体21の上面と下面とを貫通する複数のビアホ
ール25を穿孔形成すると共に、基板本体21内部に、半導
体チップへの配線となる複数の電導線22を、段部23の上
面とビアホール25内部とを接続するように設けて半導体
基板を構成する。そして、かかる半導体基板のキャビテ
ィ24内に半導体チップを付着すると共に、ビアホール25
内に導電性物質からなる金属バー26を充填して半導体パ
ッケージを構成する。また、かかる半導体パッケージを
複数積層して積層型半導体パッケージモジュールを構成
する。
Description
リッドアレイ(Ball Grid Array ;以下、BGAと称
す)等の半導体パッケージ及びその製造方法に関し、特
に、半導体の高集積化を図る技術に関する。
に示すようなBGA半導体パッケージの構成において
は、非導電性の基板本体11の上面に、複数のチップパッ
ド(図示せず)を有する半導体チップ13が接着剤15によ
り付着される。基板本体11の内部には、半導体チップ13
への配線となる複数の電導線(図示せず)が内設され、
半導体チップ13のチップパッドと電導線の一端とが複数
の金属ワイヤ17により電気的に夫々接続される。また、
基板本体11の上面には、半導体チップ13と金属ワイヤ17
とを密封するエポキシ(EPOXY )化合物が盛上成形され
た成形部18が形成され、基板本体11の下面の各電導線の
他端に、複数のソルダーボール19が付着される。
うに構成された半導体パッケージにおいては、基板本体
11の上面に成形部18を形成する構成であるため、半導体
パッケージを効率的に積層することができず、例えば、
高集積メモリモジュールの製造が困難であるという不具
合な点があった。
鑑み、基板本体に形成されたキャビティ内部に半導体チ
ップを収納すると共に、キャビティ内部に成形部を形成
するようにすることで、高集積化を図り得る半導体基板
及び半導体パッケージ、並びに、半導体パッケージ及び
積層型半導体パッケージモジュールの製造方法を提供す
ることを目的とする。
の発明は、非導電性の基板本体の上面かつ略中央部に、
上面が略水平に形成された段部を有し、かつ、半導体チ
ップが収納されるキャビティ(Cavity)が形成された半
導体基板であって、前記キャビティ周囲の基板本体に
は、該基板本体の上面と下面とを貫通する複数のビアホ
ール(Via Hole)が形成されると共に、前記基板本体内
部には、前記半導体チップへの配線となる複数の電導線
が、前記段部の上面とビアホール内部とを接続するよう
に設けられたことを特徴とする。
ージを製造するとき、本発明に係る半導体基板を使用す
ることができる。また、上記のような段部及び電導線の
構成により、積層型半導体パッケージの製造時における
ワイヤボンディング工程が容易になる。請求項2記載の
発明は、前記複数のビアホールの内部に充填された導電
性物質と、該導電性物質と電気的に接続しつつ、前記基
板本体の上面及び下面に夫々形成される導電性の外部端
子と、をさらに含んだ構成であることを特徴とする。
体内に内設された各電導線の電気信号を基板本体の上面
及び下面に伝達する役割を行い、且つ、各外部端子は基
板本体を複層に積層するとき、或いは、印刷回路基板
(PCB)に実装するとき、各基板本体間、又は基板本
体と印刷回路基板間の電気的な接続を容易にさせる。請
求項3記載の発明は、半導体チップへの配線となる複数
の電導線が内設された非導電性の基板本体と、該半導体
チップと前記電導線の一端とを電気的に夫々接続する複
数の導電性ワイヤと、前記半導体チップと各ワイヤとを
密封すべく前記基板本体上に形成される密封部材と、を
含んで構成される半導体パッケージであって、前記基板
本体の上面かつ略中央部には、上面が略水平に形成さ
れ、かつ、前記半導体チップが収納されるキャビティ
(Cavity)が形成され、前記キャビティ周囲の基板本体
には、該基板本体の上面と下面とを貫通する複数のビア
ホール(Via Hole)が形成されると共に、前記電導線
は、前記キャビティの段部上面と前記ビアホールの内部
とを接続するように設けられ、前記複数のビアホールの
内部には、導電性物質が夫々充填され、該導電性物質と
電気的に接続しつつ、前記基板本体の上面及び下面に導
電性の外部端子が夫々形成されることを特徴とする。
の積層が可能になるため、制限された面積内における高
集積半導体モジュールの製造が可能になる。また、上記
のような段部及び電導線の構成は、従来よりもワイヤボ
ンディング工程を容易にすると共に、ワイヤの高さ及び
長さを縮小させる。請求項4記載の発明は、半導体チッ
プへの配線となる複数の電導線が内設された非導電性の
基板本体を製作する工程と、該基板本体の上面かつ略中
央部に、上面が略水平に形成された段部を有し、かつ、
前記半導体チップが収納されるキャビティ(Cavity)を
形成する工程と、該キャビティ周囲の基板本体に、該基
板本体の上面と下面とを貫通する複数のビアホール(Vi
a Hole)を夫々形成する工程と、前記キャビティ底面上
に、前記半導体チップを付着する工程と、該半導体チッ
プと前記電導線の一端とを複数の導電性ワイヤにより電
気的に夫々接続するワイヤボンディング工程と、前記キ
ャビティ内部に、前記半導体チップと導電性ワイヤとを
密封する密封部材を充填する工程と、を含んで構成さ
れ、前記基板本体を製作する工程では、前記電導線が前
記キャビティの段部の上面とビアホールの内部とを接続
するように設けられることを特徴とする。
ールの内部に、導電性物質を充填する充填工程と、該導
電性物質と電気的に接続されるように、前記基板本体の
上面及び下面に複数の導電性の外部端子を夫々形成する
端子形成工程と、をさらに含んだ構成であることを特徴
とする。かかる構成によれば、例えば、印刷回路基板に
半導体パッケージを実装するとき、印刷回路基板と半導
体チップとの間の電気的接続をより容易にする。
前記複数のビアホールの内部に、ソルダーバー(Solder
Bar)を挿入する工程と、該ソルダーバーをリフロー
(Reflow)させて凝固させる工程と、を含んだ構成であ
ることを特徴とする。かかる構成によれば、半導体チッ
プの電気的信号が、ソルダーバーを介して外部に伝達さ
れる。
配線となる複数の電導線が内設された非導電性の基板本
体を製作する工程と、該基板本体の上面かつ略中央部
に、上面が略水平に形成された段部を有し、かつ、前記
半導体チップが収納されるキャビティ(Cavity)を形成
する工程と、該キャビティ周囲の基板本体に、該基板本
体の上面と下面とを貫通する複数のビアホール(Via Ho
le)を夫々形成する工程と、前記キャビティ底面上に、
前記半導体チップを付着する工程と、該半導体チップと
前記電導線の一端とを複数の導電性ワイヤにより電気的
に夫々接続するワイヤボンディング工程と、前記キャビ
ティ内部に、前記半導体チップと導電性ワイヤとを密封
する密封部材を充填する工程と、を施して半導体パッケ
ージを製造した後、前記半導体パッケージの各ビアホー
ルが略一直線上に整列するように、該半導体パッケージ
を複数積層する工程と、該整列された各ビアホールの内
部に、導電性物質を充填する充填工程と、該導電性物質
と電気的に接続されるように、前記最上層の半導体パッ
ケージの上面と最下層の半導体パッケージの下面とに複
数の導電性の外部端子を夫々形成する端子形成工程と、
を含んで構成され、前記基板本体を製作する工程では、
前記電導線が前記キャビティの段部の上面とビアホール
の内部とを接続するように設けられることを特徴とす
る。
高集積化した積層型半導体パッケージモジュールを製造
することが可能で、上記ビアホールにより各積層型半導
体パッケージを整列して積層することが一層容易にな
る。請求項8記載の発明によれば、前記充填工程は、前
記整列された各ビアホールの内部に、ソルダーバー(So
lder Bar)を挿入する工程と、該ソルダーバーをリフロ
ー(Reflow)させて凝固させる工程と、を含んだ構成で
あることを特徴とする。
び該半導体基板を用いた積層型半導体パッケージ、並び
に、積層型半導体パッケージ及び積層型半導体パッケー
ジモジュールの製造方法を添付した図面に基づいて説明
する。本発明の一実施形態に係る半導体基板において
は、図1に示すように、パターン化された複数の電導線
22(詳細は後述する)が内設された非電導性の基板本体
21が形成され、該基板本体21の上面かつ略中央部に、上
面が略水平に形成された段部23を有するキャビティ(Ca
vity)24が切刻形成されている。該キャビティ24の周囲
の基板本体11には、上記基板本体11の上面と下面とを貫
通する複数のビアホール(Via Hole)25が穿孔形成され
ている。ここで、上記各電導線22は、その一端が上記段
部23の上面に露出され、その他端が上記各ビアホール25
内に露出するように内設されている。
ダーバーのような導電性物質からなる金属バー(Metal
Bar )26により充填され、上記基板本体21の上面及び下
面には、金属バー26の両端に夫々電気的に接続された電
導性の外部端子27が夫々付着されている。ここで、上記
金属バー26及び外部端子27は、必要に応じて選択的に構
成することができる。
ケージは、上述した半導体基板を用いて半導体パッケー
ジをパッケージングしたもので、その構成においては、
図2に示すように、上記キャビティ24の底面上に、接着
剤等の接着部材31を媒介して付着された半導体チップ33
と、該半導体チップ33と上記各電導線22の一端とを電気
的に接続した複数の導電性ワイヤ35と、上記半導体チッ
プ33と上記各ワイヤ35とを密封すべく、上記キャビティ
24内に充填されたエポキシ(EPOXY )化合物等からなる
成形化合物37と、を含んで構成されている。
明の一実施形態に係る半導体パッケージの製造方法を説
明すると、先ず、図3(A)に示すように、パターン化
された複数の電導線22が内設された非電導性の基板本体
21を製作し、該基板本体21の上面かつ略中央部に、上面
が略水平に形成された段部23を有したキャビティ24を切
刻形成した後、該キャビティ24の周囲の基板本体21に、
該基板本体21の上面と下面とを貫通する複数のビアホー
ル25を穿孔形成する。このとき、上記各電導線22は、そ
の一端が上記段部23の上面に露出され、その他端が上記
ビアホール25内に露出するようにパターニングされてい
る。
ャビティ24の底面上に、接着剤等の接着部材31を媒介に
して半導体チップ33を付着し、該半導体チップ33と上記
各電導線22との間を導電性ワイヤ35により夫々電気的に
接続するワイヤボンディング工程を行う。次いで、図3
(C)に示すように、上記キャビティ24内に、成形化合
物37を充填し、上記半導体チップ33と上記各ワイヤ35と
を密封する成形工程を行う。
ビアホール25内に、ソルダーバーのような導電性物質か
らなる金属バー26を充填する充填工程並びに、上記各金
属バー26の両端に、電気的に接続するように上記基板本
体21の上面及び下面にソルダーボールのような導電性の
外部端子27を夫々付着する工程を選択的に施して構成す
ることもできる。上記充填工程は、上記各ビアホール25
内にソルダーバーを挿入する工程と、該ソルダーバーを
リフロー(Reflow)させて凝固させる工程と、を夫々施
すようになっている。
の一実施形態に係る積層型半導体パッケージモジュール
の製造方法を説明すると、先ず、図4(A)に示すよう
に、図3(D)に図示された各半導体パッケージ100,11
0,120 を複層に積層するが、このとき、各半導体パッケ
ージ100、110、120 に穿孔形成された複数のビアホール25
を利用し正確に整列積層する。即ち、各半導体パッケー
ジ100、110、120 のビアホール25が略一直線上に整列する
ように、半導体パッケージ100、110、120 を積層すること
で、半導体パッケージ100、110、120 が正確に整列積層さ
れる。
列された各ビアホール25内に導電性物質からなる金属バ
ー26を夫々充填する充填工程を行うが、該充填工程は、
上記整列された各ビアホール25内にソルダーバーを挿入
する工程と、それらソルダーバーをリフローさせて凝固
させる工程と、を施すようになっている。最後に、図4
(C)に示すように、上記最上層の半導体パッケージ12
0 の上面及び最下層の半導体パッケージ100 の下面に、
上記各金属バー26の両端と電気的に接続するように、複
数の導電性の外部端子27を付着する工程を施して、本発
明に係る積層型半導体パッケージモジュールの製造を終
了する。
体基板を用いて半導体チップをパッケージングすると、
半導体パッケージを容易に製造することができる。ま
た、このような半導体パッケージを用いると、制限され
た面積内で高集積化された半導体パッケージも容易に製
造することができる。さらに、積層型半導体モジュール
を製造する際に、半導体パッケージに穿孔形成された複
数のビアホールが略一直線上に整列するように積層すれ
ば、各パッケージを正確に整列積層することができると
共に、ビアホール内に充填された導電性物質により各半
導体チップを正確かつ簡単に電気的に接続し得るという
効果がある。
た断面図
を示した断面図
の製造方法を示し、(A)は第1工程図、(B)は第2
工程図、(C)は第3工程図、(D)は第4工程図
ケージモジュールの製造方法を示し、(A)は第1工程
図、(B)は第2工程図、(C)は第3工程図
体パッケージの構成を示した断面図
Claims (8)
- 【請求項1】非導電性の基板本体の上面かつ略中央部
に、上面が略水平に形成された段部を有し、かつ、半導
体チップが収納されるキャビティが形成された半導体基
板であって、 前記キャビティ周囲の基板本体には、該基板本体の上面
と下面とを貫通する複数のビアホールが形成されると共
に、 前記基板本体内部には、前記半導体チップへの配線とな
る複数の電導線が、前記段部の上面とビアホール内部と
を接続するように設けられた構成であることを特徴とす
る半導体基板。 - 【請求項2】前記複数のビアホールの内部に充填された
導電性物質と、 該導電性物質と電気的に接続しつつ、前記基板本体の上
面及び下面に夫々形成される導電性の外部端子と、 を含んだ構成である請求項1記載の半導体基板。 - 【請求項3】半導体チップへの配線となる複数の電導線
が内設された非導電性の基板本体と、 該半導体チップと前記電導線の一端とを電気的に夫々接
続する複数の導電性ワイヤと、 前記半導体チップと各ワイヤとを密封すべく前記基板本
体上に形成される密封部材と、 を含んで構成される半導体パッケージであって、 前記基板本体の上面かつ略中央部には、上面が略水平に
形成され、かつ、前記半導体チップが収納されるキャビ
ティが形成され、 前記キャビティ周囲の基板本体には、該基板本体の上面
と下面とを貫通する複数のビアホールが形成されると共
に、 前記電導線は、前記キャビティの段部上面と前記ビアホ
ールの内部とを接続するように設けられ、 前記複数のビアホールの内部には、導電性物質が夫々充
填され、 該導電性物質と電気的に接続しつつ、前記基板本体の上
面及び下面に導電性の外部端子が夫々形成されることを
特徴とする半導体パッケージ。 - 【請求項4】半導体チップへの配線となる複数の電導線
が内設された非導電性の基板本体を製作する工程と、 該基板本体の上面かつ略中央部に、上面が略水平に形成
された段部を有し、かつ、前記半導体チップが収納され
るキャビティを形成する工程と、 該キャビティ周囲の基板本体に、該基板本体の上面と下
面とを貫通する複数のビアホールを夫々形成する工程
と、 前記キャビティ底面上に、前記半導体チップを付着する
工程と、 該半導体チップと前記電導線の一端とを複数の導電性ワ
イヤにより電気的に夫々接続するワイヤボンディング工
程と、 前記キャビティ内部に、前記半導体チップと導電性ワイ
ヤとを密封する密封部材を充填する工程と、 を含んで構成され、 前記基板本体を製作する工程では、前記電導線が前記キ
ャビティの段部の上面とビアホールの内部とを接続する
ように設けられることを特徴とする半導体パッケージの
製造方法。 - 【請求項5】前記複数のビアホールの内部に、導電性物
質を充填する充填工程と、 該導電性物質と電気的に接続されるように、前記基板本
体の上面及び下面に複数の導電性の外部端子を夫々形成
する端子形成工程と、 を含んだ構成である請求項4記載の半導体パッケージの
製造方法。 - 【請求項6】前記充填工程は、 前記複数のビアホールの内部に、ソルダーバーを挿入す
る工程と、 該ソルダーバーをリフローさせて凝固させる工程と、 を含んだ構成である請求項5記載の半導体パッケージの
製造方法。 - 【請求項7】半導体チップへの配線となる複数の電導線
が内設された非導電性の基板本体を製作する工程と、 該基板本体の上面かつ略中央部に、上面が略水平に形成
された段部を有し、かつ、前記半導体チップが収納され
るキャビティを形成する工程と、 該キャビティ周囲の基板本体に、該基板本体の上面と下
面とを貫通する複数のビアホールを夫々形成する工程
と、 前記キャビティ底面上に、前記半導体チップを付着する
工程と、 該半導体チップと前記電導線の一端とを複数の導電性ワ
イヤにより電気的に夫々接続するワイヤボンディング工
程と、 前記キャビティ内部に、前記半導体チップと導電性ワイ
ヤとを密封する密封部材を充填する工程と、 を施して半導体パッケージを製造した後、 前記半導体パッケージの各ビアホールが略一直線上に整
列するように、該半導体パッケージを複数積層する工程
と、 該整列された各ビアホールの内部に、導電性物質を充填
する充填工程と、 該導電性物質と電気的に接続されるように、前記最上層
の半導体パッケージの上面と最下層の半導体パッケージ
の下面とに複数の導電性の外部端子を夫々形成する端子
形成工程と、 を含んで構成され、 前記基板本体を製作する工程では、前記電導線が前記キ
ャビティの段部の上面とビアホールの内部とを接続する
ように設けられることを特徴とする積層型半導体パッケ
ージモジュールの製造方法。 - 【請求項8】前記充填工程は、 前記整列された各ビアホールの内部に、ソルダーバーを
挿入する工程と、 該ソルダーバーをリフローさせて凝固させる工程と、 を含んだ構成である請求項7記載の積層型半導体パッケ
ージモジュールの製造方法。
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