JPS6235553A - 半導体搭載装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子を搭載し、他の回路基板との接
続を達成するための半導体搭載装置の製造方法に関する
ものである。

〔従来の技術〕

第７図は従来の半導体搭載装置の１つであるビングリッ
ドアレイパッケージを示す斜視図である。

図において、　＜３１１は基材であるアルミナセラミッ
ク。

０２はアルミナセラミックＣ１１ｌと同時に焼成して形
成された導体、この場合はタングステンを主成分とする
導体にニッケル及び金めつき処理を施し、たもので、（
至）は半導体素子（図示せず）を接続するためのタイポ
ンディングパッド、（ロ）は半導体素子の電極との接続
のためのワイヤポンディングパッド７（ト）は外部接続
用端子である。

ピングリッドアレイパッケージの場合、外部接続用端子
＠に、金属製のビンを銀ろう付は等によ、？ｆｆｌ続し
、このピンを他の回路基板（図示せず）に形成された接
続用貫通孔に挿入し、半田例けされるのが最も一般的で
ある。

半導体素子は、ダイポンディングパッド（至）上に接続
、固定し１次に半導体素子上の電極とワイヤポンディン
グパッド（ロ）を金線等のワイヤボンディングによ多接
続する。

第８図は、複数個のフリツプチッグエＣを搭載する多層
セラミック基板の工Ｃ搭載面の平面図。

第９図は第８図に示す工Ｃ搭載面の裏面を示す平面図で
ある。図において、ｈｕｔアルミナセラミックによる絶
縁層、Ｃ２は導体層で、この場合アルミナセラミック焼
成時に同時に焼成して形成されるタングステン導体上に
ニッケル及び金がめつきされているもので、フリップチ
ップＩＣ接続用バッドである。６υはアルミナセラミッ
クによる絶縁層同上に形成された外部接続用端子で２層
の構成はノリップチップエＣ接続用パッド儲ａと同一で
ある。

まず、外部接続用端子６カに金属製２例えばコバールに
ニッケルめっきしたピンを銀ろう付によ多接続する。次
にフリツプチツプエＣ（図示せず）を第８図で示したフ
リップチップＩＣ接続用バッドりに接続する。このよう
にして得られた工Ｃの搭載された多層セラミック基板を
他の回路基板に接続して（金属製のビンを回路基板に設
けられた接続用貫通孔に挿入し、半田付けする）１回路
を形成する。

〔発明が解決しようとする問題点〕

従来の半導体搭載装置は以上のように構成されているの
で、半導体素子を駆動するために必要な回路部品を他の
回路基板に搭載しなければならず。

実装面積の拡大につながっていた。特に、半導体素子の
特性上の要求で、インピーダンス整合等の目的から多く
の抵抗体を接続する必要のある場合があり２抵抗体を他
の回路基板に実装して対応していた。この場合、実装面
積の拡大のみならず。

配線長の増加等の問題を有していた。

更に、半導体素子の高機能化に伴ない、電極数が増加し
、また複数の半導体素子を搭載する場合も多く、半導体
搭載装置の外部接続用端子は多（なり９周辺部のみなら
ず格子点上にマトリックス状に配列されるものが多くな
ってきておシ、この場合、他の部品との接続を達成する
には、配線長が増加し実装の高密度化が達成できなくな
っていたＯ この発明は上記のような問題点を解消するために為され
たもので、抵抗体を高密度に形成し実装面積を小型化で
きる半導体搭載装置の製造方法を得ることを目的とする
。

〔問題点を解決するための手段〕

この発明の半導体搭載装置の製造方法に、未焼成セラミ
ック基材に配線パターンを作シ９両者を還元雰囲気中で
同時に焼成してセラミック基材に第１４体配線パターン
を形成する工程、第１導体配線パターンに酸化防止処理
を行なう工程、第１導体配線パターン間の上記セラミッ
ク基材に厚膜抵抗体を酸化雰囲気中で焼成して形成する
工程。

上記セラミック基材に第１導体配線パターンと上記厚膜
抵抗体に接続される第２導体配線パターンをめっきで形
成する工程を施すものである。

〔作用〕

この発明においては、同時焼成タイプでありながら、セ
ラミック基材に厚膜抵抗体を形成しているので、実装面
積を小型化し高密度化できる。また、第２導体配線はめ
つきにより形成するので。

銅などの低抵抗金属を使用でき、膜厚を厚くできるので
導体の電気抵抗を小さくできる。さらにめっきのパター
ニングには写真製版法などが使用できるので、微細なパ
ターニングをすることができるので実装密度を高めるこ
とができる。以上両者の組み合わせによって小型化、高
機能化、配線長の短縮化ができる。

〔実施例〕

以下、この発明の一実施例を第１図〜第６図に基いて工
程１１４に説明する。第１図（ａ）はこの実施例により
得られた半導体搭載装置を示す平面図、第１図（ｂ）は
その！ｂ〜１ｂ線拡大断線図大断面図第２図〜第６図は
その途中１桿を示すもので、第２図（ｂ）ｒｉ第２図（
ａ）平面図のＩｂ　−１ｂ線断面図、第３図（ｂ）は第
３図（ａ）　ｓｆ！−面図のＩｂ　−Ｉｂ線部分拡大断
面図。

第４図（１，）は第４図（ａ）−１導面図の［）　−１
Ｖｂ線部分拡大断面図、第５図（ｂ）は第５図（ａ）−
ｆ’面図のｙｂ　−ｖ’ｂ線部分拡大ルｒ面図、第６図
（ｂ）は第６図（ａ）平面図のｖｔｂ−ｖｘｂ線部分拡
大断面図、第６図（ｅ）は第１図（ａ）、　（ｂ）を得
るレジスト除去前を示す部分拡大断面図でおる。

図において、（］）はセラミック基材、この場合はアル
ミナセラミックによυ形成されている。（２）ハ外部接
続用端子、（３）は厚膜抵抗体で、この場合は酸化ルテ
ニウム系サーメット抵抗体、（４）はめつきによる第２
導体配線パターンで、この場合ニッケルめっきによるも
のとする。■はセラミック基材＋１１と同時焼成してな
る第１導体配線パターンで。

この場合タングステンを主成分とする。■はタングステ
ンの第１導体配線パターン■上に、酸化防止処理として
ニッケル及び金をめっきした後に。

これを被覆するように印刷、焼成された厚膜導体で、こ
の場合銀パラジウム系厚膜導体。■は無電解めっきを析
出させるための触媒作用を有する活性化層で、この場合
パラジウム金属粒子とガラス粉末とを主成分とするペー
スト（例えば、奥野製薬■商品名キャタベース）　ｃｃ
ｐ　３７３１　）　’に印刷。

焼成して形成したもの、■はレジスト層で、この場合液
状レジスト（例えば東京応化■商品名０ＦＰＲ）を用い
ている。

まず、未焼成のセラミック基材のアルミナグリーンシー
ト上にタングステン系導体ペーストを印刷し、積層、プ
レスし多層化し、還元雰囲気中１５００℃程度でアルミ
ナセラミック及びタングステン系導体を焼成して、第２
図（ａ）、　（ｂ）に示した第１導体配線パターン■を
形成した多層アルミナセラミック基材＋１）が得られる
。第２図で示した第１導体配線パターン■は、第１図（
、）の外部接続用端子（２）部に相当するが、その面積
をアルミナセラミック基材ｆｉｌに形成されている層間
接続用のバイアホール径と同等、もしくは若干広くする
程度とする（例えば直径０．２　ｘｘ〜０．３１１＋１
の円形パターンとする。）。

次に、タングステンの第１導体配線パターン■上に、無
電解ニッケルめつきＧ！ｍｌ、引き続き無電解金めつき
器を施した後、これを被覆するように銀パラジウム系厚
膜導体ペーストヲ印刷、焼成し。

第３図（ａ）、　（ｂ）に示す銀パラジウム系厚膜導体
■を得る。この場合、銀パラジウム系厚膜導体Ｇ１ｆｌ
。

タングステンの第１導体配線パターン■よりも若干広く
する（例えば直径０．２ｍの円形タングステン導体パタ
ーンに対しては直径０．３５龍程度の円形パターンとす
る。）。焼成は空気中、最高温度８５０°Ｃ程度で行な
うが、この場合タングステンの第１導体配線パターン上
に施されためつき皮膜及び銀パラジウム系の厚膜導体が
、タングステンの第１導体配線パターン層を被覆し、タ
ングステンの酸化を防止するため、タングステンの第１
導体配線パターン■と銀パラジウム系厚膜導体ωとの良
好な接続が得られる。

次に、アルミナセラミック基材（１）上、銀パラジウム
系厚膜導体ωと接触しない位置に、酸化ルテニクム系厚
膜抵抗ペーストを印刷、焼成することによシ、第４図（
−）、　（ｂ）に示す厚膜抵抗体（３局；得られる◇ 続いて、パラジウム金属粒子とガラス粉末を主成分とす
るペーストを、厚膜抵抗体（３ンの端部及び銀パラジウ
ム系厚膜導体ωの周辺部と重なる様に印刷、焼成し、第
５図（ａ）、　（１））に示す無電解めっきに対する活
性化層ωを得る。活性化層間を形成するためのペースト
として２例えば奥野製薬ｃｃｐ　３７３１が使用でき、
この場合焼成は最高温度６８０’０程度で行なう。この
様にすれば、抵抗体（３）及び銀パラジウム系厚膜導体
ωは最高温度８５０℃で焼成されており、これらに対す
る活性化層ωを焼成する際の熱による悪影響は防げる。

次に、第５図（ａ）、　（１））に示したアルミナセラ
ミッり基材１１）上に感光性液状レジスト樹脂（例えば
東京応化０ＦＰＲ）を塗布・乾燥し、所定パターンに臓
光、現像する写真製版法によね、第６図（ａ）、　（ｂ
）に示すようなパターニングされたレジスト層のが得ら
れる。これを、無電解ニッケルめっき浴に浸漬すること
により、レジスト層−の除去された部分にニッケルが析
出し、第６図（ｃ）に示す第２導体配線パターン（４）
が得られ、この後に１／レジスト−を除去し第１図（ａ
）、　（ｈ）に示す、厚膜抵抗体（３）及びめっきによ
る第２導体配線パターン（４）を有する半導体搭載装置
が得られる。

上記実施例では、多層アルミナセラミック基板について
述べたが、セラミックスを基材とし、このセラミックス
焼成時に同時に焼成してなる導体を有する半導体搭載装
置であれば良く９例えばセラミックチップキャリア、セ
ラミックビングリッドアレイバツクージ等への適用でも
同様の効果を奏する。

また、めっきによる導体配線は、無電解ニッケルめっき
により形成しているが、（ｌｉｉｔアルカリ性のレジス
トを使用すれば無電解銅めっきを使用でき。

同様の効果を得ることが出来る。

めっきによる導体配線のパターニングは、レジスト層の
除去された部分のみに無電解めっきを析出させるフルア
ディティブ法によって行なっているが、全面にめっきし
た後、めっき皮膜上にレジスト層を形成し、不必要箇所
をエツチング除去してパターニングを行なうサブトラク
ティブ法を用いても同様の効果を奏する。

更に、セラミックスと同時焼成してなる第１導体配線材
料としては、タングステンの他、モリブデン、マンガン
等高融点卑金属を使用できる。また、厚膜導体としては
銀パラジウム系ペーストに代わり、金、銀−白金、銅、
ニッケルなどのペーストを使用しても良い。

〔発明の効果〕

この発明は以上説明したとおり、未焼成セラミック基材
に配線パターンを作り２両者を還元雰囲気中で同時に焼
成してセラミック基材に第１導体配線パターンを形成す
る工程、第１導体配線パターンに酸化防止処理を行なう
工程、第１導体配線パターン間の上記セラミック基材に
厚膜抵抗体を酸化雰囲気中で焼成して形成する工程、上
記セラミック基材に第１導体配線パターンと上記厚膜抵
抗体に接続される第２導体配線パターンをめっきで形成
する工程を施すことにより、同時焼成タイプでありなが
らセラミック基材に厚膜抵抗体を。

形成しているので、実装面積を小型化し高密度化でき、
また第２導体配線は銅など電気抵抗の小さいものを使用
でき、導体の電気抵抗を小さくできるとともにめっきは
写真製版などが使用できるのでファインパターン化でき
る。従って両者の組みあわせによって小型化、高機能化
、配線長の短縮ができる半導体搭載装置が得られる効果
がろる。

【図面の簡単な説明】

第１図（ａ）　Ｕこの発明の一実施例により得られた半
導体搭載装置を示す平面図、第１図（ｂ）はその１ｂ−
１１）線断面図、第２図（ａ）〜第６図（ａ）はこの発
明の一実施例の途中工程を示す平面図、第２図（ｂ）〜
第６図（ｂ）及び第６図（ｃ）は同じくその断面図、第
７図は従来の半導体搭載装置を示す斜視図、第８図。 第９図は他の従来の半導体搭載装置を示す平面図である
。 （旧・・セラミック基材、■・・・第１導体配線バター
７、　（３＋・・・厚膜抵抗体、（４）・・・第２導体
配線パターン。 なお２図中、同一符号は同−又は相当部分を示す０

Claims (6)

【特許請求の範囲】
1. （１）未焼成セラミック基材に配線パターンを作り、両
   者を還元雰囲気中で同時に焼成してセラミック基材に第
   １導体配線パターンを形成する工程、第１導体配線パタ
   ーンに酸化防止処理を行なう工程、第１導体配線パター
   ン間の上記セラミック基材に厚膜抵抗体を酸化雰囲気中
   で焼成して形成する工程、上記セラミック基材に第１導
   体配線パターンと上記厚膜抵抗体に接続される第２導体
   配線パターンをめつきで形成する工程を施す半導体搭載
   装置の製造方法。
2. （２）第１導体配線はタングステン、モリブデン及びマ
   ンガンの高融点金属のうちのいずれか一種を主成分とす
   る特許請求の範囲第１項記載の半導体搭載装置の製造方
   法。
3. （３）厚膜抵抗体は酸化ルテニウム系厚膜抵抗体である
   特許請求の範囲第１項又は第２項記載の半導体搭載装置
   の製造方法。
4. （４）めつきは無電解めつきである特許請求の範囲第１
   項ないし第３項のいずれかに記載の半導体搭載装置の製
   造方法。
5. （５）第２導体配線は銅である特許請求の範囲第１項な
   いし第４項のいずれかに記載の半導体搭載装置。
6. （６）第２導体配線パターンは写真製版法によりパター
   ニングする特許請求の範囲第１項ないし第５項のいずれ
   かに記載の半導体搭載装置。