JPS5885553A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5885553A JPS5885553A JP18476881A JP18476881A JPS5885553A JP S5885553 A JPS5885553 A JP S5885553A JP 18476881 A JP18476881 A JP 18476881A JP 18476881 A JP18476881 A JP 18476881A JP S5885553 A JPS5885553 A JP S5885553A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor chip
- thickness
- main surface
- pattern
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装−−に関する。
近年のグイナミソク・メモリは１年間に約２倍の割合い
で、高集積度化が進んでいるが、半導体チップの面オ★
はほとんど変化してないのが現状である。したがって、
高集積度化全実現するには高度な微細加工技術が必要に
なって米でおり、集積度が増加すればするほどメモリの
信号量が減少す６４ＫＲＡＩ可を例にとると、５４Ｋｆ
ｔＡＭの場合種々のプロセスの改良が加えられ、小さい
面積のメモリセルでもかなりの１Ｂ号前が得られるよう
ＶＣ設計されているが、やはり１６ＫＲＡＭの半分程度
の信号量しか得られていない。従って、微細加工技術の
圏難さに加えて、物質から放射されるα線によるソフト
エラーの問題の解決がクローズアソグされてくる。実際
１６ＫＩ（ＡＭの場合にはほとんどα線対策は不必要で
あったにもかかわらず、５４ＫＨ・Ａ、Ｍでは特にα線
対策必要である。
で、高集積度化が進んでいるが、半導体チップの面オ★
はほとんど変化してないのが現状である。したがって、
高集積度化全実現するには高度な微細加工技術が必要に
なって米でおり、集積度が増加すればするほどメモリの
信号量が減少す６４ＫＲＡＩ可を例にとると、５４Ｋｆ
ｔＡＭの場合種々のプロセスの改良が加えられ、小さい
面積のメモリセルでもかなりの１Ｂ号前が得られるよう
ＶＣ設計されているが、やはり１６ＫＲＡＭの半分程度
の信号量しか得られていない。従って、微細加工技術の
圏難さに加えて、物質から放射されるα線によるソフト
エラーの問題の解決がクローズアソグされてくる。実際
１６ＫＩ（ＡＭの場合にはほとんどα線対策は不必要で
あったにもかかわらず、５４ＫＨ・Ａ、Ｍでは特にα線
対策必要である。
従来のα線対策として２つがある。１つは、メモリーセ
ル及びティジット領域にイオン圧入寺奮行ない、空乏層
の広がり全おさえて、α線によるホールとエレクトロン
とのベアーが空乏層内全通過する確率ケ少なくする対策
があるが、これは、ペレットの製造工程ケより複雑にす
るだけで実際それほど大きな効果は望めない。もう一つ
は、α線の発生源となるウラン、トリウムなどの含有量
が極端に少ない物質を半専体チップ表ｒｌｒＩＶＣコー
ティングして、外から入って米たα粒子ｉ−ｔの中でス
トップさせ、半導体チップに到達しないようにする対策
である。現在の技術動向として、後者の対策が採用され
ている。このコーテイング材としては、大別してシリコ
ーン樹脂とポリイミド樹脂とがあり、１だコーティング
の方法としてはボッティングとパターンユングの２つが
ある。ボッティングは、七のま１樹脂を上からたらして
半導体テップの工面ケコートするものであり、非常ＶＣ
簡単であるが、ボンティングパット部分も樹脂でおおわ
れる為、特に低価格鉦産性のあるプラスチッククースに
封入すると、温度サイクル等の試験で、ボンディングワ
イヤのオーブン不良を起こす危険性がある。パターンユ
ングけ、樹脂をたらした後、焼きかため、ソフトエラー
に関係のない領域の樹脂全除去するものであり、ボンデ
ィングパｙ卜りには樹脂がない為、ボンティノブ構造で
発生するワイヤオープンの危険はないが、１つプロセス
が追加されることと膜厚の厚い樹脂を精度よくエツチン
グすることが非常に困難であるという問題がある。この
場合、ソフトエラーを光全ｒｃ防ぐには、４０〜５０μ
程度の厚いコーティングが套装といわれている。
ル及びティジット領域にイオン圧入寺奮行ない、空乏層
の広がり全おさえて、α線によるホールとエレクトロン
とのベアーが空乏層内全通過する確率ケ少なくする対策
があるが、これは、ペレットの製造工程ケより複雑にす
るだけで実際それほど大きな効果は望めない。もう一つ
は、α線の発生源となるウラン、トリウムなどの含有量
が極端に少ない物質を半専体チップ表ｒｌｒＩＶＣコー
ティングして、外から入って米たα粒子ｉ−ｔの中でス
トップさせ、半導体チップに到達しないようにする対策
である。現在の技術動向として、後者の対策が採用され
ている。このコーテイング材としては、大別してシリコ
ーン樹脂とポリイミド樹脂とがあり、１だコーティング
の方法としてはボッティングとパターンユングの２つが
ある。ボッティングは、七のま１樹脂を上からたらして
半導体テップの工面ケコートするものであり、非常ＶＣ
簡単であるが、ボンティングパット部分も樹脂でおおわ
れる為、特に低価格鉦産性のあるプラスチッククースに
封入すると、温度サイクル等の試験で、ボンディングワ
イヤのオーブン不良を起こす危険性がある。パターンユ
ングけ、樹脂をたらした後、焼きかため、ソフトエラー
に関係のない領域の樹脂全除去するものであり、ボンデ
ィングパｙ卜りには樹脂がない為、ボンティノブ構造で
発生するワイヤオープンの危険はないが、１つプロセス
が追加されることと膜厚の厚い樹脂を精度よくエツチン
グすることが非常に困難であるという問題がある。この
場合、ソフトエラーを光全ｒｃ防ぐには、４０〜５０μ
程度の厚いコーティングが套装といわれている。
本発明の目的は、これらの問題を解決した千轡体装置全
提供することにある。
提供することにある。
本発明は、半纏体チップの王■のうちコーティングの必
要な領域の葦わりに第１の樹脂により囲いが設けられ、
その囲いの中の前記千■上に第２の樹脂がボッティング
されていること全特徴とする半導体装ｌｉｔにある。
要な領域の葦わりに第１の樹脂により囲いが設けられ、
その囲いの中の前記千■上に第２の樹脂がボッティング
されていること全特徴とする半導体装ｌｉｔにある。
次に図面全診照して本発明の詳細な説明する。
第１図（５）、第１図（Ｂ） Ｕ、従来のボッティング
方法によって造られた半導体チップのそれぞれ断面図、
平面図である。これは、車に半導体チップ１の主面にａ
１１１旨２ｆ：たらしただけのものであり、樹ｌ旨２の
表面張力を利用して半導体チップ１をコー１− ｔ。
方法によって造られた半導体チップのそれぞれ断面図、
平面図である。これは、車に半導体チップ１の主面にａ
１１１旨２ｆ：たらしただけのものであり、樹ｌ旨２の
表面張力を利用して半導体チップ１をコー１− ｔ。
でいる。しかし、表面張力にも限界がある為、樹脂２を
あまシ厚くすることはできない。壕だ、使用される位（
脂２としては、ポリイミドとシリコーンとの２棹類があ
る。
あまシ厚くすることはできない。壕だ、使用される位（
脂２としては、ポリイミドとシリコーンとの２棹類があ
る。
第２図四乃至第２図（Ｃ）は、従来のパターンユング方
法を示す断面図、平向図である。この方法は、第２図四
に示したごとく、半導体チップ１の主面に値崩３をたら
し、七の後焼きしめを行なって第２図（Ｂ） ｖｃボし
たごとくパターンユングして周囲金除去する。第２図（
Ｃ） ｒｓ 、第２図（１３）の平向図である。
法を示す断面図、平向図である。この方法は、第２図四
に示したごとく、半導体チップ１の主面に値崩３をたら
し、七の後焼きしめを行なって第２図（Ｂ） ｖｃボし
たごとくパターンユングして周囲金除去する。第２図（
Ｃ） ｒｓ 、第２図（１３）の平向図である。
この方法では、厚い位（脂をエツチングによってパター
ンユングすることは困難である。これを解決するためＶ
Ｃ！′ｉどうしても樹脂３１ の厚さけうすくなり、
このためα緋奮完全にしゃ断することはむつかしい。
ンユングすることは困難である。これを解決するためＶ
Ｃ！′ｉどうしても樹脂３１ の厚さけうすくなり、
このためα緋奮完全にしゃ断することはむつかしい。
第３図（ｑ、第３図（■））は本発明の実施しＩ］の構
造全示すそれぞれ断面図、平向図である。まず、第３−
５ ＝ 図（Ａ）に示すごとく、半導体チップ１の主面に樹脂３
ケたらす。この際の使用樹脂３け、プラスチックケース
封入にも耐えられるように特に耐熱性のものを使用する
ことが好ましい。樹脂３の厚さはイｈ度よくエツチング
されるだけの厚さで十分である。その段、第３図（１３
１ＶＣ示すととく、樹脂３をエツチングしてパターン金
きる。七の後、第３図（Ｃ）に示すごとく、樹脂をポツ
ティングすれば、樹脂４０表面弓艮力と＠脂３゛とのし
きいの効果によってα線を完全にじゃ晴できる厚さの膜
を得ることができる。第３図＋１））は本発明の実施例
の構造をもった半導体チップの平面図である。特に樹脂
３１に感光１生ポリイミドを１史用することによって工
程を１つ省略することがでさ、同寺のコーティングがで
きる樹脂４としては、耐熱性ポリイミドあるいはシリコ
ーン樹脂を使用することが好ましい。
造全示すそれぞれ断面図、平向図である。まず、第３−
５ ＝ 図（Ａ）に示すごとく、半導体チップ１の主面に樹脂３
ケたらす。この際の使用樹脂３け、プラスチックケース
封入にも耐えられるように特に耐熱性のものを使用する
ことが好ましい。樹脂３の厚さはイｈ度よくエツチング
されるだけの厚さで十分である。その段、第３図（１３
１ＶＣ示すととく、樹脂３をエツチングしてパターン金
きる。七の後、第３図（Ｃ）に示すごとく、樹脂をポツ
ティングすれば、樹脂４０表面弓艮力と＠脂３゛とのし
きいの効果によってα線を完全にじゃ晴できる厚さの膜
を得ることができる。第３図＋１））は本発明の実施例
の構造をもった半導体チップの平面図である。特に樹脂
３１に感光１生ポリイミドを１史用することによって工
程を１つ省略することがでさ、同寺のコーティングがで
きる樹脂４としては、耐熱性ポリイミドあるいはシリコ
ーン樹脂を使用することが好ましい。
以上のように、本発明によれば、樹脂のエツチング技術
を使って、α線を完全にしゃ断できるだけの厚さのｍ脂
をパターンユングすることができ、 ６ − しかもセラミックケースにもグラスチックケースｆも組
立が可能となり、今後の集積回路のα線対策に与える効
果は非常に太きい。
を使って、α線を完全にしゃ断できるだけの厚さのｍ脂
をパターンユングすることができ、 ６ − しかもセラミックケースにもグラスチックケースｆも組
立が可能となり、今後の集積回路のα線対策に与える効
果は非常に太きい。
第１図（Ａ）は従来のボッティングによるコーティング
した半導体の断面図、第１図（１３）は第１図（Ａ）の
平面図、第２図（７！は従来のバターノユングによる樹
１石コート力法のうち半専１本チップに（ＩＪ１脂全た
らしたときの状態ケ示すｌ（’ｊｒ面図、第２図ｆｌｌ
ｌ＆ゴ第２図四の樹脂ケパターンユングした後の状態ケ
示す断面図、第２図ｔｃ＋け第２図（１３）の平面図、
第３図（Ａ）は本発明の実施［＋ｌＪ ＶＣおいてパタ
ーンユング方法ケ用いて半導体チップに樹脂ケたらした
ときの状態金泥す防ｒ面図、第３図（１３）は第３図（
Ａｌの樹脂ケパターンユングした後の状態を示す断面図
、第３図（ｑは第３図（Ｂ）の半導体チップＶＣ側脂を
ボッティングした状態ケ示す断面図、第３図（１））は
第３図（Ｃ）の平面図である。 面図において、１・・・・・・半導体チップ、２，３゜
３ ° 、 ４ ・・・・・・樹ｌ旨。
した半導体の断面図、第１図（１３）は第１図（Ａ）の
平面図、第２図（７！は従来のバターノユングによる樹
１石コート力法のうち半専１本チップに（ＩＪ１脂全た
らしたときの状態ケ示すｌ（’ｊｒ面図、第２図ｆｌｌ
ｌ＆ゴ第２図四の樹脂ケパターンユングした後の状態ケ
示す断面図、第２図ｔｃ＋け第２図（１３）の平面図、
第３図（Ａ）は本発明の実施［＋ｌＪ ＶＣおいてパタ
ーンユング方法ケ用いて半導体チップに樹脂ケたらした
ときの状態金泥す防ｒ面図、第３図（１３）は第３図（
Ａｌの樹脂ケパターンユングした後の状態を示す断面図
、第３図（ｑは第３図（Ｂ）の半導体チップＶＣ側脂を
ボッティングした状態ケ示す断面図、第３図（１））は
第３図（Ｃ）の平面図である。 面図において、１・・・・・・半導体チップ、２，３゜
３ ° 、 ４ ・・・・・・樹ｌ旨。
Claims (3)
- （１）半導体チップの主面のうちコーティングの必要な
領域のまわυに第１の樹脂により囲いが設けられ、前記
囲いの中の前記主面上に＠２の樹脂がボッティングされ
ていることを特徴とする半導体装置。 - （２）第１の樹脂が感光性ポリイミドであり、第２の樹
脂が耐熱性ポリイミドであることを特徴とする特許請求
の範囲（１）ＪＪＪ記載の半導体装置。 - （３）第１の樹脂が感光性ポリイミドであり、第２の樹
脂がシリコーンであることを特徴とする特許請求の範囲
（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18476881A JPS5885553A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18476881A JPS5885553A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885553A true JPS5885553A (ja) | 1983-05-21 |
Family
ID=16158979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18476881A Pending JPS5885553A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319259A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置 |
-
1981
- 1981-11-18 JP JP18476881A patent/JPS5885553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319259A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置 |
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