JPS6211507B2 - - Google Patents
Info
- Publication number
- JPS6211507B2 JPS6211507B2 JP56190292A JP19029281A JPS6211507B2 JP S6211507 B2 JPS6211507 B2 JP S6211507B2 JP 56190292 A JP56190292 A JP 56190292A JP 19029281 A JP19029281 A JP 19029281A JP S6211507 B2 JPS6211507 B2 JP S6211507B2
- Authority
- JP
- Japan
- Prior art keywords
- alpha
- film
- bonding
- rays
- shielding film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000005260 alpha ray Effects 0.000 claims description 25
- 229920001721 polyimide Polymers 0.000 claims description 15
- 239000009719 polyimide resin Substances 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法、特にダイ
ナミツクメモリ等の半導体集積回路の製造方法に
関するものである。
ナミツクメモリ等の半導体集積回路の製造方法に
関するものである。
半導体素子にα線が照射されると、半導体中で
電子が励起され、その電荷によりソフト・エラー
と呼ばれる誤動作を生じることが知られている。
このような誤動作を防止する為半導体表面に高純
度材料から成るα線遮蔽体を設けることが提案さ
れている。しかしながらボンデイング後に前記α
線遮蔽体を設ける場合、特に半導体チツプを樹脂
で封止する場合に、α線遮蔽体と封止樹脂及び半
導体チツプとの熱膨脹率の差により、ボンデイン
グパツド（電極）とボンデイングワイヤとの電気
的接続が不良になる欠点があつた。また、フオト
レジストを用いた選択的エツチング法を用いて、
ウエハー工程でのα線遮蔽体形成も提案されてい
るが、α線を遮蔽する為には50μｍ以上の膜厚が
必要であり、パツケージとの電気的配線の際の妨
げとなりやすく、製造工程での歩留が低下する欠
点があつた。
電子が励起され、その電荷によりソフト・エラー
と呼ばれる誤動作を生じることが知られている。
このような誤動作を防止する為半導体表面に高純
度材料から成るα線遮蔽体を設けることが提案さ
れている。しかしながらボンデイング後に前記α
線遮蔽体を設ける場合、特に半導体チツプを樹脂
で封止する場合に、α線遮蔽体と封止樹脂及び半
導体チツプとの熱膨脹率の差により、ボンデイン
グパツド（電極）とボンデイングワイヤとの電気
的接続が不良になる欠点があつた。また、フオト
レジストを用いた選択的エツチング法を用いて、
ウエハー工程でのα線遮蔽体形成も提案されてい
るが、α線を遮蔽する為には50μｍ以上の膜厚が
必要であり、パツケージとの電気的配線の際の妨
げとなりやすく、製造工程での歩留が低下する欠
点があつた。
本発明は前記の欠点を除去したα線による誤動
作のない半導体集積回路の製造方法を提供するこ
を目的とするものである。
作のない半導体集積回路の製造方法を提供するこ
を目的とするものである。
本発明の特徴は、半導体基板の表面上に薄い第
１のポリイミド系樹脂膜を形成し、該膜のボンデ
イングパツド上の部分を除去する工程と、次に前
記第１のポリイミド系樹脂膜に第１の熱処理を施
して該膜をエツチングされにくくする工程と、次
に前記第１のポリイミド系樹脂膜上に厚い第２の
ポリイミド系樹脂膜を形成する工程と、次に前記
第２のポリイミド系樹脂膜を選択的にエツチング
して前記ボンデイングパツド上およびその周辺部
分上の該第２のポリイミド系樹脂膜を除去する工
程と、しかる後に第２の熱処理を施して前記第１
および第２のポリイミド系樹脂膜たがいに同質の
膜としたα線遮蔽層を形成する工程とを有する半
導体集積回路の製造方法にある。
１のポリイミド系樹脂膜を形成し、該膜のボンデ
イングパツド上の部分を除去する工程と、次に前
記第１のポリイミド系樹脂膜に第１の熱処理を施
して該膜をエツチングされにくくする工程と、次
に前記第１のポリイミド系樹脂膜上に厚い第２の
ポリイミド系樹脂膜を形成する工程と、次に前記
第２のポリイミド系樹脂膜を選択的にエツチング
して前記ボンデイングパツド上およびその周辺部
分上の該第２のポリイミド系樹脂膜を除去する工
程と、しかる後に第２の熱処理を施して前記第１
および第２のポリイミド系樹脂膜たがいに同質の
膜としたα線遮蔽層を形成する工程とを有する半
導体集積回路の製造方法にある。
第１図に従来のα線遮蔽膜を有する半導体集積
回路の例を示し、第２図に本発明によるα線遮蔽
膜を有する半導体集積回路の１実施例を示す。１
―ａ及び２―ａはα線遮蔽膜、１―ｂ及び２―ｂ
はボンデイング・パツド（電極）、１―ｃ及び２
―ｃは所望の回路が形成された半導体集積回路基
板であり、１―ｄ及び２―ｄはボンデイング・ワ
イヤである。
回路の例を示し、第２図に本発明によるα線遮蔽
膜を有する半導体集積回路の１実施例を示す。１
―ａ及び２―ａはα線遮蔽膜、１―ｂ及び２―ｂ
はボンデイング・パツド（電極）、１―ｃ及び２
―ｃは所望の回路が形成された半導体集積回路基
板であり、１―ｄ及び２―ｄはボンデイング・ワ
イヤである。
従来の第１図のＡ点において、ボンデイング・
ワイヤがα線遮蔽膜と接触しやすく、信頼性及び
作業性に著しく欠けていたが、本発明の第２図に
おいては、ボンデイング・パツド周辺の膜厚が薄
く形成されている為、信頼性・作業性を損なうこ
とがない。またボンデイング・パツド周辺には、
通常メモリセル等のα線により誤動作しやすい回
路はないので、α線遮蔽膜の膜厚が薄くてもソフ
トエラーを発生させるおそれは全くない。
ワイヤがα線遮蔽膜と接触しやすく、信頼性及び
作業性に著しく欠けていたが、本発明の第２図に
おいては、ボンデイング・パツド周辺の膜厚が薄
く形成されている為、信頼性・作業性を損なうこ
とがない。またボンデイング・パツド周辺には、
通常メモリセル等のα線により誤動作しやすい回
路はないので、α線遮蔽膜の膜厚が薄くてもソフ
トエラーを発生させるおそれは全くない。
つぎに本発明の実施例によるα線遮蔽膜の形成
法について述べる。まず半導体基板３―ｃの表面
にボンデイング・パツド３―ｂの周辺の膜厚の第
１層目のα線遮蔽膜３―ａを形成し、既知のフオ
ト・レジストを用いた選択的エツチング法を用い
てボンデイング・パツド表面のα線遮蔽膜を除く
（第３図Ａ）。つぎに熱処理を施し、α線遮蔽膜３
―ａを固めてエツチングされにくくする。さらに
必要な膜厚まで第２層目のα線遮蔽膜３―ｄを形
成する（第３図Ｂ）。つぎに再びフオト・レジス
トを用いた選択的エツチング法により、ボンデイ
ング・パツド周辺の第２層目のα線遮蔽膜３―ｄ
を除くが、このとき第３図Ａで熱処理をした部分
はエツチングされにくく残る（第３図Ｃ）そして
最後に全体を熱処理し、１層目と２層目を同質と
する。この場合、２回のα線遮蔽膜の形成が必要
となるが、通常１回に形成できるα線遮蔽膜の膜
厚は最大30μｍ程度であり50μｍ膜厚を得る為に
は２回の形成を必要とする為、工程増とはならな
い。又、これらのα線遮蔽膜はポリイミド系樹脂
である。
法について述べる。まず半導体基板３―ｃの表面
にボンデイング・パツド３―ｂの周辺の膜厚の第
１層目のα線遮蔽膜３―ａを形成し、既知のフオ
ト・レジストを用いた選択的エツチング法を用い
てボンデイング・パツド表面のα線遮蔽膜を除く
（第３図Ａ）。つぎに熱処理を施し、α線遮蔽膜３
―ａを固めてエツチングされにくくする。さらに
必要な膜厚まで第２層目のα線遮蔽膜３―ｄを形
成する（第３図Ｂ）。つぎに再びフオト・レジス
トを用いた選択的エツチング法により、ボンデイ
ング・パツド周辺の第２層目のα線遮蔽膜３―ｄ
を除くが、このとき第３図Ａで熱処理をした部分
はエツチングされにくく残る（第３図Ｃ）そして
最後に全体を熱処理し、１層目と２層目を同質と
する。この場合、２回のα線遮蔽膜の形成が必要
となるが、通常１回に形成できるα線遮蔽膜の膜
厚は最大30μｍ程度であり50μｍ膜厚を得る為に
は２回の形成を必要とする為、工程増とはならな
い。又、これらのα線遮蔽膜はポリイミド系樹脂
である。
本発明によれば製造工程での歩留を落とすこと
なくα線による誤動作の生じない、高信頼性の半
導体集積回路を提供できる。
なくα線による誤動作の生じない、高信頼性の半
導体集積回路を提供できる。
第１図は従来のα線遮蔽膜を有する半導体集積
回路の例を示す図であり、第２図は本発明の実施
例により得られた半導体集積回路を示す図であ
り、第３図は本発明の実施例の製造方法を示す図
である。 図において、１―ａ，２―ａはα線遮蔽膜、１
―ｂ，２―ｂはボンデイング・パツド、１―ｃ，
２―ｃは半導体基板、１―ｄ，２―ｄはボンデイ
ング・ワイヤであり、第１図Ａ点はボンデイン
グ・ワイヤとα線遮蔽体が接触しやすい部分であ
る。また、３―ａは１層目のα線遮蔽膜、３―ｄ
は２層目のα線遮蔽体、３―ｂはボンデイング・
パツド、３―ｃは半導体基板である。
回路の例を示す図であり、第２図は本発明の実施
例により得られた半導体集積回路を示す図であ
り、第３図は本発明の実施例の製造方法を示す図
である。 図において、１―ａ，２―ａはα線遮蔽膜、１
―ｂ，２―ｂはボンデイング・パツド、１―ｃ，
２―ｃは半導体基板、１―ｄ，２―ｄはボンデイ
ング・ワイヤであり、第１図Ａ点はボンデイン
グ・ワイヤとα線遮蔽体が接触しやすい部分であ
る。また、３―ａは１層目のα線遮蔽膜、３―ｄ
は２層目のα線遮蔽体、３―ｂはボンデイング・
パツド、３―ｃは半導体基板である。
Claims (1)
- １ 半導体基板の表面上に薄い第１のポリイミド
系樹脂膜を形成し、該膜のボンデイングパツド上
の部分を除去する工程と、次に前記第１のポリイ
ミド系樹脂膜に第１の熱処理を施して該膜をエツ
チングされにくくする工程と、次に前記第１のポ
リイミド系樹脂膜上に厚い第２のポリイミド系樹
脂膜を形成する工程と、次に前記第２のポリイミ
ド系樹脂膜を選択的にエツチングして前記ボンデ
イングパツド上およびその周辺部分上の該第２の
ポリイミド系樹脂膜を除去する工程と、しかる後
に第２の熱処理を施して前記第１および第２のポ
リイミド系樹脂膜をたがいに同質の膜としたα線
遮蔽層を形成する工程とを有することを特徴と
す。半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190292A JPS5891661A (ja) | 1981-11-27 | 1981-11-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190292A JPS5891661A (ja) | 1981-11-27 | 1981-11-27 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891661A JPS5891661A (ja) | 1983-05-31 |
| JPS6211507B2 true JPS6211507B2 (ja) | 1987-03-12 |
Family
ID=16255737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190292A Granted JPS5891661A (ja) | 1981-11-27 | 1981-11-27 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891661A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565451A (en) * | 1978-11-10 | 1980-05-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1981
- 1981-11-27 JP JP56190292A patent/JPS5891661A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565451A (en) * | 1978-11-10 | 1980-05-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5891661A (ja) | 1983-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7314779B2 (en) | Semiconductor device, manufacturing method for semiconductor device and mounting method for the same | |
| US6399897B1 (en) | Multi-layer wiring substrate | |
| US6699782B2 (en) | Method of fabricating a wafer level package | |
| GB2083283A (en) | Resin molded type semiconductor device | |
| JPH0519817B2 (ja) | ||
| JPS6211507B2 (ja) | ||
| JPS63216352A (ja) | 半導体装置の製造方法 | |
| JPS61241932A (ja) | 半導体装置およびその製造方法 | |
| JPS634713B2 (ja) | ||
| JPH11297584A (ja) | 半導体集積回路装置の製造方法および製造装置 | |
| JP2535890B2 (ja) | 半導体装置の製造方法 | |
| KR940007290B1 (ko) | 와이어 본딩 패드 형성방법 | |
| JP2687342B2 (ja) | 半導体装置の製造方法 | |
| JPH09129524A (ja) | 半導体装置の製造方法 | |
| JPS59202777A (ja) | 固体撮像装置とその製造方法 | |
| KR100192434B1 (ko) | 반도체 소자의 제조방법 | |
| KR100191017B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| JPS6153858B2 (ja) | ||
| GB2244176A (en) | Method and apparatus for forming a conductive pattern on an integrated circuit | |
| JP2937336B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH03276736A (ja) | 半導体装置の製造方法 | |
| JPH04316339A (ja) | 半導体装置の製造方法 | |
| JPS59114824A (ja) | 半導体装置の平坦化方法 | |
| JPH0691085B2 (ja) | 半導体集積回路装置 | |
| JPS5885553A (ja) | 半導体装置 |