JP2001176876A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JP2001176876A JP2001176876A JP35927499A JP35927499A JP2001176876A JP 2001176876 A JP2001176876 A JP 2001176876A JP 35927499 A JP35927499 A JP 35927499A JP 35927499 A JP35927499 A JP 35927499A JP 2001176876 A JP2001176876 A JP 2001176876A
- Authority
- JP
- Japan
- Prior art keywords
- electrode pad
- insulating layer
- main surface
- semiconductor device
- electrode pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 電気接続のために露出した面を有する複数の
電極パッド間の絶縁性を高めた高耐圧半導体装置を提供
する。 【解決手段】 リンガラス6の面と電極パッド1,10
の側面及び外縁部にリンガラス7とシリコン窒化膜8の
絶縁層を形成し、リンガラス7及びシリコン窒化膜8の
側面部を有機絶縁層20で覆うと共に電極パッド1,1
0の面を露出させた。
電極パッド間の絶縁性を高めた高耐圧半導体装置を提供
する。 【解決手段】 リンガラス6の面と電極パッド1,10
の側面及び外縁部にリンガラス7とシリコン窒化膜8の
絶縁層を形成し、リンガラス7及びシリコン窒化膜8の
側面部を有機絶縁層20で覆うと共に電極パッド1,1
0の面を露出させた。
Description
【0001】
【発明の属する技術分野】本発明は、電気接続のために
露出した面を有する複数の電極パッド間の絶縁性を高め
た高耐圧半導体装置に関するものである。
露出した面を有する複数の電極パッド間の絶縁性を高め
た高耐圧半導体装置に関するものである。
【0002】
【従来の技術】図3は従来の半導体装置の断面形状を示
した図である。図3において、1及び10は、半導体装
置内部の検査のためにプローブが接触すると共に封止時
に金属ワイヤー等を圧着することのできる電極パッドで
あり、2は、エピタキシャル成長された半導体層、3
は、半導体層2を電気的に分離する機能を有した上下拡
散分離層又はシリコン酸化膜で形成された分離層であ
る。4〜6は、電極パッド1と半導体層2とを電気的に
分離する第1の絶縁膜であり、例えばシリコン酸化膜
4,シリコンガラス5,リンガラス6で形成される。
7,8は、リンガラス6の面に形成された図示しない金
属配線を保護すると共に他と絶縁する機能を有する第2
の絶縁層であり、例えばリンガラス7とその上に積まれ
たシリコン窒化膜8とで形成される。ここで、リンガラ
ス7は、電極パッド1,10にプローブ11,12が接
触する面を主面として、この主面の外縁部とこの主面に
連続した面である側面に接するように形成されており、
電極パッド1,10主面の他の部分は露出している。リ
ンガラス7の上にはシリコン窒化膜8が形成されてお
り、電極パッド1,10の外縁部においてリンガラス7
の縁と一致するようにエッチング処理されている。
した図である。図3において、1及び10は、半導体装
置内部の検査のためにプローブが接触すると共に封止時
に金属ワイヤー等を圧着することのできる電極パッドで
あり、2は、エピタキシャル成長された半導体層、3
は、半導体層2を電気的に分離する機能を有した上下拡
散分離層又はシリコン酸化膜で形成された分離層であ
る。4〜6は、電極パッド1と半導体層2とを電気的に
分離する第1の絶縁膜であり、例えばシリコン酸化膜
4,シリコンガラス5,リンガラス6で形成される。
7,8は、リンガラス6の面に形成された図示しない金
属配線を保護すると共に他と絶縁する機能を有する第2
の絶縁層であり、例えばリンガラス7とその上に積まれ
たシリコン窒化膜8とで形成される。ここで、リンガラ
ス7は、電極パッド1,10にプローブ11,12が接
触する面を主面として、この主面の外縁部とこの主面に
連続した面である側面に接するように形成されており、
電極パッド1,10主面の他の部分は露出している。リ
ンガラス7の上にはシリコン窒化膜8が形成されてお
り、電極パッド1,10の外縁部においてリンガラス7
の縁と一致するようにエッチング処理されている。
【0003】このように構成され離れて配置された電極
パッド間の絶縁耐性を測定する方法には、他と分離され
電気的に浮遊な2個の電極パッド1,10に個々にプロ
ーブ11,12を接触させ、このプローブ間に電圧源1
3及び電流計14を接続して漏れ電流を測定する方法と
このような電極パッド1,10間に電圧を与え破壊が起
きた電圧を調べる方法とが有る。
パッド間の絶縁耐性を測定する方法には、他と分離され
電気的に浮遊な2個の電極パッド1,10に個々にプロ
ーブ11,12を接触させ、このプローブ間に電圧源1
3及び電流計14を接続して漏れ電流を測定する方法と
このような電極パッド1,10間に電圧を与え破壊が起
きた電圧を調べる方法とが有る。
【0004】図4は、電極パッド1,10にプローブ1
1,12を接触させて電圧を与えて絶縁破壊が起きた電
極パッドを主面から見たときの一例を示したものであ
る。ここで、プローブ11,12の接触痕21,22の
間には電極パッド1,10の対向する縁に沿って破壊部
23,24が観測されたものである。また、複数個の電
極パッドを一列に並べて電極パッド間に固定電圧を印加
させることによって、電圧が印加された電極パッドの距
離を目安に耐圧を比較することも可能である。
1,12を接触させて電圧を与えて絶縁破壊が起きた電
極パッドを主面から見たときの一例を示したものであ
る。ここで、プローブ11,12の接触痕21,22の
間には電極パッド1,10の対向する縁に沿って破壊部
23,24が観測されたものである。また、複数個の電
極パッドを一列に並べて電極パッド間に固定電圧を印加
させることによって、電圧が印加された電極パッドの距
離を目安に耐圧を比較することも可能である。
【0005】尚、シリコン窒化膜の特性について特公昭
46−17496号公報に述べられており、ここで、シ
リコン窒化膜は、低い電圧に対して良好な絶縁特性を有
し所定の電圧を越えると急激に導電特性を有することが
示されている。
46−17496号公報に述べられており、ここで、シ
リコン窒化膜は、低い電圧に対して良好な絶縁特性を有
し所定の電圧を越えると急激に導電特性を有することが
示されている。
【0006】また、気体の圧力pトル(以下、Torrと表
す。)と電極間距離dセンチメートル(以下cmと表
す。)との積であるpd(Torr・cm)値とこの気体の絶
縁破壊電圧との関係はパッシェンの曲線として知られて
おり、例えば、空気については、700ボルト(以下、
vと表す。)を電極対に印加したときのpd値は5であ
り、1000vでは7である。この数値から、気圧が7
60Torrの場合に絶縁性を有する電極間距離dは、pd
値が5に対して約70マイクロメータ(以下、μmと表
す)であり、pd値が7に対して約90μmであること
から、1気圧の空気中で例えば700vの耐圧を得るに
は70μm以上、1000vの耐圧を得るには90μm
以上電極を離さなければならない。ここで、1Torrは約
1.33パスカル(Pa)で換算される。
す。)と電極間距離dセンチメートル(以下cmと表
す。)との積であるpd(Torr・cm)値とこの気体の絶
縁破壊電圧との関係はパッシェンの曲線として知られて
おり、例えば、空気については、700ボルト(以下、
vと表す。)を電極対に印加したときのpd値は5であ
り、1000vでは7である。この数値から、気圧が7
60Torrの場合に絶縁性を有する電極間距離dは、pd
値が5に対して約70マイクロメータ(以下、μmと表
す)であり、pd値が7に対して約90μmであること
から、1気圧の空気中で例えば700vの耐圧を得るに
は70μm以上、1000vの耐圧を得るには90μm
以上電極を離さなければならない。ここで、1Torrは約
1.33パスカル(Pa)で換算される。
【0007】このような図3,4の構造を有する従来の
半導体装置において、電極パッド1,10の形状が12
0μm四方、電極パッド1,10間隔が120μmとな
るように配置した電極パッド1,10間の絶縁破壊耐圧
は140v〜230vであった。
半導体装置において、電極パッド1,10の形状が12
0μm四方、電極パッド1,10間隔が120μmとな
るように配置した電極パッド1,10間の絶縁破壊耐圧
は140v〜230vであった。
【0008】
【発明が解決しようとする課題】電極パッド間に電圧を
印加すると、高い電圧が印加された電極パッド面と絶縁
膜を形成するシリコン窒化膜端部との距離はリンガラス
層の厚さで近接しており、ときにはプローブが直接接す
ることがある。一方、シリコン窒化膜に電圧を印加する
と所定の値を越えたときに急激に絶縁性を失うようにな
る。このようなことから、電極パッド間に電圧が印加さ
れると比較的低い電圧値で絶縁性が失われることがあ
る。
印加すると、高い電圧が印加された電極パッド面と絶縁
膜を形成するシリコン窒化膜端部との距離はリンガラス
層の厚さで近接しており、ときにはプローブが直接接す
ることがある。一方、シリコン窒化膜に電圧を印加する
と所定の値を越えたときに急激に絶縁性を失うようにな
る。このようなことから、電極パッド間に電圧が印加さ
れると比較的低い電圧値で絶縁性が失われることがあ
る。
【0009】本発明は上記従来の課題を解決するもので
あり、電極間の絶縁破壊耐圧を高めた高耐圧半導体装置
を提供することを目的とする。
あり、電極間の絶縁破壊耐圧を高めた高耐圧半導体装置
を提供することを目的とする。
【0010】
【課題を解決するための手段】この目的を達成するため
に本発明の請求項1に係る高耐圧半導体装置は、主面と
該主面に平行な対面並びに前記主面及び対面とに接する
側面形状を有して外部と信号伝達を行う電極パッドを複
数個備えた半導体装置であって、前記電極パッドの対面
に主面が接してこの電極パッドと他とを絶縁する絶縁層
と、この絶縁層の前記主面を覆うと共に前記電極パッド
の前記側面及び前記電極パッド主面の外縁部とを覆って
前記電極パッドの主面の要部を露出させた有機絶縁層と
を備えたことを特徴とするものである。
に本発明の請求項1に係る高耐圧半導体装置は、主面と
該主面に平行な対面並びに前記主面及び対面とに接する
側面形状を有して外部と信号伝達を行う電極パッドを複
数個備えた半導体装置であって、前記電極パッドの対面
に主面が接してこの電極パッドと他とを絶縁する絶縁層
と、この絶縁層の前記主面を覆うと共に前記電極パッド
の前記側面及び前記電極パッド主面の外縁部とを覆って
前記電極パッドの主面の要部を露出させた有機絶縁層と
を備えたことを特徴とするものである。
【0011】この構成を備えることによって、電極パッ
ド間の絶縁性を高めることができ、電極間に高い電圧を
与えても絶縁耐性を高めることができる。
ド間の絶縁性を高めることができ、電極間に高い電圧を
与えても絶縁耐性を高めることができる。
【0012】また、この目的を達成するために本発明の
請求項2に係る高耐圧半導体装置は、主面と該主面に平
行な対面並びに前記主面及び対面とに接する側面形状を
有して外部と信号伝達を行う電極パッドを複数個備えた
半導体装置であって、前記電極パッドの対面に主面が接
してこの電極パッドと他とを絶縁する第1の絶縁層と、
この第1の絶縁層の前記主面、前記電極パッド側面及
び前記電極パッド主面の外縁部に接して形成された第2
の絶縁層と、前記電極パッドの外縁部に形成された第2
の絶縁層の側面部を覆い且つ前記電極パッドの主面の要
部を露出させた有機絶縁層とを備えたことを特徴とする
ものである。
請求項2に係る高耐圧半導体装置は、主面と該主面に平
行な対面並びに前記主面及び対面とに接する側面形状を
有して外部と信号伝達を行う電極パッドを複数個備えた
半導体装置であって、前記電極パッドの対面に主面が接
してこの電極パッドと他とを絶縁する第1の絶縁層と、
この第1の絶縁層の前記主面、前記電極パッド側面及
び前記電極パッド主面の外縁部に接して形成された第2
の絶縁層と、前記電極パッドの外縁部に形成された第2
の絶縁層の側面部を覆い且つ前記電極パッドの主面の要
部を露出させた有機絶縁層とを備えたことを特徴とする
ものである。
【0013】この構成を備え電極パッドに近接する第2
の絶縁層を覆って電極パッドと分離することによって、
電極パッド間の絶縁性を高めることができ、電極間に高
い電圧を与えても絶縁耐性を高めることができる。
の絶縁層を覆って電極パッドと分離することによって、
電極パッド間の絶縁性を高めることができ、電極間に高
い電圧を与えても絶縁耐性を高めることができる。
【0014】また、この目的を達成するために本発明の
請求項3に係る高耐圧半導体装置は、前記電極パッド上
において、前記有機絶縁層の外縁部の形状が前記電極パ
ッドの外縁部に沿って鈍角をなして連続することを特徴
とするものである。
請求項3に係る高耐圧半導体装置は、前記電極パッド上
において、前記有機絶縁層の外縁部の形状が前記電極パ
ッドの外縁部に沿って鈍角をなして連続することを特徴
とするものである。
【0015】この構成を備えることによって、電極パッ
ド上の有機絶縁層のクラックを防止することができ、良
好な絶縁耐性を確保することができる。
ド上の有機絶縁層のクラックを防止することができ、良
好な絶縁耐性を確保することができる。
【0016】さらに、この目的を達成するために本発明
の請求項4に係る高耐圧半導体装置は、前記有機絶縁層
がポリイミド系若しくはポリベンゾオキサゾール系、ア
クリル系の素材で形成されたことを特徴とするものであ
る。
の請求項4に係る高耐圧半導体装置は、前記有機絶縁層
がポリイミド系若しくはポリベンゾオキサゾール系、ア
クリル系の素材で形成されたことを特徴とするものであ
る。
【0017】この有機絶縁層を備えることによって、イ
オン不純物濃度の極めて低い絶縁膜を電極パッド間に形
成することができ、電極間に高い絶縁耐性を得ることが
できる。
オン不純物濃度の極めて低い絶縁膜を電極パッド間に形
成することができ、電極間に高い絶縁耐性を得ることが
できる。
【0018】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【0019】図1は本発明の第1の実施形態における高
耐圧半導体装置の断面図を示すものである。ここで、図
3と同一構成のものについては、同一の符号を記し説明
を省略している。
耐圧半導体装置の断面図を示すものである。ここで、図
3と同一構成のものについては、同一の符号を記し説明
を省略している。
【0020】図1において、リンガラス7は約0.5μ
mの厚さで形成されており、この上にはシリコン窒化膜
8が約1μmの厚さで形成され、さらに電極パッド1,
10の外縁部においてリンガラス7の縁と一致するよう
にエッチング処理される。この縁は電極パッド1,10
の外縁部に沿って約4μmの重なりが設けられている。
このシリコン窒化膜8及び電極パッド1,10を覆うよ
うに有機絶縁膜20を3〜4μmの厚さで塗布する。有
機絶縁膜20を塗布した後にエッチングによって有機絶
縁膜20を除去し電極パッドの主面を露出させる。一
方、シリコン酸化膜4,シリコンガラス5,リンガラス
6によって電極パッドの下に絶縁層が形成される。ここ
で、リンガラス6,7は同一の組成を有しており、電極
パッド2を下面から囲むようにして絶縁することができ
る。
mの厚さで形成されており、この上にはシリコン窒化膜
8が約1μmの厚さで形成され、さらに電極パッド1,
10の外縁部においてリンガラス7の縁と一致するよう
にエッチング処理される。この縁は電極パッド1,10
の外縁部に沿って約4μmの重なりが設けられている。
このシリコン窒化膜8及び電極パッド1,10を覆うよ
うに有機絶縁膜20を3〜4μmの厚さで塗布する。有
機絶縁膜20を塗布した後にエッチングによって有機絶
縁膜20を除去し電極パッドの主面を露出させる。一
方、シリコン酸化膜4,シリコンガラス5,リンガラス
6によって電極パッドの下に絶縁層が形成される。ここ
で、リンガラス6,7は同一の組成を有しており、電極
パッド2を下面から囲むようにして絶縁することができ
る。
【0021】有機絶縁膜にはポリイミド系樹脂、ポリベ
ンゾオキサゾール系樹脂若しくはアクリル系樹脂を採用
する。これらの樹脂のイオン性不純物濃度は低い値を有
しており、少なくとも125度、2.3気圧の雰囲気に
20時間放置して検出される量が1ppm以下である。
ンゾオキサゾール系樹脂若しくはアクリル系樹脂を採用
する。これらの樹脂のイオン性不純物濃度は低い値を有
しており、少なくとも125度、2.3気圧の雰囲気に
20時間放置して検出される量が1ppm以下である。
【0022】塗布にはスピンナーを用いることで均一な
膜厚を確保することができる。
膜厚を確保することができる。
【0023】また、感光性樹脂の塗布後にベーク処理を
施すことによって現像パターンの剥がれを防止すること
が望ましい。このベーク処理温度は採用する樹脂によっ
ても異なり、個々の樹脂に応じて最適な設定を施すこと
が望ましい。
施すことによって現像パターンの剥がれを防止すること
が望ましい。このベーク処理温度は採用する樹脂によっ
ても異なり、個々の樹脂に応じて最適な設定を施すこと
が望ましい。
【0024】このような図1の断面構造を備えた本発明
の高耐圧半導体装置において、電極パッド1,10が1
20μm四方、電極パッド1,10間隔が120μmと
なるように配置した電極パッド1,10間の絶縁破壊耐
圧は1000v以上であることが確認された。
の高耐圧半導体装置において、電極パッド1,10が1
20μm四方、電極パッド1,10間隔が120μmと
なるように配置した電極パッド1,10間の絶縁破壊耐
圧は1000v以上であることが確認された。
【0025】図2は、本発明の第2の実施形態を示す平
面図である。図4と同一構成のものについては、同一の
符号を記し説明を省略している。
面図である。図4と同一構成のものについては、同一の
符号を記し説明を省略している。
【0026】図2において、40は、電極パッド1,1
0上のシリコン窒化膜8のエッチングされた面を電極パ
ッド主面の上方から見た形状を示したものである。41
は、シリコン窒化膜8の形状に沿って有機絶縁膜がエッ
チングされた面を電極パッド1,10の主面の上方から
見た形状を示したものである。電極パッド1,10の四
隅において、形状40,41は、鈍角で連続している。
尚、円形で結ぶ形状及び他の多角形で結ぶ形状を含めて
鈍角と定義する。このように、エッチング面が鈍角で連
続することによって有機絶縁層に加わる応力を逃がすこ
とができ、クラックの発生を防止することができる。ク
ラックの発生を防止することでプローブ若しくは配線用
金属線とシリコン窒化膜8とが空気を介して接する状況
を回避することができる。
0上のシリコン窒化膜8のエッチングされた面を電極パ
ッド主面の上方から見た形状を示したものである。41
は、シリコン窒化膜8の形状に沿って有機絶縁膜がエッ
チングされた面を電極パッド1,10の主面の上方から
見た形状を示したものである。電極パッド1,10の四
隅において、形状40,41は、鈍角で連続している。
尚、円形で結ぶ形状及び他の多角形で結ぶ形状を含めて
鈍角と定義する。このように、エッチング面が鈍角で連
続することによって有機絶縁層に加わる応力を逃がすこ
とができ、クラックの発生を防止することができる。ク
ラックの発生を防止することでプローブ若しくは配線用
金属線とシリコン窒化膜8とが空気を介して接する状況
を回避することができる。
【0027】
【発明の効果】以上のように本発明は、絶縁層の主面を
覆うと共に電極パッドの側面及び電極パッド主面の外縁
部とを覆って前記電極パッドの主面の主要部を露出させ
た有機絶縁層ことにより、また、第2の絶縁層の主面に
連続して電極パッドの外縁部に形成された側面部とこの
側面部に連続して主面に対向する面に接して電極パッド
の主面の主要部を露出させるように形成された有機絶縁
層とを備えたことにより、電極間の絶縁破壊耐圧を高め
た高耐圧半導体装置を実現できるものである。
覆うと共に電極パッドの側面及び電極パッド主面の外縁
部とを覆って前記電極パッドの主面の主要部を露出させ
た有機絶縁層ことにより、また、第2の絶縁層の主面に
連続して電極パッドの外縁部に形成された側面部とこの
側面部に連続して主面に対向する面に接して電極パッド
の主面の主要部を露出させるように形成された有機絶縁
層とを備えたことにより、電極間の絶縁破壊耐圧を高め
た高耐圧半導体装置を実現できるものである。
【図1】本発明の第1の実施形態における高耐圧半導体
装置の断面を示す図
装置の断面を示す図
【図2】本発明の第2の実施形態を示す平面図
【図3】従来技術の断面形状を示した図
【図4】絶縁破壊が起きた電極パッドを示した図
1 電極パッド 2 半導体層 3 分離層 4 シリコン酸化膜 5 シリコンガラス 6,7 リンガラス 8 シリコン窒化膜 10 電極パッド 11,12 プローブ 13 電圧源 14 電流計 21,22 接触痕 23,24 破壊部 40,41 形状
フロントページの続き (72)発明者 高橋 直樹 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 (72)発明者 生田 晃久 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 Fターム(参考) 5F033 RR04 RR06 RR14 RR21 RR22 SS21 VV07 XX00 XX17 XX19 5F044 EE08 EE21 5F058 AA02 AA06 AA10 AC02 AD02 AD04 AD11 AF04 AG01 AG02 AH03
Claims (4)
- 【請求項1】 主面と該主面に平行な対面並びに前記主
面及び対面とに接する側面形状を有して外部と信号伝達
を行う電極パッドを複数個備えた半導体装置であって、 前記電極パッドの対面に主面が接してこの電極パッドと
他とを絶縁する絶縁層と、 この絶縁層の前記主面を覆うと共に前記電極パッドの前
記側面及び前記電極パッド主面の外縁部とを覆って前記
電極パッドの主面の要部を露出させた有機絶縁層とを備
えたことを特徴とする高耐圧半導体装置。 - 【請求項2】 主面と該主面に平行な対面並びに前記主
面及び対面とに接する側面形状を有して外部と信号伝達
を行う電極パッドを複数個備えた半導体装置であって、 前記電極パッドの対面に主面が接してこの電極パッドと
他とを絶縁する第1の絶縁層と、 この第1の絶縁層の前記主面、前記電極パッド側面及び
前記電極パッド主面の外縁部に接して形成された第2の
絶縁層と、 前記電極パッドの外縁部に形成された第2の絶縁層の側
面部を覆い且つ前記電極パッドの主面の要部を露出させ
た有機絶縁層とを備えたことを特徴とする高耐圧半導体
装置。 - 【請求項3】 前記電極パッド上において、前記有機絶
縁層の外縁部の形状が前記電極パッドの外縁部に沿って
鈍角をなして連続することを特徴とする請求項1又は2
記載の高耐圧半導体装置。 - 【請求項4】 前記有機絶縁層がポリイミド系若しくは
ポリベンゾオキサゾール系、アクリル系の素材で形成さ
れたことを特徴とする請求項1又は2記載の高耐圧半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35927499A JP2001176876A (ja) | 1999-12-17 | 1999-12-17 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35927499A JP2001176876A (ja) | 1999-12-17 | 1999-12-17 | 高耐圧半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001176876A true JP2001176876A (ja) | 2001-06-29 |
Family
ID=18463666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35927499A Withdrawn JP2001176876A (ja) | 1999-12-17 | 1999-12-17 | 高耐圧半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001176876A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006222147A (ja) * | 2005-02-08 | 2006-08-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2009016765A (ja) * | 2007-07-09 | 2009-01-22 | Rohm Co Ltd | 半導体装置 |
JP2010272718A (ja) * | 2009-05-22 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 配線設計方法および配線設計装置 |
US9595584B2 (en) | 2012-03-12 | 2017-03-14 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
US10692978B2 (en) | 2014-05-16 | 2020-06-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
-
1999
- 1999-12-17 JP JP35927499A patent/JP2001176876A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006222147A (ja) * | 2005-02-08 | 2006-08-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP4585327B2 (ja) * | 2005-02-08 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2009016765A (ja) * | 2007-07-09 | 2009-01-22 | Rohm Co Ltd | 半導体装置 |
JP2010272718A (ja) * | 2009-05-22 | 2010-12-02 | Nippon Telegr & Teleph Corp <Ntt> | 配線設計方法および配線設計装置 |
US9595584B2 (en) | 2012-03-12 | 2017-03-14 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
US10211285B2 (en) | 2012-03-12 | 2019-02-19 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
US11075263B2 (en) | 2012-03-12 | 2021-07-27 | Rohm Co, , Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
US11862672B2 (en) | 2012-03-12 | 2024-01-02 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
US10692978B2 (en) | 2014-05-16 | 2020-06-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
EP3783667A1 (en) | 2014-05-16 | 2021-02-24 | Rohm Co., Ltd. | Semiconductor device |
DE202015009910U1 (de) | 2014-05-16 | 2021-06-10 | Rohm Co., Ltd. | Halbleiterbauteil |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4724510A (en) | Electrostatic wafer clamp | |
JPH06243729A (ja) | 平面状フレックス回路 | |
JPS60501177A (ja) | 圧力センサ | |
JP2003158002A (ja) | チップ型電子部品とその製造方法 | |
JP2001176876A (ja) | 高耐圧半導体装置 | |
US6507103B2 (en) | Semiconductor device | |
JP4219876B2 (ja) | 容量式湿度センサ及びその製造方法 | |
EP0211609A2 (en) | Chemically sensitive semiconductor devices and their production | |
JP3550467B2 (ja) | 圧力センサおよびその製造方法 | |
JP2000156408A (ja) | 半導体装置及びその製造方法 | |
JPH11281509A (ja) | 半導体圧力センサ及びその製造方法 | |
JPH0529376A (ja) | 半導体装置のボンデイングパツド | |
JP3596935B2 (ja) | 半導体圧力センサ | |
JPS5878470A (ja) | 半導体圧力検出装置 | |
WO2012128593A2 (ko) | 매립형 전극을 구비한 센서 및 그 제조방법 | |
WO2020195673A1 (ja) | Memsガスセンサ実装体 | |
JPS61253437A (ja) | 半導体圧力センサ | |
JP2694711B2 (ja) | 焦電素子及びその製造方法 | |
JPH0691126B2 (ja) | 半導体装置 | |
JPS617638A (ja) | 半導体装置 | |
JPS62293763A (ja) | 固体撮像装置 | |
JPS62111439A (ja) | 半導体装置 | |
KR100272262B1 (ko) | 게이트 산화막의 특성 및 손상 측정용 테스트패턴 | |
KR920005391B1 (ko) | 전도물질 스페이서를 이용한 반도체 소자의 접속장치 제조방법 | |
JPH06283659A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040723 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041201 |